JP2006147668A - 半導体装置 - Google Patents

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Abstract

【課題】 二つの素子領域間に介在するガードリングを通じたノイズ伝搬を抑制する。
【解決手段】 半導体チップ１００は、ロジック部およびアナログ部１５３を有する。また、半導体チップ１００は、シリコン基板１０１と、シリコン基板１０１上に設けられた第一絶縁膜１２３〜第六絶縁膜１４３と、第一絶縁膜１２３〜第六絶縁膜１４３中に埋設された第一導電リング１２５〜第六導電リング１４５により構成されロジック部およびアナログ部１５３外周を取り囲む環状のシールリング１０５と、を有する。そして、ロジック部からシールリング１０５を経由してアナログ部１５３に至る経路の導通を遮断する非導通部１０４として機能するｐｎ接合部が、シールリング領域１０６中に設けられている。
【選択図】 図３

Description

本発明は、複数の素子領域を有する半導体装置に関する。
半導体装置の回路形成領域を外界の雰囲気からの水分やイオンの影響から保護するために、ダイシングラインの内側、すなわちチップ（ダイ）のエッジ部近傍に、シールリングと呼ばれる保護構造が設けられる。シールリングは、回路形成領域と同様の配線層（Ｃｕ）およびコンタクトによって形成され、半導体装置の回路形成領域を囲むように形成される。
また、シールリングは、ダイシング領域をダイシングする際に、回路形成領域にクラックが発生するのを抑制する作用も有している。ダイシングの際には、ダイシング領域にクラックが発生することがあるが、ダイシング領域と回路形成領域との間にシールリングが存在するため、そのクラックが回路形成領域にまで達することが抑制される。
さらに、半導体装置の表面を保護し、外界の雰囲気の影響を避ける手段として、当該表面にパッシベーション膜と呼ばれる保護膜が設けられる。
シールリングを有する従来の半導体装置として、特許文献１に記載の技術がある。特許文献１には、シールリングおよびその上面を覆うパッシベーション膜を有する半導体装置が記載されている。
特開２００４−７９５９６号公報 特開２００２−２７０６０８号公報
ところが、本発明者が検討した結果、ロジック回路の形成領域（ロジック部）とアナログ回路の形成領域（アナログ部）とが混載された装置にシールリングを設けたときに、アナログ部に設けられた素子が誤動作を起こす場合があることが明らかになった。そこで、この原因について、図１１および図１２に示した構成の装置を用いて検討を行った。図１１は、シールリングを有する半導体装置の構成を示す平面図である。図１２は、図１１におけるシールリングが形成された領域（シールリング領域２０６）の拡大断面図（Ｉ−Ｉ'断面図）である。
図１１および図１２に示したように、半導体チップ２００において、シールリング領域２０６は、シリコン基板２０１のダイシングライン２０３の内側に形成されるものであり、図１２中左側に回路形成領域（内部回路領域２０７）、右側にダイシング領域がそれぞれ存在する。シールリング領域２０６は内部回路領域２０７よりもダイシング領域の側に設けられている。
また、図１２に示したように、半導体チップ２００は、シリコン基板２０１上に、層間絶縁膜２２３、層間絶縁膜２２７、層間絶縁膜２３１、層間絶縁膜２３５、層間絶縁膜２３９、層間絶縁膜２４３、およびパッシベーション膜２４７がこの順に積層された構成である。シリコン基板２０１は、表面近傍に、互いに隣接するｎウエル２１１およびｐウエル２０９を有する。ｐウエル２０９は内部回路領域２０７からシールリング領域２０６にわたって形成されている。
内部回路領域２０７においては、ｎウエル２１１の設けられたシリコン基板２０１の表面にゲート酸化膜２１７およびゲート電極２１９がこの順に積層されている。シリコン基板２０１のｎウエル２１１の上部の領域に、ソース・ドレイン領域として機能するｐ+拡散層２１３、そしてｎ+拡散層２１５が設けられている。また、ｐウエル２０９の上部にも、ゲート酸化膜２１７およびゲート電極２１９がこの順に積層されている。シリコン基板２０１のｐウエル２０９の上部の領域に、ソース・ドレイン領域として機能するｎ+拡散層２１５、そしてｐ+拡散層２１３が設けられている。ｐ+拡散層２１３、ｎ+拡散層２１５、およびゲート電極２１９は接続プラグ２２４に接続されている。ｐ+拡散層２１３およびｎ+拡散層２１５の側面外周は、素子分離膜２２１により絶縁されている。接続プラグ２２４は層間絶縁膜２２３中に埋設され、層間絶縁膜２２３を貫通している導電プラグであり、その上面は層間絶縁膜２２７中に埋設された配線２２６に接続されている。
また、シールリング領域２０６においては、シリコン基板２０１のｐウエル２０９の上面に接して、シリコン基板２０１の表面近傍にｐ+拡散層２１３が形成されている。ｐ+拡散層２１３の表面は、層間絶縁膜２２３に埋設されこれを貫通している導電リング２２５の下面に接続されている。導電リング２２５から上層に向かって、導電リング２２９、導電リング２３３、導電リング２３７、導電リング２４１および導電リング２４５がこの順に接続されている。導電リング２２９、導電リング２３３、導電リング２３７、導電リング２４１および導電リング２４５はそれぞれ、層間絶縁膜２２７、層間絶縁膜２３１、層間絶縁膜２３５、層間絶縁膜２３９および層間絶縁膜２４３中に埋設され、当該絶縁膜を貫通している。シールリング２０５は、導電リング２２５〜導電リング２４５からなる。図１２では、三重のシールリング２０５が設けられている。
この半導体チップ２００の動作について本発明者が詳細に検討したところ、図１３に示すように、デジタル部２５１において発生するノイズがシールリング２０５を介してアナログ部２５３に伝搬することが明らかになった。図１３は、ノイズの伝搬経路を示す平面図である。本発明者の検討によれば、同図において、シールリング２０５を介するアナログ部２５３へのノイズの伝搬が、アナログ部２５３に設けられた素子の誤作動を引き起こす原因となっていることが明らかになった。
本発明は、上述した本発明者による新たな知見に基づいてなされたものであり、ガードリング形成領域中に、非導通部を設けることにより、ノイズ伝搬を抑制するものである。
すなわち、本発明によれば、
第一および第二の素子領域を有する半導体装置であって、
半導体基板と、
前記半導体基板上に設けられた層間絶縁膜と、
前記層間絶縁膜中に埋設された導電膜により構成され、前記第一の素子領域の外周を取り囲む環状のガードリングと、
を有し、
前記第一の素子領域から前記ガードリングを経由して前記第二の素子領域に至る経路の導通を遮断する非導通部が、ガードリング形成領域中に設けられたことを特徴とする半導体装置が提供される。
本明細書において、「ガードリング」とは、少なくとも一つの素子領域の外側を取り囲む環状の導電部材のことを指す。ガードリングは、シールリング等の半導体基板の周縁（ダイシングライン）に沿って設けられた部材とすることができるが、必ずしもダイシングラインに沿って設けられていなくてもよく、たとえば、ガードリングは、半導体基板の中央に設けられた第一の素子領域を取り囲む部材であって、ガードリングよりもダイシングライン側に第二の素子領域が設けられていてもよい。また、ガードリングの平面形状は完全に閉じた環であるものには限られず、環の一部が欠けている形状のものや、環の一部が層間絶縁膜により離隔されている構成のものも含まれる。
また、本明細書において、「ガードリング形成領域」は、ガードリングが完全な環状であるかどうかに関わらず、平面視においてガードリングを含む環状の領域を指す。この領域は、ガードリングに加えて、たとえば半導体基板、半導体基板上に設けられた層間絶縁膜を含む領域である。
また、本明細書において、「非導通部」は、ガードリング形成領域に設けられ、第一の素子領域からガードリングを経由して第二の素子領域に至る経路の導通を遮断することにより第一の領域と第二の領域とを非導通状態とする部分である。非導通部の具体的態様としては、（ｉ）上記経路中に設けられた絶縁領域、（ｉｉ）上記経路中に設けられたｐｎ接合面等が挙げられる。
一般に、ある領域のインピーダンスＺは、下記式（１）で示される。
Ｚ＝Ｒ＋ｊ（ωＬ−１／ωＣ） （１）
（ただし、上記式（１）において、ωは周波数、Ｒは電気抵抗、Ｌは自己インダクタンス、Ｃは容量である。）
本発明における非導通部とは、上式（１）で示されるインピーダンスが充分に高く、第一の素子領域および第二の素子領域のうちの一方で発生したノイズが他方に伝搬することを、実用上問題のない程度に抑制する機能を有する。このような非導通部の具体的態様としては、上述した（ｉ）上記経路中に設けられた絶縁領域、（ｉｉ）上記経路中に設けられたｐｎ接合面等が挙げられる。（ｉ）は、（１）式においてＲを大きくすることでＺを大きくするものであり、（ｉｉ）は、（１）式においてＣを小さくすることでＺを大きくするものである。なお、非導通部による導通の遮断は、ノイズの伝搬を所望のレベル以下に低減できる程度であれば充分であり、ノイズの伝搬を引き起こさない程度であれば微小な電流が流れるものであってもよい。
また、上記（ｉ）の例として、非導通部が設けられた領域において、半導体基板とガードリングとが絶縁膜により離隔され、絶縁膜が非導通部を構成しているとともに、非導通部が設けられた領域以外の領域において、ガードリングが半導体基板に接続された構成が挙げられる。この構成において、絶縁膜により構成される非導通部は、上記式（１）におけるＲが大きく、導通を遮断することができる。
一方、上記（ｉｉ）の例として、半導体基板の表面近傍に、半導体基板の導電型と反対導電型の拡散層を設け、当該反対導電型の拡散層が設けられた領域における半導体基板の表面にガードリングが接続されており、拡散層の接合面が非導通部を構成している態様が挙げられる。このとき、上記式（１）より、Ｃの大きさを減少させることにより、Ｚを好適に増加させることができる。このため、第一の素子領域と第二の素子領域との間のノイズの伝搬を効果的に抑制することができる。なお、反対導電型の拡散層の不純物濃度プロファイルについては特に制限がなく、種々の態様のものを採用することができる。
なお、上記（ｉｉ）の態様は、第一の素子領域および第二の素子領域のうちの一方にアナログ回路素子およびデジタル回路素子が形成される構成とした場合に、特に効果的である。このような構成においてデジタル回路素子で発生したノイズが上記経路を伝搬する場合、経路中の容量Ｃの合計を効果的に低減させることにより、インピーダンスＺを好適に増加させることができる。この効果は、上記式（１）においてωが小さいときに顕著に発揮され、低周波ノイズの伝搬を効果的に抑制することができる。
前述したように、本発明者は、所定の素子領域において発生するノイズがシールリング等のガードリングを介して他の素子領域に伝搬し、これにより他の素子領域に設けられた素子が誤作動等を生じる場合があることを見出している。本発明においては、ガードリング形成領域中に非導通部が設けられている。非導通部は、第一の素子領域からガードリングを経由して第二の素子領域に至る経路の導通を遮断するため、第一および第二の素子領域間のノイズの伝搬を確実に抑制することができる。
本発明によれば、二つの素子領域間に介在するガードリングを通じたノイズ伝搬を効果的に抑制することができる。
以下、本発明の実施形態について、図面を用いて説明する。なお、すべての図面において、共通の構成要素には同じ符号を付し、適宜説明を省略する。なお、以下の実施形態では、ガードリングが半導体基板の周縁に沿って設けられたシールリングである場合を例に主として説明するが、本発明はこれに限定されるものではなく、ガードリングは、基板の素子形成面の任意の領域に設けることができる。この点については、図１０を参照して後述する。
（第一の実施形態）
図１は、本実施形態の半導体チップの構成を示す平面図である。図１に示した半導体チップ１００は、シリコン基板１０１にロジック部１５１（領域Ａ）およびアナログ部１５３（領域Ｂ）の二つの素子領域を有する。また、半導体チップ１００には、これらの素子領域を取り囲む環状のシールリング領域１０６がダイシング面１０３に沿って設けられている。以下、シールリング領域１０６に設けられたシールリング１０５（図２および図３）が三重の環状の導電プラグにより構成される場合を例に説明する。
図２は図１のＩ−Ｉ'断面図であり、図３は図１のＩＩ−ＩＩ'断面図である。図２および図３は、それぞれ、シールリング領域１０６とこれに隣接する内部回路の構成を示す図である。
図１〜３に示した半導体チップ１００は、第一および第二の素子領域（ロジック部１５１およびアナログ部１５３）を有する半導体装置であって、半導体基板（シリコン基板１０１）と、半導体基板上に設けられた層間絶縁膜（第一絶縁膜１２３、第二絶縁膜１２７、第三絶縁膜１３１、第四絶縁膜１３５、第五絶縁膜１３９、および第六絶縁膜１４３）と、層間絶縁膜中に埋設された導電膜（第一導電リング１２５、第二導電リング１２９、第三導電リング１３３、第四導電リング１３７、第五導電リング１４１、および第六導電リング１４５）を備えている。
半導体チップ１００は、ロジック部１５１またはアナログ部１５３の外周を取り囲む環状のガードリング（シールリング１０５）を有し、ロジック部１５１からシールリング１０５を経由してアナログ部１５３に至る経路の導通を遮断する非導通部１０４が、ガードリング形成領域（シールリング領域１０６）中に設けられた構成である。本実施形態では、シールリング１０５がロジック部１５１およびアナログ部１５３の両方の外周を取り囲んでいる。
シールリング１０５は、シリコン基板１０１の周縁に沿って設けられ、ロジック部１５１およびアナログ部１５３の外周を取り囲んでいる。また、シールリング１０５は、シリコン基板１０１の周縁に沿って層間絶縁膜を介して隣接する多重のリング状の導電膜を有する。
非導通部１０４は、ロジック部１５１またはアナログ部１５３に近接して設けられている。本実施形態では、シールリング１０５がロジック部１５１およびアナログ部１５３の両方に近接している。非導通部１０４は、第一導電リング１２５の直下の領域全体に延在している平面形状を有する。
半導体チップ１００では、シールリング領域１０６において、シリコン基板１０１の表面近傍に、シリコン基板１０１の導電型と同じ導電型の第一拡散層（ｐ+拡散層１１３）が設けられ、ｐ+拡散層１１３の下面に接して、シリコン基板１０１の導電型と反対導電型の第二拡散層（ｎウエル１１１）が設けられている。シールリング１０５は、ｐ+拡散層１１３の表面に接して設けられている。そして、ｐ+拡散層１１３の下面およびｎウエル１１１の下面が非導通部１０４を構成している。また、ｐ+拡散層１１３の側面外周は、素子分離膜１２１によって被覆され、絶縁されている。
この構成において、シールリング１０５は、層間絶縁膜を介して隣接する多重のリング状の導電膜を有し、非導通部１０４の形成領域において、シールリング１０５が、ｐ+拡散層１１３の表面に接続された複数の柱状の導電プラグを有し、非導通部１０４の形成領域において、導電プラグが斜格子状に平面配置された構成としてもよい。
以下、図１〜図３に示した半導体チップ１００についてさらに詳細に説明する。
図２および図３に示したように、半導体チップ１００では、シリコン基板１０１（ｐ基板）上に、第一絶縁膜１２３、第二絶縁膜１２７、第三絶縁膜１３１、第四絶縁膜１３５、第五絶縁膜１３９、第六絶縁膜１４３、およびパッシベーション膜１４７がこの順に積層されている。
ロジック部１５１およびアナログ部１５３は、シリコン基板１０１の表面近傍に、互いに隣接するｎウエル１１１およびｐウエル１０９を有する。ｐウエル１０９は、ロジック部１５１内またはアナログ部１５３内で終端している。
ｎウエル１１１の設けられたシリコン基板１０１の表面には、ゲート酸化膜１１７およびゲート電極１１９がこの順に積層されている。シリコン基板１０１のｎウエル１１１の上部の領域に、ソース・ドレイン領域として機能するｐ+拡散層１１３、そしてｎ+拡散層１１５が設けられている。また、ｐウエル１０９の上部にも、ゲート酸化膜１１７およびゲート電極１１９がこの順に積層されている。シリコン基板１０１のｐウエル１０９の上部の領域に、ソース・ドレイン領域として機能するｎ+拡散層１１５、そしてｐ+拡散層１１３が設けられている。ｐ+拡散層１１３およびｎ+拡散層１１５は素子分離膜１２１により離隔されている。
ｐ+拡散層１１３、ｎ+拡散層１１５、およびゲート電極１１９は接続プラグ１２４に接続されている。接続プラグ１２４は、第一絶縁膜１２３中に埋設され、第一絶縁膜１２３を貫通している導電プラグである。接続プラグ１２４の上面は、第二絶縁膜１２７中に埋設された第一配線１２６に接続されている。
シールリング１０５の設けられた領域（シールリング領域１０６）においては、シリコン基板１０１（ｐ基板）の表面近傍にｎウエル１１１が設けられ、ｐウエル１０９の表面に接してｐ+拡散層１１３が形成されている。それぞれのｐ+拡散層１１３の側面外周は素子分離膜１２１により絶縁されている。第一絶縁膜１２３中に設けられた第一導電リング１２５は、その底面においてｐ+拡散層１１３と接続し、その上面において第二導電リング１２９の底面と接続している。第一導電リング１２５から上層に向かって、第二導電リング１２９、第三導電リング１３３、第四導電リング１３７、第五導電リング１４１および第六導電リング１４５がこの順に接続されている。なお、シールリング領域１０６のｎウエル１１１とアナログ部１５３のｐウエル１０９とは、シリコン基板１０１（ｐ基板）により離隔されている。
第二導電リング１２９、第三導電リング１３３、第四導電リング１３７、第五導電リング１４１および第六導電リング１４５は、それぞれ、第二絶縁膜１２７、第三絶縁膜１３１、第四絶縁膜１３５、第五絶縁膜１３９および第六絶縁膜１４３中に形成された溝状の凹部中に埋設された導電材料からなり、当該絶縁膜を貫通している。これらの導電リングは、銅（Ｃｕ）等の金属により形成され、シングルダマシン法やデュアルダマシン法等により形成することができる。
接続プラグ１２４と第一導電リング１２５とは、シリコン基板１０１上に設けられた層構造の同一水準に設けられており（第一層）、これらを同一材料により同一工程で作成することが可能である。同様に、第一配線１２６と第二導電リング１２９とは、上記層構造中の同一水準に設けられており、これらを同一材料により同一工程で作成することが可能である。
第一導電リング１２５〜第六導電リング１４５により構成されるシールリング１０５とシリコン基板１０１との間には、
（ｉ）ｐ+拡散層１１３とｎウエル１１１との接合部、および、
（ｉｉ）ｎウエル１１１とシリコン基板１０１との接合部
の２つのｐｎ接合が存在する。これらのｐｎ接合部の接合界面近傍においてはキャリア空乏層が形成され、容量が発生する。本実施形態においては、このような容量が、ロジック部１５１からシールリング１０５を経由してアナログ部１５３に至る経路において直列に配置された構成となる。このため、接合部が非導通部１０４として機能するとともに、前述した式（１）における容量Ｃの総和を小さくし、経路中のインピーダンスＺを効果的に増加させることができる。
次に、図１〜図３に示した半導体チップ１００の製造方法を説明する。
半導体チップ１００は、たとえば既存の方法を用いて以下のようにして製造される。はじめに、シリコン基板１０１に素子分離膜１２１（ＳＴＩ：ｓｈａｌｌｏｗ ｔｒｅｎｃｈ ｉｓｏｌａｔｉｏｎ）を形成する。次に、ゲート酸化膜１１７としてたとえばＳｉＯ２膜をシリコン基板１０１上に形成し、ＳｉＯ２膜上にゲート電極１１９としてたとえば多結晶シリコン膜を形成し、シリコン基板１０１上の所定の位置にゲートを形成する。そして、シリコン基板１０１の表面近傍の所定の位置に、ｐウエル１０９およびｎウエル１１１を形成する。また、ｐウエル１０９およびｎウエル１１１の上部におけるシリコン基板１０１表面近傍の所定の位置に、ｐ+拡散層１１３およびｎ+拡散層１１５を形成する。
つづいて、シリコン基板１０１の上面全面に、第一絶縁膜１２３を設け、フォトリソグラフィー技術を用いて、第一絶縁膜１２３の接続プラグ１２４および第一導電リング１２５の形成領域の上部を開口部とするマスクパターンを形成し、接続プラグ１２４および第一導電リング１２５の形成領域を選択的に除去する。そして、シリコン基板１０１の上面全面に、接続プラグ１２４および第一導電リング１２５の材料の金属膜を設ける。金属膜は、たとえばチタン（Ｔｉ）膜と窒化チタン（ＴｉＮ）膜とが下からこの順に積層された積層膜からなるバリアメタル膜と、バリアメタル膜に接して凹部を埋め込むように形成されたタングステン（Ｗ）膜とする。そして、第一絶縁膜１２３の上部に形成された金属膜をたとえばＣＭＰ（化学的機械的研磨）法により除去する。これにより、接続プラグ１２４および第一導電リング１２５が得られる。
次に、第一絶縁膜１２３の上面全面に第二絶縁膜１２７を設け、同様にして、第二絶縁膜１２７の第一配線１２６および第二導電リング１２９の形成領域を選択的に除去して凹部を形成する。そして、第二絶縁膜１２７の上面全面に、タンタル（Ｔａ）膜と窒化タンタル（ＴａＮ）膜とが下からこの順に積層された積層膜からなるバリアメタル膜と、バリアメタル膜に接して凹部を埋め込むように設けられるＣｕ膜を順次形成する。さらに、第二絶縁膜１２７の上部に形成された金属膜をたとえばＣＭＰ法により除去する。これにより、第一配線１２６および第二導電リング１２９を得る。
さらに、同様にして、ダマシン法により第三絶縁膜１３１、第三導電リング１３３、第四絶縁膜１３５、第四導電リング１３７、第五絶縁膜１３９、第五導電リング１４１、第六絶縁膜１４３、および第六導電リング１４５を順次形成する。そして、第六導電リング１４５の上面全面に、パッシベーション膜１４７として、たとえば、ＳｉＮ膜、ＳｉＯ２膜、ＳｉＯ２膜、およびＳｉＮ膜が下からこの順に積層された積層膜を形成する。なお、パッシベーション膜１４７のシールリング１０５よりもダイシング面１０３の側に、パッシベーション膜１４７を貫通し、シールリング１０５の外周を取り囲む環状の溝部を設けてもよい。こうすれば、半導体チップ１００作製時のダイシングにおける基板内部側へのクラックの伝搬をさらに確実に抑制することができる。以上により、半導体チップ１００が得られる。
なお、第一絶縁膜１２３〜第六絶縁膜１４３は、たとえばＳｉＯ２膜とする。また、これらの層間絶縁膜を、低誘電率膜としてもよい。本明細書において、低誘電率膜とは、たとえば比誘電率ｋが３．５以下の膜を指す。このような膜として、たとえばＳｉＯＣ膜、水素化ポリシロキサン膜、メチルポリシロキサン膜、水素化メチルポリシロキサン膜、またはこれらの膜をポーラス化したもの等が挙げられる。また、低誘電率膜として、有機ポリマーを用いてもよい。
また、第一絶縁膜１２３〜第六絶縁膜１４３の絶縁膜間に、ＳｉＮ膜等の、エッチングストッパ膜または拡散防止膜として機能する絶縁膜を設けることができる。
次に、半導体チップ１００の効果を説明する。
半導体チップ１００では、シールリング１０５の形成領域であるシールリング領域１０６に非導通部１０４が設けられている。非導通部１０４では、シールリング１０５最下層の第一導電リング１２５が、ｐ+拡散層１１３を介して、シリコン基板１０１と反対導電型のｎウエル１１１に接続されている。第一導電リング１２５とシリコン基板１０１との間に、非導通部１０４として機能するｐｎ接合部が設けられている。シールリング１０５とシリコン基板１０１とが非導通部１０４にて容量接合により分離されているため、接合部における空乏層の広がりにより、前述した式（１）で示されるインピーダンスが高くなり、ノイズの伝搬を抑制することができる。また、第一導電リング１２５に接続されているｐ+拡散層１１３の側面外周とシリコン基板１０１とが素子分離膜１２１によって離隔され、絶縁されている。このため、ｐ+拡散層１１３の側面からシリコン基板１０１を経由するノイズの伝搬経路についても充分に遮断することができる。
よって、ロジック部１５１で生じたノイズが、たとえばシリコン基板１０１、シールリング１０５、シリコン基板１０１をこの順に経由する経路によって、アナログ部１５３に伝搬するのを抑制できる。これにより、アナログ部１５３に設けられた素子が誤動作を起こすのを抑制できる。
また、本実施形態では、ロジック部１５１に近接する領域およびアナログ部１５３に近接する領域のそれぞれに、非導通部１０４として機能し、導電型が反転する接合部が、ｐ+拡散層１１３−ｎウエル１１１間と、ｎウエル１１１−シリコン基板１０１（ｐ基板）間の二つ存在している。このため、後述する第二〜第三の実施形態（図４、図５）のように、導電型の反転部位が一箇所である構成に比べて、アナログ部１５３への低周波ノイズの伝搬をさらに確実に抑制可能な構成となっている。
また、本実施形態および後述する第二、第三の実施形態においては、ロジック部１５１に近接する領域およびアナログ部１５３に近接する領域のそれぞれに、非導通部１０４が設けられていることから、後述する第四〜第六の実施形態のように、アナログ部１５３に近接する領域にのみ非導通部１０４が設けられている構成に比べ、ロジック部１５１からアナログ部１５３に至る経路中に、より多くの非導通部１０４を直列に配置することができる。
さらに、本実施形態では、シリコン基板１０１表面と反対導電型の拡散層の下方に形成される非導通部１０４が、ｎウエル１１１−シリコン基板１０１（ｐ基板）接合面となっている。このため、第三の実施形態において後述する構成のように、非導通部１０４がｎ+拡散層１１５−シリコン基板１０１接合面となっている構成に比べて、非導通部１０４における接合容量が小さい構成となっている。
このように、半導体チップ１００では、ロジック部１５１からシールリング１０５を経由してアナログ部１５３に至る導通経路中に、四つという多くの非導通部１０４が直列に配置されている。また、一つの非導通部１０４を構成するｐｎ接合における容量を好適に減少させて、上記式（１）におけるＣを好適に減少させることができる。このため、経路中の容量Ｃの合計を効果的に低減させることにより、インピーダンスＺを好適に増加させることができる。この効果は、上記式（１）においてωが小さいときに顕著に発揮され、半導体チップ１００は、低周波ノイズの伝搬をさらに効果的に抑制することができる。
また、半導体チップ１００では、非導通部１０４を構成するｐ+拡散層１１３を、ロジック部１５１およびアナログ部１５３に設けられたｐ+拡散層１１３と同一工程で形成することができる。また、非導通部１０４を構成するｎウエル１１１についても、ロジック部１５１およびアナログ部１５３に設けられたｎウエル１１１と同一工程で形成することができる。このため、非導通部１０４を形成するために新たな製造工程を設ける必要がなく、製造が容易な構成である。
また、半導体チップ１００においては、シールリング１０５の形成領域全体にわたって非導通部１０４が設けられているため、後述する第四〜第六の実施形態に比べて、装置構成をさらに簡素化することが可能となる。このため、より一層容易に製造可能な構成となっている。
また、シールリング１０５の全周にわたって、シールリング１０５がシリコン基板１０１の表面と接触している。このため、後述する第七の実施形態に比べて、半導体チップ１００のダイシング面１０３の全周において、シールリングとしての機能が好適に確保されている。そして、シールリング１０５の上面全面をパッシベーション膜１４７が被覆している。これにより、ダイシング時に生じたクラックが、シールリング１０５の内側に設けられたロジック部１５１またはアナログ部１５３まで達することを抑制することができる。また、半導体チップ１００は、外界の雰囲気からの水分やイオンの影響を受けることが抑制される構成となっている。
さらに、シールリング１０５がシリコン基板１０１の表面と接触しているため、第七の実施形態にて後述するように、シールリング１０５の製造時にプラズマが使用される場合等においても、電荷をシリコン基板１０１の側に逃がすことができる。よって、こうした製造プロセスに起因するシールリング１０５への電荷の蓄積が抑制される構成となっている。したがって、シールリング１０５としての機能を充分に確保しつつ、ロジック部１５１とアナログ部１５３とのノイズ伝搬を抑制するとともに、製造安定性に優れた構成となっている。
このように、半導体チップ１００は、シールリング１０５によるデジタルノイズのチップ内分配が低減された構成であるため、たとえばデジタル領域とアナログ領域とが混載された半導体装置集積回路に好適に用いることができる。
なお、図２および図３では、シールリング領域１０６のｎウエル１１１と、ロジック部１５１またはアナログ部１５３のｐウエル１０９とが離隔された構成を例に説明したが、これらが接した構成としてもよい。図２および図３に示したように、ｎウエル１１１とｐウエル１０９とがシリコン基板１０１（ｐ基板）により離隔された構成とすることにより、ｎウエル１１１側面におけるｐｎ接合部が、ｎウエル１１１−シリコン基板１０１（ｐ基板）となるため、ｎウエル１１１とｐウエル１０９とが接してｐｎ接合が形成されている場合に比べて、接合容量を小さくすることができる。このため、ロジック部１５１とアナログ部１５３との間のインピーダンスをさらに効果的に増加させて、ｎウエル１１１の側面を経由するノイズの伝搬をさらに効果的に抑制可能な構成となっている。
また、図２および図３では、ｐ+拡散層１１３が、それぞれの第一導電リング１２５に対して別個に設けられている構成を例示したが、一つのｐ+拡散層１１３を各第一導電リング１２５に対して共通に設けた構成とすることもできる。ｐ+拡散層１１３を第一導電リング１２５それぞれに対応させて別個に設けることにより、インピーダンスの増加効果をさらに顕著に発揮させることができる。
また、図２および図３では、複数の環状（本実施形態では３つ）の導電部材からなるシールリング１０５の底部全体にわたって一つのｎウエル１１１が形成される構成を例に説明したが、ｎウエル１１１がその上部のｐ+拡散層１１３のそれぞれの下部に分割されて形成されていてもよい。こうすれば、ロジック部１５１とアナログ部１５３との間のノイズの伝搬をより一層効果的に抑制可能である。
また、図２および図３では、第一絶縁膜１２３に環状の凹部が形成されて、この凹部に第一導電リング１２５が埋設された構成を例に説明したが、本実施形態および本明細書の他の実施形態において、第一絶縁膜１２３に、接続プラグ１２４形成用の凹部と同様に筒状の凹部が周方向に所定の間隔で複数設けられた構成とするとともに、それぞれの凹部に埋設され第二導電リング１２９に接続され、第一導電リング１２５と同じ断面形状（図２、図３）の複数の柱状の導電プラグを有する構成としてもよい。第一導電リング１２５にかえて柱状の導電プラグを有する構成とすることにより、第一絶縁膜１２３の層におけるシールリング１０５の抵抗を増加させることができるため、アナログ部１５３への低周波ノイズの伝搬をより一層確実に抑制することができる。
また、第一導電リング１２５にかえて柱状の導電プラグを第一絶縁膜１２３中に設ける場合、複数の導電プラグを千鳥格子状等の斜格子状の平面配置とすることができる。このようにすれば、第一絶縁膜１２３の層についても、シールリング１０５としての機能をさらに効果的に発揮させることができる。
以下の実施形態においては、第一の実施形態と異なる点を中心に説明する。
（第二の実施形態）
第一の実施形態に記載の半導体チップにおいて、シールリング領域１０６の断面構成は以下のようにすることもできる。本実施形態においても、半導体チップの平面構成は、図１を参照して前述した構成とする。また、図４は、本実施形態の半導体装置の構成を示す断面図である。図４は、第一の実施形態における図３に対応する、図１のＩＩ−ＩＩ'断面を示しているが、Ｉ−Ｉ'断面についても図４におけるアナログ部１５３をロジック部１５１として図４の構成を適用することができる。
図４に示したように、本実施形態の半導体装置においては、シリコン基板１０１の表面近傍に、シリコン基板１０１の導電型と反対導電型の拡散層（ｎ+拡散層１１５およびｎウエル１１１）を有し、シールリング１０５がｎ+拡散層１１５の表面に接続されている。そして、ｎウエル１１１の接合面が非導通部１０４を構成している。
この構成において、シールリング１０５は、第一絶縁膜１２３〜第六絶縁膜１４３を介して隣接する多重の第一導電リング１２５〜第六導電リング１４５を有し、非導通部１０４の形成領域において、シールリング１０５が、ｎウエル１１１の表面に接続された複数の柱状の導電プラグを有し、非導通部１０４の形成領域において、導電プラグが斜格子状に平面配置された構成としてもよい。
さらに具体的には、ロジック部１５１およびアナログ部１５３の断面構造は、たとえば第一の実施形態と同様の構成とする。また、図４に示したように、シールリング領域１０６の基本構成は図２および図３と同様であるが、シリコン基板１０１にｎウエル１１１の上部にｐ+拡散層１１３にかわりｎ+拡散層１１５が設けられ、第一導電リング１２５の底面が、ｎ+拡散層１１５の設けられたシリコン基板１０１の表面に接続されている点が異なる。それぞれのｎ+拡散層１１５の側面外周は素子分離膜１２１に被覆されて互いに離隔されている。
なお、図４ならびに第三および第六の実施形態で後述する図５では、ｎ+拡散層１１５がそれぞれの第一導電リング１２５に対して別個に設けられている構成を例示したが、一つのｎ+拡散層１１５を各第一導電リング１２５に対して共通に設けた構成とすることもできる。ｎ+拡散層１１５を第一導電リング１２５それぞれに対応させて別個に設けることにより、インピーダンスの増加効果をさらに顕著に発揮させることができる。
また、図４では、一つのｎウエル１１１が複数（図４では３つ）のｎ+拡散層１１５の下部全体にわたって延在する構成を例示したが、第一の実施形態にて前述したように、ｎウエル１１１がその上部のｎ+拡散層１１５のそれぞれの下部に分割されて形成されていてもよい。こうすれば、ロジック部１５１とアナログ部１５３との間のノイズの伝搬をより一層効果的に抑制可能である。
本実施形態においても、シールリング１０５の底面、すなわち第一導電リング１２５の底面が、シリコン基板１０１（ｐ基板）とは反対導電型のｎ+拡散層１１５が設けられたシリコン基板１０１の表面に接している。そして、非導通部１０４として、ｎ+拡散層１１５の下方に設けられたｎウエル１１１とシリコン基板１０１（ｐ基板）との接合部が設けられている。そして、ロジック部１５１からシールリング１０５を経由してアナログ部１５３に至る経路中に、ｐｎ接合部により構成される非導通部１０４が二つ直列に配置され、シールリング１０５とシリコン基板１０１とが非導通部１０４にて容量接合により分離されているため、インピーダンスが高くなり、第一の実施形態と同様に、ノイズの伝搬を抑制することができる。
さらに、本実施形態の構成と後述する第三の実施形態の構成とを比較すると、第三の実施形態（図５）においては、第一導電リング１２５の直下において、シリコン基板１０１（ｐ基板）の表面近傍にｎ+拡散層１１５を有するのに対し、本実施形態（図４）では、ｎ+拡散層１１５に加えてｎウエル１１１を有する。ｎウエル１１１とシリコン基板１０１との間の容量は、ｎ+拡散層１１５とシリコン基板１０１との間の容量よりも小さい。よって、図４に示した構成によれば、第三の実施形態に比べて、接合容量を小さくすることができる。このため、さらに非導通部１０４を設けることによるインピーダンスの増加効果に優れた構成となっている。よって、ノイズの伝搬をより一層確実に抑制できる構成となっている。
また、図４においても、図２および図３と同様に、シールリング領域１０６のｎウエル１１１と、ロジック部１５１またはアナログ部１５３のｐウエル１０９とが離隔されているため、ｎウエル１１１とｐウエル１０９とが接してｐｎ接合が形成されている場合に比べて、接合容量を小さくすることができる。このため、ロジック部１５１とアナログ部１５３との間のインピーダンスをさらに効果的に増加させることができる。
（第三の実施形態）
第一の実施形態に記載の半導体チップにおいて、シールリング領域１０６の断面構成は以下のようにすることもできる。本実施形態においても、半導体チップの平面構成は、図１を参照して前述した構成とする。また、図５は、本実施形態の半導体装置の構成を示す断面図である。図５は、第一の実施形態における図３に対応する、図１のＩＩ−ＩＩ'断面を示しているが、Ｉ−Ｉ'断面についても図５におけるアナログ部１５３をロジック部１５１として図５の構成を適用することができる。
図５に示したように、本実施形態の半導体装置シールリング領域１０６の基本構成は第二の実施形態に記載の半導体チップと同様であるが、シリコン基板１０１にｎウエル１１１が設けられていない点が異なる。
本実施形態においても、シールリング１０５の底面、すなわち第一導電リング１２５の底面が、シリコン基板１０１（ｐ基板）とは反対導電型のｎ+拡散層１１５が設けられたシリコン基板１０１の表面に接している。そして、非導通部１０４として、ｎ+拡散層１１５とシリコン基板１０１（ｐ基板）との接合部が設けられている。このため、本実施形態においても、第二の実施形態と同様に、ロジック部１５１からシールリング１０５を経由してアナログ部１５３に至る経路中に、ｐｎ接合部により構成される非導通部１０４が二つ直列に配置されており、シールリング１０５とシリコン基板１０１とが非導通部１０４にて容量接合により分離されているため、インピーダンスが高くなり、ノイズの伝搬を抑制することができる。
また、図５では、ｎ+拡散層１１５が複数の第一導電リング１２５それぞれに対応させて別個に設けられている。このため、複数の第一導電リング１２５の下部にわたって一つのｎ+拡散層１１５を設けた構成に比べて、インピーダンスの増加効果をさらに顕著に発揮させることができる。
また、本実施形態においても、ｐウエル１０９をシールリング領域１０６にわたって延在形成せずに、ロジック部１５１またはアナログ部１５３で終端させている。そして、非導通部１０４として機能するｐｎ接合面を、ｎ+拡散層１１５とシリコン基板１０１（ｐ基板）との接合面としている。ｐウエル１０９をシールリング領域１０６にわたって設けた場合、ｐｎ接合面がｎ+拡散層１１５とｐウエル１０９との接合面になるが、本実施形態ではｐウエル１０９を設けずにｎ+拡散層１１５とシリコン基板１０１（ｐ基板）との接合面を設けることにより、接合容量をさらに低減することができる構成となっている。このため、インピーダンスをさらに効果的に増加させて、ノイズ伝搬をさらに確実に抑制することができる。
（第四の実施形態）
第一〜第三の実施形態では、非導通部１０４をシールリング領域１０６の全体に形成していたが、図３〜図５に示した非導通部１０４を少なくともロジック部１５１またはアナログ部１５３に近接して設ける構成とすることもできる。本実施形態および以降の実施形態では、非導通部１０４をアナログ部１５３に近接して設ける場合を例に説明する。また、本実施形態では、非導通部１０４の構成が第一の実施形態の構成である場合を例に説明する。非導通部１０４の構成が第二および第三の実施形態の構成である半導体チップについては、それぞれ、第五および第六の実施形態にて後述する。
図６は、本実施形態の半導体チップの構成を示す平面図である。図６に示した半導体チップの基本構成は第一の実施形態における半導体チップ１００（図１）と同様であるが、シールリング領域１０６が、後述する図７に示す断面構造を有する第一の領域１０６ａと前述の図３に示した断面構造を有する第二の領域１０６ｂとを有する点が異なる。第一の領域１０６ａは、非導通部１０４を有しない領域であり、第二の領域１０６ｂは、非導通部１０４を有する領域である。
図７は、図６のＩ−Ｉ'断面図である。図７では、第一の領域１０６ａの断面構成を示す図である。図７においては、シリコン基板１０１の上面近傍に、ロジック部１５１からシールリング領域１０６にわたってｐウエル１０９が設けられている。ｐウエル１０９の表面に接してｐ+拡散層１１３が形成されている。ｐ+拡散層１１３の側面外周は素子分離膜１２１により互いに離隔されている。第一導電リング１２５の底面は、ｐ+拡散層１１３の設けられたシリコン基板１０１の表面に接している。
また、図７に示した半導体チップにおいて、ＩＩ−ＩＩ'断面には、第一の実施形態において図３を参照して前述した構成を適用する。図３中のシールリング領域１０６が本実施形態では第二の領域１０６ｂに対応する。
図６にもどり、第二の領域１０６ｂは、たとえばアナログ部１５３に隣接する領域に設けることができる。また、アナログ部１５３に隣接する領域に加え、所定の距離、たとえば、ロジック部１５１とアナログ部１５３との基板面内における最小距離のマージンを加えた領域に設けることが好ましい。
さらに具体的には、ロジック部１５１とアナログ部１５３の基板面内における端部間の最小距離をＬとしたときに、アナログ部１５３に隣接する領域およびアナログ部１５３の端部から長さＬ程度離れた位置までを第二の領域１０６ｂとする。こうすれば、ロジック部１５１で発生するノイズがシールリング１０５を介してロジック部１５１に伝搬することをより一層確実に抑制することができる。
本実施形態の構成では、アナログ部１５３に隣接する領域およびその近傍において、シールリング領域１０６が非導通部１０４を有する第二の領域１０６ｂとなっている。このため、第一の実施形態と同様に、シールリング１０５を経由するノイズの伝搬を抑制する効果が得られる。
また、本実施形態では、第二の領域１０６ｂにおいて、第一導電リング１２５とシリコン基板１０１との間に、非導通部１０４として機能し、導電型が反転する接合面が、ｐ+拡散層１１３−ｎウエル１１１間と、ｎウエル１１１−シリコン基板１０１（ｐ基板）間の二つ存在している。このため、ロジック部１５１からシールリング１０５を経由してアナログ部１５３に至る経路中に、ｐｎ接合部により構成される非導通部１０４が二つ直列に配置されており、後述する第五〜第六の実施形態のように、経路中に設けられた導電型の反転部位が１つである構成に比べて、アナログ部１５３への低周波ノイズの伝搬をさらに確実に抑制可能な構成となっている。
（第五の実施形態）
第四の実施形態において、アナログ部１５３に隣接する領域およびその近傍に設けられる第二の領域１０６ｂに、第二の実施形態にて前述した構成（図４）を適用してもよい。
この構成においても、アナログ部１５３に隣接する領域およびその近傍において、シールリング領域１０６に非導通部１０４が設けられている。このため、ロジック部１５１からシールリング１０５を経由してアナログ部１５３に至る経路中に、ｐｎ接合部により構成される非導通部１０４が一つ配置されており、第四の実施形態と同様に、シールリング１０５を経由するノイズの伝搬を抑制する効果が得られる。
さらに、本実施形態の構成と後述する第六の実施形態の構成とを比較すると、第六の実施形態においては、第一導電リング１２５の直下において、シリコン基板１０１の表面近傍に、ｎ+拡散層１１５を有するのに対し、本実施形態では、ｎ+拡散層１１５に加えてｎウエル１１１を有する。よって、本実施形態では、第六の実施形態に比べて、接合容量を小さくすることができる。このため、さらに非導通部１０４を設けることによるインピーダンスの増加効果に優れた構成となっている。よって、ノイズの伝搬をより一層確実に抑制できる構成となっている。
（第六の実施形態）
第四の実施形態において、アナログ部１５３に隣接する領域およびその近傍に設けられる第二の領域１０６ｂの構成に、第三の実施形態にて前述した構成（図５）を適用してもよい。
この構成においても、アナログ部１５３に隣接する領域およびその近傍において、シールリング領域１０６に非導通部１０４が設けられている。このため、ロジック部１５１からシールリング１０５を経由してアナログ部１５３に至る経路中に、ｐｎ接合部により構成される非導通部１０４が一つ配置されており、第四、第五の実施形態と同様に、シールリング１０５を経由するノイズの伝搬を抑制する効果が得られる。
（第七の実施形態）
以上の実施形態では、ロジック部１５１とアナログ部１５３との導通経路に、非導通部１０４として機能するｐｎ接合を設けてインピーダンスを増加させることにより、ロジック部１５１とアナログ部１５３とを非導通状態としたが、非導通部１０４は、ロジック部１５１からシールリング１０５を経由してアナログ部１５３に至る導通経路を遮断する構成であればよく、シールリング１０５の一部が欠損し、欠損部に絶縁膜が埋設されている構成としてもよい。
本実施形態の半導体チップも、第四〜第六の実施形態と同様に、図６に示した平面形状を有する。また、図６におけるＩ−Ｉ'断面の構成は図７を参照して前述した構成である。そして、ＩＩ−ＩＩ'断面の構成を図８に示す構成とする。図８は、本実施形態の半導体チップの構成を示す断面図である。
図８に示したように、非導通部１０４を有する第二の領域１０６ｂは、ロジック部１５１またはアナログ部１５３（本実施形態ではアナログ部１５３）に近接して設けられている。
また、シールリング領域１０６のうち、非導通部１０４が設けられた第二の領域１０６ｂにおいて、シリコン基板１０１とシールリング１０５とが第一絶縁膜１２３により離隔され、第一絶縁膜１２３が非導通部１０４を構成しているとともに、非導通部１０４が設けられた第二の領域１０６ｂ以外の領域（第一の領域１０６ａ）において、シールリング１０５がシリコン基板１０１に接続された構成となっている。
さらに具体的には、第二の領域１０６ｂの基本構成は、図７に示した第一の領域１０６ａと同様であるが、ｐウエル１０９がアナログ部１５３内で終端し、第二の領域１０６ｂに第一導電リング１２５が設けられていない点が異なる。第二の領域１０６ｂにおいては、シールリング１０５の最下層は、第一絶縁膜１２３に接して設けられた第二導電リング１２９であり、シールリング１０５とシリコン基板１０１との間に非導通部１０４として機能する第一絶縁膜１２３が介在している。シールリング１０５とシリコン基板１０１とは、第一絶縁膜１２３により絶縁されている。
なお、本実施形態においても、第四の実施形態中で説明したように、第二の領域１０６ｂは、たとえばアナログ部１５３に隣接する領域に設けることができる。また、アナログ部１５３に隣接する領域に加え、所定の距離、たとえば、ロジック部１５１とアナログ部１５３との基板面内における最小距離のマージンを加えた領域に設けることが好ましい。
次に、本実施形態の半導体チップ（図６〜図８）の効果を説明する。
本実施形態の半導体チップは、第一絶縁膜１２３の層において第一導電リング１２５を一部欠損している。具体的には、図８に示したように、アナログ部１５３に隣接する領域およびその近傍において、シールリング１０５の形成領域であるシールリング領域１０６が、非導通部１０４を有する第二の領域１０６ｂにより構成されている。第二の領域１０６ｂでは、シールリング１０５の底面が第一絶縁膜１２３に接しているため、シールリング１０５とシリコン基板１０１が第一導電リング１２５により接続されておらず、これらが第一絶縁膜１２３により絶縁され、非導通状態となっている。このため、非導通部１０４を、前述した式（１）におけるＲの大きい領域とすることができるので、インピーダンスＺを増加させることができる。よって、ロジック部１５１で生じたノイズが、たとえばシリコン基板１０１、シールリング１０５、シリコン基板１０１をこの順に経由する経路によって、アナログ部１５３に伝搬するのを抑制できる。これにより、アナログ部１５３に設けられた素子が誤動作を起こすのを抑制できる。
また、シールリング１０５は、第二の領域１０６ｂにおいてのみシリコン基板１０１に接しておらず、第一の領域１０６ａにおいては第一導電リング１２５がシリコン基板１０１のｐ+拡散層１１３の表面に接している。さらに、第二の領域１０６ｂにおいて欠損している導電リングは第一導電リング１２５のみであり、これ以外の導電リングは全周にわたって環状に形成されている。このため、半導体チップ１００のダイシング面１０３の全周において、シールリングとしての機能が好適に確保されている。
なお、技術分野は異なるが、特許文献２には、耐湿リングを構成するリング状の導電体フェンスを有する半導体集積回路装置が記載されている。この半導体集積回路装置は、シリコン基板に埋設された絶縁膜を有する。そして、導電体フェンスは、その全周において、多結晶シリコン等の導電体領域を介してこの絶縁膜に接続されている。
ところが、本発明者が検討したところ、上記構成では、製造プロセスにおいて、導電体フェンスを構成するＣｕ膜の破裂や、絶縁膜の破壊等の構成部材の劣化が生じる懸念があることがわかった。そして、この原因として、導電体フェンスが全周にわたって絶縁膜に接続された構成の場合、導電体フェンスからの電荷の逃げ道がないため、製造過程においてプラズマ照射がなされた際などに、導電体フェンス中に電荷が蓄積されやすく、この電荷の蓄積により構成部材の劣化が生じやすいことが推察された。
これに対し、本実施形態の半導体チップ（図６〜図８）では、アナログ部１５３に隣接する領域およびその近傍以外の領域は、シールリング領域１０６が第一の領域１０６ａとなっている。そして、第一の領域１０６ａにおいて、第一導電リング１２５が、シリコン基板１０１の導電型と同じ導電型の領域、具体的にはｐ+拡散層１１３の設けられたシリコン基板１０１の表面に接続されている。このため、シールリング１０５の形成工程でプラズマが用いられる場合にも、シールリング１０５内に電荷が蓄積されることを抑制し、シリコン基板１０１の側に電荷を効果的に逃がすことができる。よって、ロジック部１５１からアナログ部１５３へのノイズの伝搬を抑制するとともに、製造安定性にもさらに優れた構成となっている。したがって、半導体チップ１００は、製造プロセスに起因する構成部材の劣化を確実に抑制することができる構成となっている。
（第八の実施形態）
以上の実施形態においては、アナログ部１５３に隣接する領域およびその近傍において、シールリング１０５が閉じた無端状の環をなし、シールリング１０５とシリコン基板１０１との導通を遮断する非導通部１０４として機能する領域が基板面内方向に延在する構成の半導体チップについて説明したが、シールリング１０５は、周の一部が欠けた環であってもよく、非導通部１０４として、シリコン基板１０１の法線方向にシールリング１０５を切断する層間絶縁膜を有する構成とすることもできる。
具体的には、第二の領域１０６ｂにおいては、シールリング１０５は第一絶縁膜１２３〜第六絶縁膜１４３に埋設されて互いに離隔された複数の柱状の導電体を有し、複数の柱状の導電体が斜格子状の平面配置を有する構成である。複数の柱状の導電体を離隔している第一絶縁膜１２３〜第六絶縁膜１４３が、前述した式（１）におけるＲが大きい領域であり、非導通部１０４として機能する。
また、本実施形態の構成を、上述した第一〜第七の実施形態の構成と組み合わせることにより、より一層確実にノイズ伝搬を抑制することができる。
図９は、このような半導体チップの構成を示す平面図である。図９に示した半導体チップにおいては、第二の領域１０６ｂにおいて、シールリング１０５が上面から下面にわたって切断されている。第二の領域１０６ｂには、図３〜図６に記載の断面形状を有するストライプ状の環状の導電体が、斜格子状、具体的には千鳥格子状に配置されている。
以上、図面を参照して本発明の実施形態について述べたが、これらは本発明の例示であり、上記以外の様々な構成を採用することもできる。
たとえば、以上の実施形態においては、シールリング１０５が三重の環状の導電体からなる構成である場合を例に説明したが、シールリング１０５中の環状の導電体の数に特に制限はなく、適宜設計することができる。シールリング１０５が複数の環、特に三重以上の環を含む構成とすることにより、非導通部１０４を設けた場合にも、シールリング１０５としての本来の機能をより一層効果的に発揮させることができる。
また、以上の実施形態においては、ダイシング面１０３の内側に、ダイシング面１０３に沿ってシールリング１０５が設けられている構成を例に説明したが、図１０を参照して後述するように、シールリング１０５は必ずしもダイシング面１０３に沿って設けられていなくてもよい。
また、以上の実施形態においては、シールリング１０５がロジック部１５１およびアナログ部１５３の外側を取り囲む構成の場合を例に説明したが、ロジック部１５１およびアナログ部１５３のうち少なくとも一方を取り囲むガードリングを有する半導体チップについても、以上の実施形態の構成を適用することができる。
具体的には、図１０に示したように、ロジック部１５１の外周を取り囲む環状のガードリングが設けられ、ガードリングの外側にアナログ部１５３が設けられている構成とし、シールリング１０６として以上の実施形態に記載の構成をガードリングの形成領域に適用してもよい。この場合にも、アナログ部１５３に隣接する領域およびその近傍に少なくとも非導通部１０４を設けることにより、ロジック部１５１からシールリング１０５を経由してアナログ部１５３にノイズが伝搬することを抑制できる。
また、以上においては、ロジック部１５１およびアナログ部１５３に相補型電界効果トランジスタが設けられている構成を例に説明したが、ロジック部１５１およびアナログ部１５３の構成はこうした構成には限られない。さらに、以上においては、シリコン基板１０１に素子領域としてロジック部１５１およびアナログ部１５３が形成され、少なくともロジック部１５１の外周を取り囲むガードリングを有する構成を例に説明したが、素子領域はロジック部１５１やアナログ部１５３には限られず、ノイズ伝搬の課題が生じうる素子領域を少なくとも一つ有し、当該領域と他の素子領域のうち、少なくとも一方がガードリングに取り囲まれた内側に設けられている構成とすることができる。
本実施形態に係る半導体装置の構成を示す平面図である。 図１のＩ−Ｉ'断面図である。 図１のＩＩ−ＩＩ'断面図である。 本実施形態に係る半導体装置の構成を示す断面図である。 本実施形態に係る半導体装置の構成を示す断面図である。 本実施形態に係る半導体装置の構成を示す平面図である。 図６のＩ−Ｉ'断面図である。 本実施形態に係る半導体装置の構成を示す断面図である。 本実施形態に係る半導体装置の構成を示す平面図である。 本実施形態に係る半導体装置の構成を示す平面図である。 半導体装置の構成を示す平面図である。 図１１のＩ−Ｉ'断面図である。 半導体装置の構成を示す平面図である。
符号の説明
１００ 半導体チップ
１０１ シリコン基板
１０３ ダイシング面
１０４ 非導通部
１０５ シールリング
１０６ シールリング領域
１０６ａ第一の領域
１０６ｂ 第二の領域
１０９ ｐウエル
１１１ ｎウエル
１１３ ｐ+拡散層
１１５ ｎ+拡散層
１１７ ゲート酸化膜
１１９ ゲート電極
１２１ 素子分離膜
１２３ 第一絶縁膜
１２４ 接続プラグ
１２５ 第一導電リング
１２６ 第一配線
１２７ 第二絶縁膜
１２９ 第二導電リング
１３１ 第三絶縁膜
１３３ 第三導電リング
１３５ 第四絶縁膜
１３７ 第四導電リング
１３９ 第五絶縁膜
１４１ 第五導電リング
１４３ 第六導電膜
１４５ 第六導電リング
１４７ パッシベーション膜
１５１ ロジック部
１５３ アナログ部

Claims (12)

  1. 第一および第二の素子領域を有する半導体装置であって、
    半導体基板と、
    前記半導体基板上に設けられた層間絶縁膜と、
    前記層間絶縁膜中に埋設された導電膜により構成され、前記第一の素子領域の外周を取り囲む環状のガードリングと、
    を有し、
    前記第一の素子領域から前記ガードリングを経由して前記第二の素子領域に至る経路の導通を遮断する非導通部が、ガードリング形成領域中に設けられたことを特徴とする半導体装置。
  2. 請求項１に記載の半導体装置において、前記非導通部が、前記第一または第二の素子領域に近接して設けられたことを特徴とする半導体装置。
  3. 請求項１または２に記載の半導体装置において、前記ガードリングが前記第一および第二の素子領域の外周を取り囲むことを特徴とする半導体装置。
  4. 請求項１乃至３いずれかに記載の半導体装置において、前記ガードリングは、前記層間絶縁膜を介して隣接する多重の前記導電膜を有することを特徴とする半導体装置。
  5. 請求項１乃至４いずれかに記載の半導体装置において、
    前記ガードリング形成領域のうち、
    前記非導通部が設けられた領域において、前記半導体基板と前記ガードリングとが絶縁膜により離隔され、前記絶縁膜が前記非導通部を構成しているとともに、
    前記非導通部が設けられた領域以外の領域において、前記ガードリングが前記半導体基板に接続されたことを特徴とする半導体装置。
  6. 請求項１乃至４いずれかに記載の半導体装置において、
    前記半導体基板の表面近傍に、前記半導体基板の導電型と反対導電型の拡散層を有し、
    前記ガードリングが前記拡散層の表面に接続されており、
    前記拡散層の接合面が前記非導通部を構成していることを特徴とする半導体装置。
  7. 請求項６に記載の半導体装置において、
    前記ガードリングは、前記層間絶縁膜を介して隣接する多重の前記導電膜を有し、
    前記非導通部が設けられた領域において、前記ガードリングが、前記拡散層の表面に接続された複数の柱状の導電プラグを有し、
    前記非導通部が設けられた領域において、前記導電プラグが斜格子状に平面配置されたことを特徴とする半導体装置。
  8. 請求項１乃至４いずれかに記載の半導体装置において、
    前記半導体基板の表面近傍に、前記半導体基板の導電型と同じ導電型の第一拡散層を有し、
    前記第一拡散層の下面に接して、前記半導体基板の導電型と反対導電型の第二拡散層が設けられ、
    前記第一拡散層の側面外周が絶縁されており、
    前記ガードリングが前記第一拡散層の表面に接続されており、
    前記第一拡散層の下面および前記第二拡散層の下面が前記非導通部を構成していることを特徴とする半導体装置。
  9. 請求項８に記載の半導体装置において、
    前記ガードリングは、前記層間絶縁膜を介して隣接する多重の前記導電膜を有し、
    前記非導通部が設けられた領域において、前記ガードリングが、前記第一拡散層の表面に接続された複数の柱状の導電プラグを有し、
    前記非導通部が設けられた領域において、前記導電プラグが斜格子状に平面配置されたことを特徴とする半導体装置。
  10. 請求項６乃至９いずれかに記載の半導体装置において、
    前記非導通部が、前記導電膜の直下の領域全体に延在している平面形状を有することを特徴とする半導体装置。
  11. 請求項１乃至４いずれかに記載の半導体装置において、
    前記ガードリングは、前記層間絶縁膜に埋設されて互いに離隔された複数の柱状の導電体を含み、
    前記複数の柱状の導電体が斜格子状に平面配置されており、
    前記複数の柱状の導電体を離隔している前記層間絶縁膜が前記非導通部を構成していることを特徴とする半導体装置。
  12. 請求項１乃至１１いずれかに記載の半導体装置において、前記ガードリングは、前記半導体基板の周縁に沿って設けられていることを特徴とする半導体装置。
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