JP2002270608A - 半導体集積回路装置とその製造方法 - Google Patents

半導体集積回路装置とその製造方法

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Abstract

(57)【要約】 【課題】 ビア孔と耐湿リング溝とのエッチングにおい
て、エッチングストッパ膜の膜減りを低減し、下層配線
へのダメージを最小にする。 【解決手段】 半導体集積回路装置は、半導体基板中央
部の回路領域に形成された複数の半導体素子と、半導体
基板上に形成された複数の絶縁層と、絶縁層内に形成さ
れたビア孔と配線パターン溝とを有する複数段の配線層
用空洞と、ビア孔を埋めるビア導電体と配線パターン溝
を埋める配線パターンとを有する複数段の配線層と、回
路領域をループ状に取り囲んで、絶縁層を貫通して形成
され、複数段の配線層用空洞と対応した複数段構成の耐
湿リング溝であって、各ビア孔に対応する耐湿リング溝
の幅は該ビア孔の最小径よりも小さい耐湿リング溝と、
耐湿リング溝を埋める導電耐湿リングとを有する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体装置及びそ
の製造方法に関し、特にチップ周辺に耐湿リングを有す
る半導体集積回路装置およびその製造方法に関する。
【０００２】
【従来の技術】半導体集積回路装置は、半導体チップ内
に多数の素子を形成し、半導体チップ上に多層配線を形
成することによって作成される。多層配線は、多層の配
線層と、配線層間を絶縁する層間絶縁膜によって形成さ
れる。従来、異なる層間の電気的接続を形成するため、
層間絶縁膜上に上層の配線層を形成する前に、層間絶縁
膜を貫通するビア孔が形成される。上層配線を形成する
際に、ビア孔内も配線層で埋められる。
【０００３】配線パターンの形成は、層間絶縁膜上に配
線層を形成し、その上にレジストマスクを形成し、レジ
ストマスクをエッチングマスクとして配線層をエッチン
グすることによって行なわれる。配線パターン側壁上の
堆積物等は、アルカリ薬液等によって除去される。その
後、同層内の配線パターン間及び上層及び下層の配線パ
ターン間を絶縁するために、酸化シリコン等で形成され
る層間絶縁膜をプラズマＣＶＤ等を用いて形成する。
【０００４】従来、配線材料としては、エッチングの可
能なアルミニウム（Ａｌ）やタングステン（Ｗ）等が用
いられた。配線パターン形成後、レジストマスクを除去
するためのアッシングにおいて、配線パターン表面が酸
化されるのを防止するため、ＡｌやＷの主配線層の上
に、ＴｉＮ等の酸化防止層を形成することも行なわれ
る。
【０００５】酸化シリコン等の層間絶縁膜は、大気中の
水分を透過する性質を有する。大気中の水分が半導体素
子に到達すると、半導体素子の特性を損なわせてしま
う。大気中からの水分の侵入を防止するため、最上の絶
縁層の上に、水分遮蔽能を有するＳｉＮ等のパッシベー
ション膜を形成すると共に、チップ周縁部に水分の侵入
を遮蔽する導電体の耐湿リングが形成される。
【０００６】耐湿リングは、層間絶縁膜のビア孔を形成
するエッチングと同時に回路領域をループ状に囲むリン
グ溝をエッチングで形成し、配線形成工程によってリン
グ溝内を配線層で埋め、パターニングすることによって
行なわれる。
【０００７】半導体集積回路装置においては、常に集積
度の向上が求められている。集積度を向上するため、半
導体素子は微細化され、単位面積内により多くの半導体
素子を形成する。半導体素子が微細化されると、その上
に形成される配線の密度も増加する。配線密度が増加す
ると、各配線の幅及び同層内の隣接する配線間の間隔は
減少する。
【０００８】配線層の厚さを同一に保つと、配線幅の減
少は抵抗の増加を伴う。また、隣接する配線間の間隔の
減少は、配線間の容量の増加を伴う。配線抵抗の増加を
低減するためには、配線層の厚さを厚くすることが必要
である。配線の断面積を一定に保とうとすれば、配線幅
の減少分を配線厚さの増加により補償しなければならな
い。
【０００９】しかしながら、配線層の厚さを増加する
と、隣接する配線間の対向面積が増大し、配線間の容量
をさらに増加させることになる。配線抵抗の増大および
配線間容量の増大は、信号伝達スピードを減少させるこ
とになる。メモリー装置においては、高集積化と低消費
電力化が主な課題であるため、従来通りＡｌ等の配線材
料が用いられている。
【００１０】ロジック回路においては演算速度が主な課
題であり、信号伝達スピードの減少は極力防がなければ
ならない。このため、配線の抵抗を低減し、付随容量を
低減することが望まれる。配線の抵抗を低減するために
は、配線材料としてＡｌよりも抵抗率の低いＣｕ等の高
融点金属を用いることが提案されている。配線の付随容
量を低減するためには、配線間を絶縁する絶縁膜の誘電
率を低減することが提案されている。例えば、低誘電率
の絶縁膜として、弗素を含むシリコン酸化膜（ＦＳＧ）
等が用いられる。
【００１１】Ｃｕ配線は、エッチングによってパターニ
ングすることが困難である。このため、Ｃｕ層のパター
ンを形成するために、絶縁膜に溝（トレンチ）を形成
し、溝を埋め戻すようにＣｕ層を形成し、絶縁膜上の不
要のＣｕ層を化学機械研磨（ＣＭＰ）等によって除去す
るダマシンプロセスが用いられる。ダマシンプロセスと
して、シングルダマシンプロセスとデュアルダマシンプ
ロセスとが知られている。
【００１２】シングルダマシンプロセスでは、下層絶縁
膜上にビア孔用ホトレジストパターンを形成し、ビア孔
をエッチングし、ホトレジストパターンを除去した後Ｃ
ｕ層を形成し、不要のＣｕ層をＣＭＰで除去し、さらに
別の絶縁層を形成し、配線パターン溝用ホトレジストパ
ターンを形成し、上の絶縁層に配線パターン溝をエッチ
ングし、ホトレジストパターンを除去した後Ｃｕ層を形
成し、不要のＣｕ層をＣＭＰで除去する。
【００１３】デュアルダマシンプロセスでは、絶縁層上
にビア孔用ホトレジストパターンを形成し、ビア孔をエ
ッチングし、同一絶縁層上に配線パターン溝用ホトレジ
ストパターンを形成し、配線パターン溝をエッチング
し、その後同一プロセスでビア孔と配線パターン溝とを
埋め戻す。Ｃｕ層を形成し、ＣＭＰにより不要Ｃｕ層を
除去する。
【００１４】なお、ビア孔を形成した後、ホトレジスト
パターンをアッシングで除去する時、下層Ｃｕ配線層が
露出していると、露出しているＣｕ配線表面が酸化され
てしまう。Ｃｕ配線表面の酸化を防止するために、Ｃｕ
配線パターンを形成した後、Ｃｕ配線表面を覆ってエッ
チングストッパの機能を有する酸化防止膜を形成する。
このエッチングストッパ兼用酸化防止膜は、例えばＳｉ
Ｎ層によって形成される。
【００１５】エッチングストッパ兼用酸化防止膜を絶縁
層の下に配置した場合、絶縁層を貫通し、エッチングス
トッパ兼用酸化防止膜を露出するビア孔をエッチングに
より形成し、この段階でホトレジストパターンはアッシ
ングにより除去する。その後ビア孔底に露出したエッチ
ングストッパ兼用酸化防止膜を除去する。簡単のため、
エッチングストッパ兼用酸化防止膜をエッチングストッ
パ膜（層）と呼ぶ。
【００１６】なお、Ｃｕは酸化シリコン等の絶縁層中に
拡散し、絶縁層の誘電特性及び絶縁性能を劣化させる性
質を有する。Ｃｕの拡散を防止するために、Ｃｕ配線層
形成前にＴｉＮ、ＴａＮ等のバリア層を形成し、その上
にＣｕ配線層を形成する。
【００１７】Ｃｕ配線を採用した場合の耐湿リングは、
ビア孔のエッチング及び配線パターン溝用のエッチング
と同時に、チップ周縁部において絶縁層をループ溝状に
エッチングし、その後のバリア層堆積、Ｃｕ配線層形成
と同時に耐湿リング用溝内にもバリア層、Ｃｕ配線層を
形成することによって作成される。
【００１８】微細化されたパターンのエッチングにおい
ては、狭い面積のエッチングレートが、広い面積のエッ
チングレートよりも遅くなるマイクロローディング効果
が生じることが知られている。ビア孔の径は、回路設計
により例えば最小寸法（ルール）に決定される。耐湿リ
ング溝の幅をビア孔径より大きくするとマイクロローデ
ィング効果により耐湿リング溝がオーバーエッチングさ
れる。そこで、耐湿リングの幅も、ビア孔径と同一寸法
に設計する。
【００１９】図９（Ａ）〜（Ｃ）を参照し、ビア孔のエ
ッチングと耐湿リング溝のエッチングの状況を説明す
る。必要に応じ、回路領域の構成要素には、参照記号に
ｃを付して表わし、耐湿リング領域の構成要素には、参
照記号にｒを付して表わす。
【００２０】図９（Ａ）に示すように、下層配線パター
ンにより、回路領域に下層配線１２１ｃ、耐湿リング領
域に導電リング１２１ｒが形成されている。これらの下
層配線パターンを覆うように、ＳｉＮ等のエッチングス
トッパ層１２２が形成され、その上に層間絶縁膜１２３
が形成されている。
【００２１】層間絶縁膜１２３の上に、ビア孔用開口Ｖ
Ｏ及び耐湿リング溝用開口ＲＯを有するレジストパター
ンＰＲが形成される。ビア孔用開口ＶＯの径と、耐湿リ
ング溝用開口ＲＯの幅は、同一寸法である。このような
ホトレジストパターンＰＲをエッチングマスクとし、層
間絶縁膜１２３をエッチングする。
【００２２】図９（Ａ）に示すように、ビア孔用開口Ｖ
Ｏの径と耐湿リング溝用開口ＲＯの幅は同一寸法である
が、図９（Ｂ）に示すように、エッチングはビア孔ＶＨ
よりも耐湿リング溝ＲＴでより速く進む。このため、ビ
ア孔ＶＨの底面と、耐湿リング溝ＲＴの底面との間に高
さの差ｄが生じる。
【００２３】図９（Ｃ）に示すように、層間絶縁膜１２
３のエッチングは耐湿リング溝ＲＴにおいて先に終了す
る。その後もエッチングを続けることによって、ビア孔
ＶＨのエッチングも終了する。この間、耐湿リング溝Ｒ
Ｔでは、オーバーエッチングが行なわれる。
【００２４】耐湿リング溝ＲＴのエッチングが終了して
から、ビア孔ＶＨのエッチングが終了するまでの間、耐
湿リング溝ＲＴ底面に露出したエッチングストッパ膜１
２２はオーバーエッチングされる。例えば、シリコン酸
化膜に対するシリコン窒化膜のエッチレート比は、１／
１０ないし１／１５と比較的小さな値を有するが、エッ
チングストッパ膜１２２が確実に残るようにするために
は、エッチングストッパ膜１２２を厚く形成することが
必要となる。
【００２５】エッチングストッパ膜のＳｉＮ膜は、高い
誘電率を有する。エッチングストッパ膜１２２を厚くす
ると、同層内配線間の付随容量を増加させてしまう。エ
ッチングストッパ膜１２２の厚さを最小限とし、かつ耐
湿リング溝の下で確実にエッチングストッパ膜が残るよ
うにするためには、ビア孔のエッチレートと、耐湿リン
グ溝のエッチレートとを実質的に等しいものとすること
が望まれる。
【００２６】
【発明が解決しようとする課題】本発明の目的は、耐湿
リングを有する半導体集積回路装置の新規な構成と、そ
の製造方法を提供することである。
【００２７】本発明の他の目的は、ダマシンプロセスの
エッチングにおいて、ビア孔のエッチレートと、耐湿リ
ング溝のエッチレートとの差を最小にできる半導体集積
回路装置の構造及び半導体集積回路装置の製造方法を提
供することである。
【００２８】本発明のさらに他の目的は、ビア孔と耐湿
リング溝とのエッチングにおいて、エッチングストッパ
膜の膜減りを低減し、下層配線へのダメージを最小にす
ることが可能な半導体装置の製造方法を提供することで
ある。
【００２９】
【課題を解決するための手段】本発明の一観点によれ
ば、中央部に画定された回路領域と、その周縁部をルー
プ状に取り囲む耐湿リング領域とを有する半導体基板
と、前記回路領域に形成された複数の半導体素子と、前
記半導体基板上に形成された複数の絶縁層と、前記回路
領域上で前記複数の絶縁層内に形成された複数段の配線
層用空洞であって、各段の配線層用空洞が下側のビア孔
と上側の配線パターン溝とを有する複数段の配線層用空
洞と、前記複数段の配線層用空洞内に形成された複数段
の配線層であって、各配線層が前記ビア孔を埋める下側
のビア導電体と前記配線パターン溝を埋める上側の配線
パターンとを有し、該ビア導電体は異なる配線層の配線
パターン間もしくは配線パターンと前記半導体素子との
間の電気的接続を形成する複数段の配線層と、前記半導
体基板の回路領域をループ状に取り囲んで、前記耐湿リ
ング領域の複数の絶縁層を貫通して形成され、前記複数
段の配線層用空洞と対応した複数段構成の耐湿リング溝
であって、各前記ビア孔に対応する耐湿リング溝の幅は
該ビア孔の最小径よりも小さい耐湿リング溝と、前記ビ
ア導電体および前記配線パターンと同一の層で形成さ
れ、前記耐湿リング溝を埋める導電耐湿リングとを有す
る半導体集積回路装置が提供される。
【００３０】耐湿リング溝の幅を小さくすることによ
り、耐湿リング溝のエッチレートが減少する。ビア孔の
エッチレートと、耐湿リング溝のエッチレートとの差を
減少することが可能となる。
【００３１】本発明の他の観点によれば、（ａ）中央部
に画定された回路領域と、前記回路領域をループ状に取
り囲む耐湿リング領域を有する半導体基板の回路領域内
に複数の半導体素子を形成する工程と、（ｂ）前記複数
の半導体素子を覆って前記半導体基板上方にエッチング
ストッパ層と絶縁層をこの順序で形成する工程と、
（ｃ）前記絶縁層上に、前記回路領域で第１の値の最小
径を有する複数のビア孔用開口部と、前記耐湿リング領
域で前記第１の値より小さい第２の値の幅を有する、ル
ープ状のリング溝用開口部とを有するレジストパターン
を形成する工程と、（ｄ）前記レジストパターンをマス
クとして前記絶縁層をエッチングして、前記エッチング
ストッパ層を露出するビア孔とリング溝を形成する工程
と、（ｅ）前記レジストパターンを除去する工程と、
（ｆ）露出しているエッチングストッパ層を除去して、
前記ビア孔とリング溝とを完成する工程と、（ｇ）前記
ビア孔とリング溝とを埋め戻すように、前記絶縁層上に
導電層を形成する工程と、（ｈ）前記導電層の不要部を
除去する工程とを含む半導体集積回路装置の製造方法が
提供される。
【００３２】耐湿リング溝は、幅方向においては高いア
スペクト比を有するが、延在方向においてはアスペクト
比が格段に低くなる。これに対し、ビア孔においては、
面内の全方向において高いアスペクト比を有する。
【００３３】このため、同一寸法では、マイクロローデ
ィング効果により、ビア孔のエッチレートは耐湿リング
溝のエッチレートよりも小さくなる。耐湿リング溝の幅
をビア孔の径よりも小さくすることにより、エッチレー
トの差を小さくすることが可能となる。エッチレートの
差を小さくすることにより、耐湿リング溝底のエッチン
グストッパ膜のオーバーエッチング量を減少させ、エッ
チングのマージンを広くすることが可能となり、下層配
線へのダメージを少なくすることができる。
【００３４】
【発明の実施の形態】本発明の実施例を説明する前に、
従来技術によるビア孔と耐湿リング溝のエッチングを解
析する。図２（Ａ）は、ビア孔の径と耐湿リング溝の幅
を同一の値とした場合のエッチングレートを示すグラフ
である。横軸がビア孔の径及び耐湿リング溝の幅を単位
μｍで示し、縦軸がエッチングレートを単位Å／ｍｉｎ
で示す。
【００３５】曲線ｔｖは、ビア孔のエッチングレートを
示し、曲線ｔｒは耐湿リング溝のエッチングレートを示
す。ビア孔のエッチングレーｔｖは、常に耐湿リング溝
のエッチングレートｔｒよりも低い値を示す。さらに、
このエッチングレートの差のエッチングレートに対する
比の絶対値は、ビア孔径及び耐湿リング溝幅が小さくな
るほど著しくなる。このため、耐湿リング溝のエッチン
グが終了しても、ビア孔のエッチングは終了せず、オー
バーエッチングが必要となる。
【００３６】図２（Ｂ）は、エッチングレートが同一と
なるビア孔径と耐湿リング溝幅との関係を示すグラフで
ある。横軸はビア孔径を単位μｍで示し、縦軸は耐湿リ
ング溝幅を単位μｍで示す。曲線ｒｑは、エッチングレ
ートが同一となるビア孔径と耐湿リング溝幅との関係を
示す。
【００３７】グラフから明らかなように、同一のエッチ
ングレートを実現するためには、ビア孔径は耐湿リング
溝幅よりも小さな値としなくてはならない。さらに、同
一のエッチングレートを実現するビア孔径に対する耐湿
リング溝幅の比は、ビア孔径が小さくなるほど小さくな
る。
【００３８】ビア孔のエッチングと耐湿リング溝のエッ
チングを同等に進行させるには、曲線ｒｑに従ってビア
孔と耐湿リング溝幅とを選択すれば良い。なお、実際に
エッチングを行なう場合には、エッチング条件を確立し
た上で、図２（Ｂ）に示すような定量線を求めることが
好ましい。
【００３９】図中、破線ｒ０．７及び破線ｒ０．９は、
ビア孔径に対して耐湿リング溝幅をそれぞれ０．７、
０．９に選択した場合の関係を示す。グラフから容易に
判断できるように、１．０μｍ以下のビア孔径に対し耐
湿リング溝幅が０．７〜０．９の範囲は、同一エッチン
グレートｒｑに近い領域である。
【００４０】この領域であれば、ビア孔のエッチングレ
ートと耐湿リング溝のエッチングレートとを近い値とす
ることができよう。ビア孔径が約０．１５〜約０．７の
範囲では、曲線ｒｑは、ほぼｒ０．７〜ｒ０．９の範囲
に重なる。特に、ビア孔径が約０．２〜約０．５μｍの
領域において、曲線ｒｑは、ｒ０．７〜ｒ０．９の範囲
内にある。この範囲内に選択すれば、ビア孔のエッチン
グと耐湿リング溝のエッチングとをほぼ同等の速さで進
行させることができよう。
【００４１】ビア孔径が０．２μｍ以下の領域において
は、曲線ｒｑは、ｒ０．７〜ｒ０．９の範囲から外れて
くる。しかし、耐湿リング溝の幅をビア孔径より極端に
小さくすると耐湿リング溝のエッチング不良を起こす可
能性も生じる。従って、ｒ０．７〜ｒ０．９の範囲はビ
ア孔径がより小さい領域においても有効な範囲と言え
る。
【００４２】図１（Ａ）、（Ｂ）は、本発明の実施例に
よる半導体装置の製造方法を説明する概略斜視図であ
る。
【００４３】図１（Ａ）に示すように、下層配線パター
ン２１ｃ、２１ｒを覆って、薄いエッチングストッパ膜
２２を形成する。エッチングストッパ膜２２上に、層間
絶縁膜２３を形成し、その上にレジストパターン２４を
形成する。レジストパターン２４は、ビア孔用開口ＶＯ
及び耐湿リング溝用開口ＲＯを有する。耐湿リング溝用
開口ＲＯの幅は、ビア孔用開口ＶＯの径よりも小さく選
択されている。
【００４４】レジストパターン２４をエッチングマスク
とし、層間絶縁膜２３のエッチングを行なう。耐湿リン
グ溝用開口ＲＯの幅がビア孔用開口ＶＯの径よりも小さ
く選択されているため、耐湿リング溝用開口ＲＯ下のエ
ッチングレートは低下し、ビア孔用開口ＶＯ下のエッチ
ングレートに近づく。図示の状態において、層間絶縁膜
２３に途中までビア孔２５ｃ及び耐湿リング溝２５ｒが
エッチングされている。この時、耐湿リング溝２５ｒの
底面と、ビア孔２５ｃの底面との差ｄは、従来のものよ
りも減少している。
【００４５】図１（Ｂ）は、ビア孔２５ｃのエッチング
が終了した状態を示す。耐湿リング溝２５ｒは、ビア孔
２５ｃよりも早くエッチングが終了しているが、その差
が減少しているため、耐湿リング溝２５ｒ下のエッチン
グストッパ膜２２のエッチング量はわずかなものに留ま
り、十分な厚さのエッチングストッパ膜２２が、下層配
線パターン２１ｒ上に残る。このため、層間絶縁膜２３
上のレジストパターン２４を除去する際にも、下層配線
パターン２１ｃ、２１ｒが酸化されることが良好に防止
される。
【００４６】なお、レジストパターン２４の除去の後、
ビア孔２５ｃ、耐湿リング溝２５ｒの底面に露出したエ
ッチングストッパ膜２２をエッチングで除去し、下層配
線パターン２１ｃ、２１ｒの上面を露出する。
【００４７】その後、バリア層、Ｃｕ層の形成を行な
い、ビア孔２５ｃ、耐湿リング溝２５ｒを埋め戻す。耐
湿リング溝２５ｒに形成されたバリア層、Ｃｕ層は、下
層導電層２１ｒに接し、気密な耐湿リングを形成する。
【００４８】なお、配線パターンの形成工程において
は、配線パターン溝と耐湿リング溝のエッチングに大き
な差は生じにくい。従って、両者の幅を同一としても、
エッチングレートに大きな差は生じ難い。耐湿リング溝
の幅を配線パターン溝の幅と同一としてもよい。必要で
あれば、耐湿リング溝の幅を配線パターン溝の幅より小
さくしてもよい。
【００４９】以下、より具体的な実施例を、中央演算装
置（ＣＰＵ）を例にとって説明する。
【００５０】図３（Ａ）は、ＣＰＵを作成するウエハの
上面図を示す。ウエハ１０の表面上には、多数のチップ
領域１１が画定されている。各チップ領域を囲む線１２
は、スクライブラインである。
【００５１】図３（Ｂ）は、単一のチップ１１内の平面
構成を示す。チップ１１中央部には、デコーダ１３、演
算回路１４、ＳＲＡＭ１５、入出力回路（Ｉ／Ｏ）１６
が配置された回路領域Ｃが画定され、回路領域を取り囲
むように耐湿リング１７を含む耐湿リング用領域Ｒが画
定されている。
【００５２】図３（Ｃ）は、演算回路１４等のロジック
回路を構成するＣＭＯＳ半導体素子の典型的例を概略的
に示す上面図である。図中左側に、ｎチャネルＭＯＳト
ランジスタが形成され、図中右側にｐチャネルＭＯＳト
ランジスタが形成されている。ｎチャネルＭＯＳトラン
ジスタは、基板表面上に形成された絶縁ゲート電極Ｇｎ
とその両側に形成されたｎ型ソース領域Ｓｎ、ｎ型ドレ
イン領域Ｄｎを有する。ソース領域、ドレイン領域に
は、コンタクト領域Ｃが形成されている。
【００５３】ｐチャネルＭＯＳトランジスタは、中央に
配置された絶縁ゲートＧｐとその両側に配置されたソー
ス領域Ｓｐ、ドレイン領域Ｄｐを有する。ソース領域Ｓ
ｐ、ドレイン領域Ｄｐには、コンタクト領域Ｃが形成さ
れている。
【００５４】図３（Ｂ）の構成において、回路領域Ｃに
図３（Ｃ）に示すような半導体素子を多数形成した後、
ウエハ表面上に多層配線が形成され、多層配線の形成と
共に耐湿リングが形成される。
【００５５】図４は、図３に示す半導体集積回路装置の
ロジック回路等の回路領域および耐湿リング領域の部分
的断面図を示す。シリコン基板４０の表面には、素子分
離用のトレンチが形成され、トレンチを埋め込む酸化シ
リコン等の絶縁領域によってシャロートレンチアイソレ
ーション（ＳＴＩ）４１ｃが形成され、活性領域が画定
されている。耐湿リング部分においては、ＳＴＩと同時
に回路領域をループ状に取り囲むリング状絶縁領域４１
ｒが形成されている。
【００５６】回路領域においては、各活性領域内にｐウ
エルＷｐ及びｎウエルＷｎが形成され、活性領域上に熱
酸化シリコン等のゲート絶縁膜４３ｃが形成される。ゲ
ート絶縁膜４３ｃ上に多結晶シリコン、ポリサイド等の
ゲート電極４４ｃが形成され、絶縁ゲート電極が形成さ
れる。絶縁ゲート電極の側壁には、サイドウオールスペ
ーサ４５ｃが酸化シリコン等により形成される。
【００５７】絶縁ゲート電極を形成した後、ｐウエルＷ
ｐ、ｎウエルＷｎにそれぞれ別個のイオン注入を行な
い、ｐウエルＷｐ内にｎ型ソース／ドレイン領域４２ｎ
を形成し、ｎウエルＷｎ内にｐ型ソース／ドレイン領域
４２ｐを形成する。
【００５８】耐湿リング部分においても、イオン注入以
外同様の工程が行なわれ、絶縁領域４１ｒの上にリング
状の導電体領域４４ｒ及びサイドウオールスペーサ４５
ｒが形成される。
【００５９】絶縁ゲート電極４４ｃ、導電体領域４４ｒ
を覆って、シリコン基板上に窒化シリコン等のエッチン
グストッパ層４６が形成される。
【００６０】絶縁ゲート電極４４ｃ、導電体領域４４ｒ
を覆って、シリコン基板上に窒化シリコン等のエッチン
グストッパ層４６が形成される。
【００６１】エッチングストッパ層４６の上に、第一の
層間絶縁膜４７が弗素含有酸化シリコン（ＦＳＧ）等の
低誘電率絶縁体により形成される。回路領域において
は、第一の層間絶縁膜４７の表面から、例えば径約０．
２５μｍのコンタクト用ビア孔が形成される。耐湿リン
グ用領域においては、ビア孔径より小さな値の幅、たと
えば約０．２５ｘ０．７μｍの幅を有するループ状耐湿
リング溝が導電体領域４４ｒ上に形成される。
【００６２】コンタクト用ビア孔、耐湿リング溝のエッ
チングは、一旦エッチングストッパ層４６表面で停止
し、レジストマスクを除去した後、コンタクト用ビア
孔、耐湿リング溝の底面に露出したエッチングストッパ
層４６を除去することにより行なわれる。
【００６３】コンタクト用ビア孔、耐湿リング溝形成
後、グルー・バリア層５０、導電体プラグおよび導電体
フェンス用の導電層５１が堆積され、第一の層間絶縁膜
４６表面上のグルー・バリア層及び導電層はＣＭＰによ
り除去される。グルー・バリア層は、ＴｉＮ、ＴａＮ等
の単一の層で形成しても、グルー用Ｔｉ層、バリア用Ｔ
ｉＮ層等の積層で形成しても良い。導電層５１は、例え
ばＷで形成される。このようにして、半導体表面にコン
タクトする導電体プラグ、絶縁領域４１ｒ上の導電性領
域４４ｒにコンタクトする導電体フェンスが形成され
る。
【００６４】このようにして、回路部分においてはグル
ー・バリア層５０ｃと導電領域５１ｃで形成された導電
体プラグが形成され、耐湿リング領域においては、グル
ー・バリア層５０ｒと導電領域５１ｒで形成された導電
体フェンスが形成される。
【００６５】なお、回路領域において、ｎチャネルＭＯ
Ｓトランジスタの一方のソース／ドレイン領域と、ｐチ
ャネルＭＯＳトランジスタの一方のソース／ドレイン領
域と、ｐチャネルＭＯＳトランジスタの一方のソース／
ドレインとは、第１層配線により相互に接続されＣＭＯ
Ｓインバータを構成している。
【００６６】その後、導電体プラグ、導電体フェンスを
覆って第一層間絶縁膜４７表面上に、第２のエッチング
ストッパ層５２、第２の層間絶縁膜５３が堆積される。
エッチングストッパ層は、例えばＳｉＮで形成され、層
間絶縁膜は例えばＦＳＧで形成される。第２の層間絶縁
膜５３表面上にレジストパターンが形成され、第１配線
層の配線パターン用および耐湿リング溝用の開口が画定
される。両開口の幅はたとえば同一である。
【００６７】このレジストパターンをエッチングマスク
とし、第２の層間絶縁膜５３のエッチングが行なわれ
る。第２のエッチングストッパ層５２表面が露出した
後、一旦エッチングを停止し、レジストパターンをアッ
シングで除去する。その後露出した第２のエッチングス
トッパ層５２をエッチングにより除去し、バリア層５
４、配線層５５の堆積を行なう。その後、第２層間絶縁
膜５３表面上の不要なバリア層及び配線層をＣＭＰで除
去する。
【００６８】このようにして、回路領域において、バリ
ア層５４ｃ、配線層５５ｃで構成された配線パターンが
形成され、耐湿リング領域においてはバリア層５４ｒ、
配線層５５ｒで形成された導電体フェンスが形成され
る。このようにして、シングルダマシン構造の第１配線
層の構造が形成される。シングルダマシン構造ではビア
導電体、配線パターン共に側面と底面がバリア層で覆わ
れる。
【００６９】第２層間絶縁膜５３上に、第３のエッチン
グストッパ層５７、第３の層間絶縁膜５８、第４のエッ
チングストッパ層５９、第４の層間絶縁膜６０を堆積す
る。第４の層間絶縁膜膜６０表面から第３の層間絶縁膜
５８表面に達する配線パターン溝および耐湿リング溝が
形成され、さらに配線パターン溝底面から第２の層間絶
縁膜５３内に形成された第１層配線パターン、耐湿リン
グに達するビア孔及び耐湿リング溝が形成される。
【００７０】ビア孔径は、たとえば０．３μｍである。
対応する耐湿リング溝の幅は、ビア孔径より小さく、例
えば約０．３ｘ０．８μｍに選択される。
【００７１】これらのビア孔、配線パターン溝、耐湿リ
ング溝を埋め込むように、バリア層６２及びＣｕ等の導
電層６３の堆積が行なわれる。第４の層間絶縁膜６０上
に堆積したバリア層、導電層はＣＭＰ等によって除去す
る。このようにして、デュアルダマシン構造の第２層配
線構造および第２層耐湿リング用フェンスが形成され
る。デュアルダマシン構造では、１層の配線構造は、最
上面を除く表面がバリア層で覆われる。
【００７２】第２層配線構造を形成した後、第４の層間
絶縁膜表面上に第５のエッチングストッパ層６５が形成
される。第５のエッチングストッパ層６５の上に、第５
の層間絶縁膜６６、第６のエッチングストッパ層６７、
第６の層間絶縁膜６８が堆積され、上述と同様のプロセ
スにより、バリア層７０、配線層７１で構成されたデュ
アルダマシン導電構造が形成される。このようにして第
３層配線構造、第３層耐湿リングが形成される。第３配
線層のビア孔径は、たとえば０．４５μｍである。この
時、対応する耐湿リング溝の幅は、ビア孔径よりも小さ
く、例えば約０．４５ｘ０．９μｍに選択される。
【００７３】第３層配線構造、第３層耐湿リングを覆っ
て、第６層間絶縁膜の上に、第７のエッチングストッパ
層７３、第７の層間絶縁膜７４、第８のエッチングスト
ッパ層７５、第８の層間絶縁膜７６が堆積され、配線パ
ターン溝、ビア孔および耐湿リング溝が形成され、バリ
ア層７８、配線層７９で構成されるデュアルダマシン構
造の第４層配線構造、第４層耐湿リングが形成される。
【００７４】第４配線層のビア孔径は、例えば０．９μ
ｍであり、この時耐湿リング溝の幅は、例えば約０．９
ｘ０．９μｍまたはビア孔径と同一の０．９μｍに選択
される。
【００７５】第４配線層、第４層耐湿リングを覆って、
第８の層間絶縁膜７６表面上にＳｉＮ等の水分遮蔽能を
有するパッシベーション膜８１が形成される。耐湿リン
グ領域においては、基板上にル‐プ状の導電フェンスが
積層され、その上にパッシベーション膜が形成されるこ
とにより、回路領域を封止する水分遮断構造が形成され
る。
【００７６】図示の構成においては、第１配線構造をシ
ングルダマシン構造、第２〜第４配線構造をデュアルダ
マシン構造で形成した。シングルダマシン、デュアルダ
マシンは任意に選択することができる。
【００７７】図５（Ａ）〜（Ｇ）は、シングルダマシン
配線を形成するプロセスを概略的に示す断面図である。
図５（Ａ）に示すように、バリア層ｂ１、配線層ｗ１で
下層配線が形成されている。下層配線表面を覆ってエッ
チングストッパ層ｓ２、層間絶縁膜ｄ２、反射防止膜ａ
ｒ２が形成されている。エッチングストッパ層ｓ２、反
射防止膜ａｒ２は、それぞれ厚さ約５０ｎｍのＳｉＮ膜
で形成される。層間絶縁膜ｄ２は、例えば厚さ約６００
ｎｍのＦＳＧにより形成される。
【００７８】反射防止膜ａｒ２の上に、ビア孔及び耐湿
リング溝をエッチングするためのレジストパターンＰＲ
２を形成する。レジストパターンＰＲ２をエッチングマ
スクとし、反射防止膜ａｒ２、層間絶縁膜ｄ２のエッチ
ングを行なう。その後、レジストパターンＰＲ２は除去
する。なお、ビア孔と耐湿リング溝とは同様の断面構成
であるため、図には1つの開口のみを示す。但し、耐湿
リング溝の幅は、上述のようにビア孔の径よりも小さ
い。以下同様である。
【００７９】図５（Ｂ）に示すように、露出した反射防
止膜ａｒ２及びエッチングストッパ層ｓ２を除去し、下
層配線ｗ１の表面を露出するビア孔ＶＨ２及び耐湿リン
グ溝ＲＴ２を形成する。
【００８０】図５（Ｃ）に示すように、ビア孔ＶＨ２及
び耐湿リング溝ＲＴ２を埋めるように、例えば厚さ約２
５ｎｍのＴａＮ層で形成されたバリア層ｂ２ｐ、厚さ約
１５００ｎｍのＣｕ層で形成された配線層ｗ2ｐを成膜
する。なお、バリア層ｂ2ｐをスパッタリングで形成し
た後、厚さ約２００ｎｍのＣｕシード層をスパッタリン
グで形成し、その上にメッキ等によりＣｕ層を約１３０
０ｎｍ成膜して配線層ｗ2ｐを形成する。
【００８１】図５（Ｄ）に示すように、層間絶縁膜ｄ２
上のバリア層ｂ2ｐ、配線層ｗ2ｐをＣＭＰにより除去
し、銅プラグ（銅フェンス）を形成する。
【００８２】図５（Ｅ）に示すように、銅プラグ（銅フ
ェンス）を覆って層間絶縁膜ｄ２上に厚さ約５０ｎｍの
ＳｉＮ層で形成されたエッチングストッパ層ｓ３、厚さ
約５００ｎｍのＦＳＧ層で形成された層間絶縁膜ｄ３、
厚さ約５０ｎｍのＳｉＮ層で形成された反射防止膜ａｒ
３を成膜する。反射防止膜ａｒ３の上に、配線パターン
溝及び耐湿リング溝を形成するための開口を有するレジ
ストパターンＰＲ３を形成する。配線パターン溝の幅と
耐湿リング溝の幅は、たとえば同一である。
【００８３】レジストパターンＰＲ３をエッチングマス
クとし、反射防止膜ａｒ３、層間絶縁膜ｄ３のエッチン
グを行なう。その後、レジストパターンＰＲ３を除去
し、露出した反射防止膜ａｒ３、エッチングストッパ層
ｓ３をエッチングで除去する。
【００８４】図５（Ｆ）に示すように、図５（Ｃ）の工
程と同様の工程を行なうことにより、厚さ約２０ｎｍの
ＴａＮ層で形成されたバリア層ｂ3ｐ、厚さ約１２００
ｎｍのＣｕで形成された配線層ｗ3ｐを形成する。な
お、配線層ｗ3ｐは、先ず厚さ約２００ｎｍのＣｕ層を
スパッタリングで成膜し、次にメッキ等により厚さ約１
０００ｎｍのＣｕ層を成膜することによって形成する。
【００８５】図５（Ｇ）に示すように、層間絶縁膜ｄ3
上の不要なバリア層及び配線層をＣＭＰで除去し、バリ
ア層ｂ3、配線層ｗ3で形成された配線パターンを作成す
る。以上の工程により、１層分の配線構造を作成するこ
とができる。同様の工程を繰り返すことにより、多層の
配線層をシングルダマシン構造で形成することもでき
る。次に、デュアルダマシン構造の作成について説明す
る。デュアルダマシン配線構造はいくつかの方法で作成
することができる。
【００８６】図６（Ａ）〜（Ｆ）は、デュアルダマシン
配線構造を作成する方法の一例を示す断面図である。図
６（Ａ）に示すように、バリア層ｂ１、配線層ｗ１が下
層配線を形成し、その表面は厚さ約５０ｎｍのＳｉＮ層
で形成されたエッチングストッパ層ｓ２で覆われてい
る。エッチングストッパ層ｓ２の上に、厚さ約６００ｎ
ｍのＦＳＧ層で形成された層間絶縁膜ｄ２、厚さ約５０
ｎｍのＳｉＮ層で形成されたエッチングストッパ層ｓ
３、厚さ約５００ｎｍのＦＳＧ層で形成された層間絶縁
膜ｄ３が積層され、その表面に厚さ約５０ｎｍのＳｉＮ
層で形成された反射防止膜ａｒ３が形成されている。反
射防止膜ａｒ３の上に、ビア孔及び耐湿リング溝に対応
する開口を有するレジストパターンＰＲ２が形成され
る。上述のように、耐湿リング溝の幅は、ビア孔の径よ
りも小さく選択する。
【００８７】図６（Ｂ）に示すように、レジストパター
ンＰＲ２をエッチングマスクとし、反射防止膜ａｒ３、
層間絶縁膜ｄ３、エッチングストッパ層ｓ３、層間絶縁
膜ｄ２のエッチングを行ない、ビア孔ＶＨ（耐湿リング
溝ＲＴ）を形成する。
【００８８】図６（Ｃ）に示すように、ビア孔（耐湿リ
ング溝）下部に有機物の詰め物ｐｐを装填し、反射防止
膜ａｒ３の上に配線パターン溝又は耐湿リング溝に対応
する開口を有するレジストパターンＰＲ３を形成する。
【００８９】図６（Ｄ）に示すように、レジストパター
ンＰＲ３をマスクとし、反射防止膜ａｒ３、層間絶縁膜
ｄ３のエッチングを行ない、エッチングストッパ層ｓ３
の表面で停止させる。なお、ビア孔（耐湿リング溝）内
は詰め物ｐｐにより保護されている。その後、レジスト
パターンＰＲ３をアッシングで除去する。
【００９０】詰め物ｐｐがレジスト等の有機物で形成さ
れている場合、アッシングによって詰め物も除去され
る。レジストパターンのアッシングで詰め物ｐｐが除去
されない場合は、エッチング等により詰め物ｐｐを除去
する。
【００９１】露出した反射防止膜ａｒ３及びエッチング
ストッパ層ｓ３、ｓ２をエッチングで除去する。ビア孔
（耐湿リング溝）底面には、下層配線ｗ１が露出し、配
線パターン溝底面には層間絶縁膜ｄ２が露出する。
【００９２】図６（Ｅ）に示すように、ビア孔、配線パ
ターン溝、耐湿リング溝が形成された積層絶縁膜上に、
バリア層ｂ2ｐ、配線層ｗ2ｐを形成する。まず、厚さ約
２０ｎｍのＴａＮ層をスパッタリングで堆積して、バリ
ア層を形成する。続いて厚さ約２００ｎｍのＣｕ層をス
パッタリングで堆積し、メッキ用シード層とする。次
に、シード層上に厚さ約１３００ｎｍのＣｕ層をメッキ
で堆積する。
【００９３】図６（Ｆ）に示すように、層間絶縁膜ｄ３
上に堆積した不要なバリア層ｂ2ｐ、配線層ｗ2ｐをＣＭ
Ｐにより除去し、バリア層ｂ２、配線層ｗ２で構成され
たデュアルダマシン配線構造（耐湿リング構造）を作成
する。このようにして、１層分のデュアルダマシン配線
構造が形成できる。同様の工程を繰り返せば、多層のデ
ュアルダマシン配線構造を形成することができる。
【００９４】図７（Ａ）〜（Ｆ）は、デュアルダマシン
配線構造を作成する他の方法を示す断面図である。図７
（Ａ）に示すように、バリア層ｂ１、配線層ｖ１で構成
される下層配線の上に、厚さ約５０ｎｍのＳｉＮ層で形
成されたエッチングストッパ層ｓ２、厚さ約６００ｎｍ
のＦＳＧ層で形成された層間絶縁膜ｄ２、厚さ約５０ｎ
ｍのＳｉＮ層で形成されたエッチングストッパ層ｓ３、
厚さ約５００ｎｍのＦＳＧ層で形成された層間絶縁膜ｄ
４、厚さ約５０ｎｍのＳｉＮ層で形成された反射防止膜
ａｒ３を積層する。
【００９５】反射防止膜ａｒ３の上に、配線パターン溝
および耐湿リング溝に対応する開口を有するレジストパ
ターンＰＲ２を形成する。耐湿リング溝の幅は例えば配
線パターン溝の幅と同一である。レジストパターンＰＲ
２をマスクとし、反射防止膜ａｒ３、層間絶縁膜ｄ３の
エッチングを行ない、エッチングストッパ層ｓ３表面で
エッチングを停止させる。
【００９６】図７（Ｂ）に示すように、レジストパター
ンＰＲ２をアッシングで除去する。底面にエッチングス
トッパ層ｓ３が残っている配線パターン溝ＷＴが形成さ
れる。
【００９７】図７（Ｃ）に示すように、新たにビア孔及
び耐湿リング溝に対応する開口を有するレジストパター
ンＰＲ３を作成する。上述のように、耐湿リング溝の幅
は、ビア孔の径よりも小さく設計する。レジストパター
ンＰＲ３をエッチングマスクとし、エッチングストッパ
層ｓ３、層間絶縁膜ｄ２のエッチングを行ない、エッチ
ングストッパ層ｓ２の表面でエッチングを停止させる。
【００９８】図７（Ｄ）に示すように、レジストパター
ンＰＲ３をアッシングで除去する。続いて、露出してい
る反射防止膜ａｒ３、エッチングストッパ層ｓ３、ｓ２
をエッチングで除去し、配線パターン溝ＷＴ及びビア孔
ＶＨ（耐湿リング溝ＲＴ）を完成させる。
【００９９】図７（Ｅ）に示すように、ビア孔、配線パ
ターン溝、耐湿リング溝を埋め込んで、バリア層ｂ３
ｐ、配線層ｗ３ｐを形成する。まず、厚さ約２０ｎｍの
ＴａＮ層をスパッタリングで堆積し、続いて厚さ約２０
０ｎｍのＣｕ層をスパッタリングで堆積する。次に、厚
さ約１３００ｎｍのＣｕ層をメッキで形成する。この工
程は、図６（Ｅ）に対応する。
【０１００】図７（Ｆ）に示すように、ＣＭＰにより層
間絶縁膜ｄ３上のバリア層ｂ３ｐ、配線層ｗ３ｐを除去
し、バリア層ｂ3、配線層ｗ３で構成される配線層を完
成する。この工程は図６（Ｆ）の工程に対応する。
【０１０１】図８（Ａ）〜（Ｆ）は、デュアルダマシン
配線構造を作成する他の方法を示す断面図である。図８
（Ａ）に示すように、バリア層ｂ１、配線層ｗ１で構成
される下層配線の上に、厚さ約５０ｎｍのＳｉＮ層で形
成されたエッチングストッパ層ｓ２、厚さ約６００ｎｍ
のＦＳＧ層で形成された層間絶縁膜ｄ２、厚さ約５０ｎ
ｍのＳｉＮ層で形成されたエッチングストッパ層ｓ３、
厚さ約５００ｎｍのＦＳＧ層で形成された層間絶縁膜ｄ
３、厚さ約５０ｎｍのＳｉＮ層で形成された反射防止膜
ａｒ３を積層する。
【０１０２】反射防止膜ａｒ３の上に、ビア孔及び耐湿
リング溝に対応する開口を有するレジストパターンＰＲ
２を形成する。上述のように、耐湿リング溝の幅は、ビ
ア孔の径よりも小さく選択する。レジストパターンＰＲ
２をマスクとし、反射防止膜ａｒ３、層間絶縁膜ｄ３の
エッチングを行ない、エッチングストッパ層ｓ３の表面
でエッチングを停止させる。
【０１０３】図８（Ｂ）に示すように、レジストパター
ンＰＲ２を除去する。
【０１０４】図８（Ｃ）に示すように、反射防止膜ａｒ
３の上に、配線パターン及び耐湿リング溝に対応する開
口を有するレジストパターンＰＲ３を形成する。耐湿リ
ング溝の幅は例えば配線パターン溝の幅と同一である。
レジストパターンＰＲ３をエッチングマスクとし、反射
防止膜ａｒ３、層間絶縁膜ｄ３のエッチングを行なう。
この際、先に形成されたビア孔（耐湿リング溝）の底面
に露出しているエッチングストッパ層ｓ３、層間絶縁膜
ｂ２も共にエッチングされ、ビア孔が下側に延びる。こ
れらのエッチングは、それぞれエッチングストッパ層ｓ
３、エッチングストッパ層ｓ２の表面で停止するように
条件が設定される。
【０１０５】図８（Ｄ）に示すように、レジストパター
ンＰＲ３をアッシングで除去する。次に、表面に露出し
た反射防止膜ａｒ３、配線パターン溝底面に露出したエ
ッチングストッパ層ｓ３、ビア孔（耐湿リング溝）底面
に露出したエッチングストッパ層ｓ２をエッチングで除
去する。配線パターン溝ＷＴ、ビア孔ＶＨ（耐湿リング
溝ＲＴ）が形成される。
【０１０６】図８（Ｅ）に示すように、バリア層ｂ３
ｐ、配線層ｗ３ｐの堆積を行なう。まず、厚さ約２０ｎ
ｍのＴａＮ層をスパッタリングで堆積し、続いて厚さ約
２００ｎｍのＣｕ層をスパッタリングで堆積する。次
に、厚さ約１３００ｎｍのＣｕ層をメッキで堆積する。
【０１０７】図８（Ｆ）に示すように、層間絶縁膜ｄ３
上の不要なバリア層ｂ３ｐ、配線層ｗ３ｐをＣＭＰによ
り除去し、バリア層ｂ３、配線層ｗ３で構成されたデュ
アルダマシン配線構造を作成する。
【０１０８】上述のようなダマシンプロセスを利用する
ことにより、図４に示すような多層配線構造を作成する
と同時に、耐湿リング領域においては配線と同一材料で
形成された導電体（金属）耐湿リングを形成することが
できる。耐湿リング溝の幅は、必要に応じて対応する回
路部のビア孔径よりも狭く選択し、エッチングレートに
大きな差が生じないようにする。
【０１０９】以上実施例に沿って本発明を説明したが、
本発明はこれらに制限されるものではない。例えば配線
材料としてＴａＮ、Ｃｕを用いる場合を説明したが、
金、銀、白金、銅、アルミニウム、アルミニウム合金、
タングステン、タングステン合金、チタニウム、チタニ
ウム化合物、タンタル、タンタル化合物から成る群から
選択された材料を用いることができる。誘電率の低い絶
縁膜としてＦＳＧを用いる場合を説明したが、水素シル
セスキオキサン（ＨＳＱ）、テトラエトキシシラン（Ｔ
ＥＯＳ）、発泡性（多孔質）酸化シリコン等を用いても
よい。誘電率を低くしなくてもよい場合には、酸化シリ
コン、ホスホシリケートガラス（ＰＳＧ）、ボロホスホ
シリケートガラス（ＢＰＳＧ）等を用いることもでき
る。その他種々の変更、改良、組み合わせが可能なこと
は当業者に自明であろう。
【０１１０】
【発明の効果】以上説明したように、本発明によれば、
耐湿リングを有する半導体集積回路装置において、耐湿
リングを構成する配線材料層の表面を酸化させず、所望
の性能を有する半導体集積回路装置を作成することがで
きる。
【図面の簡単な説明】
【図１】 本発明の実施例による半導体集積回路装置の
製造方法を概略的に示す斜視図である。
【図２】 ビア孔及び耐湿リングの幅に対するエッチン
グレートの関係を示すグラフ及び同一エッチングレート
となるビア孔径と耐湿リング溝幅との関係を示すグラフ
である。
【図３】 本発明の実施例による半導体集積回路装置の
製造を説明する平面図である。
【図４】 図３に示す半導体集積回路装置の構成を示す
断面図である。
【図５】 本発明の実施例に用いることのできるシング
ルダマシンプロセスの例を概略的に示す断面図である。
【図６】 本発明の実施例に用いることのできるデュア
ルダマシンプロセスの例を示す断面図である。
【図７】 本発明の実施例に用いることのできるデュア
ルダマシンプロセスの例を示す断面図である。
【図８】 本発明の実施例に用いることのできるデュア
ルダマシンプロセスの例を示す断面図である。
【図９】 従来技術によるビア孔及び耐湿リング溝の製
造プロセスを概略的に示す斜視図である。
【符号の説明】
１０ ウエハ １１ チップ １２ スクライブライン １３ デコーダ回路 １４ 演算回路 １５ ＳＲＡＭ １６ Ｉ／Ｏ ２１ 下層配線パターン ２２ エッチングストッパ層 ２３ 層間絶縁膜 ２５ ビア孔（耐湿リング溝） ４０ 半導体基板 ４１ ＳＴＩ ４２ ソース／ドレイン領域 ４３ ゲート絶縁膜 ４４ ゲート電極 ４５ サイドスペーサ ４６、５２、５７、５９、６５、６７、７３、７５ エ
ッチングストッパ層 ４７、５３、５８、６０、６６、６８、７４、７６ 層
間絶縁膜 ５０、５４、６２、７０、７８ バリア層 ５１、５５、６３、７１、７９、 配線層 ＰＲ ホトレジストパターン ＶＯ ビア孔用開口 ＲＯ 耐湿リング溝用開口 ＲＴ 耐湿リング溝 ＷＴ 配線パターン溝 ＶＨ ビア孔 ｂ バリア層 ｗ 配線層 ｓ エッチングストッパ層 ｄ 層間絶縁膜 ａｒ 反射防止膜
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成１３年３月２８日（２００１．３．２
８）
【手続補正１】
【補正対象書類名】図面
【補正対象項目名】図９
【補正方法】変更
【補正内容】
【図９】 ─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成１３年８月２０日（２００１．８．２
０）
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】００１３
【補正方法】変更
【補正内容】
【００１３】デュアルダマシンプロセスでは、絶縁層上
にビア孔用ホトレジストパターンを形成し、ビア孔をエ
ッチングし、同一絶縁層上に配線パターン溝用ホトレジ
ストパターンを形成し、配線パターン溝をエッチング
し、その後同一プロセスでビア孔と配線パターン溝とを
埋め戻すＣｕ層を形成し、ＣＭＰにより不要Ｃｕ層を除
去する。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００３７
【補正方法】変更
【補正内容】
【００３７】グラフから明らかなように、同一のエッチ
ングレートを実現するためには、ビア孔径は耐湿リング
溝幅よりも大きな値としなくてはならない。さらに、同
一のエッチングレートを実現するビア孔径に対する耐湿
リング溝幅の比は、ビア孔径が小さくなるほど小さくな
る。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００３８
【補正方法】変更
【補正内容】
【００３８】ビア孔のエッチングと耐湿リング溝のエッ
チングを同等に進行させるには、曲線ｒｑに従ってビア
孔径と耐湿リング溝幅とを選択すれば良い。なお、実際
にエッチングを行なう場合には、エッチング条件を確立
した上で、図２（Ｂ）に示すような定量線を求めること
が好ましい。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】００６０
【補正方法】削除
【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】００６３
【補正方法】変更
【補正内容】
【００６３】コンタクト用ビア孔、耐湿リング溝形成
後、グルー・バリア層５０、導電体プラグおよび導電体
フェンス用の導電層５１が堆積され、第一の層間絶縁膜
４７表面上のグルー・バリア層及び導電層はＣＭＰによ
り除去される。グルー・バリア層は、ＴｉＮ、ＴａＮ等
の単一の層で形成しても、グルー用Ｔｉ層、バリア用Ｔ
ｉＮ層等の積層で形成しても良い。導電層５１は、例え
ばＷで形成される。このようにして、半導体表面にコン
タクトする導電体プラグ、絶縁領域４１ｒ上の導電性領
域４４ｒにコンタクトする導電体フェンスが形成され
る。
【手続補正６】
【補正対象書類名】明細書
【補正対象項目名】００６５
【補正方法】削除
【手続補正７】
【補正対象書類名】明細書
【補正対象項目名】００６８
【補正方法】変更
【補正内容】
【００６８】このようにして、回路領域において、バリ
ア層５４ｃ、配線層５５ｃで構成された配線パターンが
形成され、耐湿リング領域においてはバリア層５４ｒ、
配線層５５ｒで形成された導電体フェンスが形成され
る。このようにして、シングルダマシン構造の第１配線
層の構造が形成される。シングルダマシン構造ではビア
導電体、配線パターン共に側面と底面がバリア層で覆わ
れる。なお、回路領域において、ｎチャネルＭＯＳトラ
ンジスタの一方のソース／ドレイン領域と、ｐチャネル
ＭＯＳトランジスタの一方のソース／ドレイン領域と
は、第１層配線により相互に接続されＣＭＯＳインバー
タを構成している。
【手続補正８】
【補正対象書類名】明細書
【補正対象項目名】００８８
【補正方法】変更
【補正内容】
【００８８】図６（Ｃ）に示すように、ビア孔（耐湿リ
ング溝）下部に有機物の詰め物ｐｐを装填し、反射防止
膜ａｒ３の上に配線パターン溝及び耐湿リング溝に対応
する開口を有するレジストパターンＰＲ３を形成する。
【手続補正９】
【補正対象書類名】明細書
【補正対象項目名】００９４
【補正方法】変更
【補正内容】
【００９４】図７（Ａ）〜（Ｆ）は、デュアルダマシン
配線構造を作成する他の方法を示す断面図である。図７
（Ａ）に示すように、バリア層ｂ１、配線層ｗ１で構成
される下層配線の上に、厚さ約５０ｎｍのＳｉＮ層で形
成されたエッチングストッパ層ｓ２、厚さ約６００ｎｍ
のＦＳＧ層で形成された層間絶縁膜ｄ２、厚さ約５０ｎ
ｍのＳｉＮ層で形成されたエッチングストッパ層ｓ３、
厚さ約５００ｎｍのＦＳＧ層で形成された層間絶縁膜ｄ
３、厚さ約５０ｎｍのＳｉＮ層で形成された反射防止膜
ａｒ３を積層する。
【手続補正１０】
【補正対象書類名】明細書
【補正対象項目名】０１０４
【補正方法】変更
【補正内容】
【０１０４】図８（Ｃ）に示すように、反射防止膜ａｒ
３の上に、配線パターン及び耐湿リング溝に対応する開
口を有するレジストパターンＰＲ３を形成する。耐湿リ
ング溝の幅は例えば配線パターン溝の幅と同一である。
レジストパターンＰＲ３をエッチングマスクとし、反射
防止膜ａｒ３、層間絶縁膜ｄ３のエッチングを行なう。
この際、先に形成されたビア孔（耐湿リング溝）の底面
に露出しているエッチングストッパ層ｓ３、層間絶縁膜
ｄ２も共にエッチングされ、ビア孔が下側に延びる。こ
れらのエッチングは、それぞれエッチングストッパ層ｓ
３、エッチングストッパ層ｓ２の表面で停止するように
条件が設定される。
【手続補正１１】
【補正対象書類名】図面
【補正対象項目名】図３
【補正方法】変更
【補正内容】
【図３】
【手続補正１２】
【補正対象書類名】図面
【補正対象項目名】図５
【補正方法】変更
【補正内容】
【図５】
【手続補正１３】
【補正対象書類名】図面
【補正対象項目名】図６
【補正方法】変更
【補正内容】
【図６】
【手続補正１４】
【補正対象書類名】図面
【補正対象項目名】図８
【補正方法】変更
【補正内容】
【図８】
フロントページの続き Ｆターム(参考） 5F033 HH04 HH07 HH08 HH09 HH11 HH13 HH14 HH18 HH19 HH32 JJ07 JJ08 JJ11 JJ18 JJ19 JJ32 JJ33 KK00 KK07 KK08 KK09 KK11 KK13 KK14 KK18 KK19 MM01 MM02 MM05 MM07 NN06 NN07 PP15 PP26 QQ04 QQ09 QQ25 QQ35 QQ37 QQ48 RR01 RR04 RR06 RR11 RR14 RR15 VV00 XX18

Claims (10)

    【特許請求の範囲】
  1. 【請求項１】 中央部に画定された回路領域と、その周
    縁部をループ状に取り囲む耐湿リング領域とを有する半
    導体基板と、 前記回路領域に形成された複数の半導体素子と、 前記半導体基板上に形成された複数の絶縁層と、 前記回路領域上で前記複数の絶縁層内に形成された複数
    段の配線層用空洞であって、各段の配線層用空洞が下側
    のビア孔と上側の配線パターン溝とを有する複数段の配
    線層用空洞と、 前記複数段の配線層用空洞内に形成された複数段の配線
    層であって、各配線層が前記ビア孔を埋める下側のビア
    導電体と前記配線パターン溝を埋める上側の配線パター
    ンとを有し、該ビア導電体は異なる配線層の配線パター
    ン間もしくは配線パターンと前記半導体素子との間の電
    気的接続を形成する複数段の配線層と、 前記半導体基板の回路領域をループ状に取り囲んで、前
    記耐湿リング領域の複数の絶縁層を貫通して形成され、
    前記複数段の配線層用空洞と対応した複数段構成の耐湿
    リング溝であって、各前記ビア孔に対応する耐湿リング
    溝の幅は該ビア孔の最小径よりも小さい耐湿リング溝
    と、 前記ビア導電体および前記配線パターンと同一の層で形
    成され、前記耐湿リング溝を埋める導電耐湿リングとを
    有する半導体集積回路装置。
  2. 【請求項２】 前記耐湿リング溝の幅は、対応する前記
    ビア孔の最小径の０．７〜０．９の範囲にある請求項1
    記載の半導体集積回路装置。
  3. 【請求項３】 前記複数の絶縁層は、１配線層当り複数
    の絶縁層を含み、各前記ビア孔の最下部を画定する絶縁
    層は下層の酸化防止および上層のエッチングストッパの
    機能を有する層である請求項1または２記載の半導体集
    積回路装置。
  4. 【請求項４】 各前記配線層は、前記配線パターンの最
    上面を除く表面にバリア層を有するか、前記配線パター
    ンの側面および底面と前記ビア導電体の側面および底面
    にバリア層を有する請求項１〜３のいずれか１項に記載
    の半導体集積回路装置。
  5. 【請求項５】 前記配線パターンおよび前記ビア導電体
    は、金、銀、白金、銅、アルミニウム、アルミニウム合
    金、タングステン、タングステン化合物、チタニウム、
    チタニウム化合物、タンタル、タンタル化合物からなる
    群から選択された材料で形成されている請求項１〜４の
    いずれか１項に記載の半導体集積回路装置。
  6. 【請求項６】 前記回路領域の回路が中央演算装置を構
    成する請求項１〜５のいずれか１項記載の半導体集積回
    路装置。
  7. 【請求項７】 （ａ）中央部に画定された回路領域と、
    前記回路領域をループ状に取り囲む耐湿リング領域を有
    する半導体基板の回路領域内に複数の半導体素子を形成
    する工程と、 （ｂ）前記複数の半導体素子を覆って前記半導体基板上
    方にエッチングストッパ層と絶縁層をこの順序で形成す
    る工程と、 （ｃ）前記絶縁層上に、前記回路領域で第１の値の最小
    径を有する複数のビア孔用開口部と、前記耐湿リング領
    域で前記第１の値より小さい第２の値の幅を有する、ル
    ープ状のリング溝用開口部とを有するレジストパターン
    を形成する工程と、 （ｄ）前記レジストパターンをマスクとして前記絶縁層
    をエッチングして、前記エッチングストッパ層を露出す
    るビア孔とリング溝を形成する工程と、 （ｅ）前記レジストパターンを除去する工程と、 （ｆ）露出しているエッチングストッパ層を除去して、
    前記ビア孔とリング溝とを完成する工程と、 （ｇ）前記ビア孔とリング溝とを埋め戻すように、前記
    絶縁層上に導電層を形成する工程と、 （ｈ）前記導電層の不要部を除去する工程とを含む半導
    体集積回路装置の製造方法。
  8. 【請求項８】 前記工程（ｄ）のビア孔のエッチングと
    リング溝のエッチングとがほぼ同時に終了する請求項７
    記載の半導体集積回路装置の製造方法。
  9. 【請求項９】 さらに、 （ｉ）前記工程（ｈ）の後、前記ビア孔およびリング溝
    を埋めた前記導電層を覆って、前記絶縁層の上に他のエ
    ッチングストッパ層と他の絶縁層とをこの順序で形成す
    る工程と、 （ｊ）前記他の絶縁層上に、前記回路領域で配線パター
    ン溝用開口部と、前記耐湿リング領域で、ループ状の他
    のリング溝用開口部とを有する他のレジストパターンを
    形成する工程と、 （ｋ）前記他のレジストパターンをマスクとして前記他
    の絶縁層をエッチングして、前記他のエッチングストッ
    パ層を露出する配線パターン溝と他のリング溝を形成す
    る工程と、 （ｌ）前記他のレジストパターンを除去する工程と、 （ｍ）露出している他のエッチングストッパ層を除去し
    て、前記配線パターン溝と他のリング溝とを完成する工
    程と、 （ｎ）前記配線パターン溝と他のリング溝とを埋め戻す
    ように、前記他の絶縁層上に他の導電層を形成する工程
    と、 （o）前記他の導電層の不要部を除去する工程とを含む
    請求項７または８記載の半導体集積回路装置の製造方
    法。
  10. 【請求項１０】 さらに、前記工程（ｇ）の前に、 （ｐ）前記絶縁層上に配線パターン溝用開口部と他のリ
    ング溝用開口部とを有する他のレジストパターンを形成
    する工程と（ｑ）前記他のレジストパターンをマスクと
    して、前記絶縁層をエッチングして配線用溝と他のリン
    グ溝とを形成する工程と、 （ｒ）前記他のレジストパターンを除去する工程とを含
    み、前記工程（ｇ）は、前記ビア孔、配線パターン溝、
    リング溝、他のリング溝を前記導電層で埋め戻す請求項
    ７または８記載の半導体集積回路装置の製造方法。
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