CN100382283C - 集成电路芯片及其制程 - Google Patents

Abstract

一种集成电路芯片包含一衬底、一元件层、一布线层、一密封底层以及一密封环积层。其中，衬底具有一密封区域与一芯片区域，密封区域位于芯片区域的周缘；元件层设置于芯片区域内；布线层设置于元件层之上，且与元件层连接；密封底层设置于密封区域内；密封环积层是设置于密封底层之上，且与密封底层连接。本发明亦揭露一种集成电路芯片的制程。

Description

集成电路芯片及其制程

技术领域

本发明是关于一种集成电路芯片及其制程，特别是关于一种防止裂缝损及内部结构的集成电路芯片及其制程。

背景技术

半导体晶片(wafer)是经由半导体制程而形成多个集成电路芯片(integrated circuit chip)，各个集成电路芯片包含元件区与外围电路区。半导体晶片完成后须经切割裂片为多个裸晶，再封装测试而形成集成电路芯片。

在切割晶片的过程中，所产生的切割应力容易产生裂缝，造成集成电路芯片内部电路的毁损。因此，在集成电路芯片与切割线之间设有一密封环结构，藉此保护集成电路芯片的结构。

请参阅图1a及图1b所示，一种公知的集成电路芯片1具有一衬底11、一元件积层12以及一密封环积层13。衬底11具有一密封区域111与一芯片区域112，且密封区域111是环设在芯片区域112的周缘；元件积层12设置于衬底11的芯片区域112内，并具有内部线路(图中未示)，而密封环积层13是设置于衬底11的密封区域111内，具有一密封底层131以及多个密封层132，密封底层131为硅掺杂硼(Sidoping B)或硅掺杂磷(Si doping P)的导电区域，用以提供密封环积层13的接地，而各密封层132为由铝、银或铜等金属或合金材料制成的导电层。

请参阅图2，随着封装制程技术的进步，现今大多采用倒装晶片(Flip Chip)封装技术，其将集成电路芯片1的一主动面14直接与一载板2电连接。在封装过程中，因为衬底11的底面与密封环积层13具有一间隙，密封底层131无法阻隔外力产生的裂缝15进入集成电路芯片1内部，造成元件积层12的内部线路毁损。即使裂缝15在封装过程中并未损及内部线路，但封装完成后必须对封装体进行温度循环测试、热冲击测试等测试时，裂缝15可能因为热涨冷缩而更深入内部，导致集成电路芯片1的内部线路毁损。除此之外，一般运送或是其它制程中，集成电路芯片1依然容易受到外力损坏。

因此，提供一种集成电路芯片及其制程，以防止裂缝损及内部结构，实乃亟待解决的课题。

发明内容

有鉴于上述课题，本发明的目的为提供一种集成电路芯片及其制程，以防止应力产生的裂缝损及集成电路芯片的内部结构，进而提升生产品质与制作效率。

于是，为达上述目的，依据本发明的一种集成电路芯片包含一衬底、一元件层、一布线层、一密封底层以及一密封环积层。衬底具有一密封区域与一芯片区域，密封区域位于芯片区域的周缘；元件层是设置于芯片区域内；布线层是设置于元件层之上，且与元件层连接；密封底层是设置于密封区域内；密封环积层是设置于密封底层之上，且与密封底层连接。

为达上述目的，依据本发明的一种集成电路芯片的制程包含下列步骤：首先，提供一衬底，衬底具有一密封区域与一芯片区域，且密封区域位于芯片区域的周缘；接着，形成一元件层于芯片区域内；接着，形成一密封底层于密封区域内；接着，形成一布线层于元件层之上，且与元件层连接；之后，形成一密封环积层于密封底层之上，且与密封底层连接；最后，形成一保护层于布线层与密封环积层上。

承上所述，因依据本发明的一种集成电路芯片及其制程，藉由密封底层的设置，使得应力产生的裂缝不易由衬底的底面与密封环积层间的间隙进入芯片内部，而提供完善的保护。与公知结构相比较，本发明的集成电路芯片及其制程无论是在晶片切割、封装、测试、运送或其它制程，应力皆不会造成内部线路的损坏，确实具有提升集成电路芯片的生产品质与制作效率的功效。

附图说明

图1a为一种公知的集成电路芯片的顶视图；

图1b为一种公知的集成电路芯片的示意图；

图2为一种公知的集成电路芯片封装的示意图；

图3为本发明的一种集成电路芯片的示意图；

图4为本发明的一种集成电路芯片的另一示意图；

图5为本发明的一种集成电路芯片的又一示意图；

图6为本发明的一种集成电路芯片的制造流程；

图7为本发明的另一种集成电路芯片的制造流程；以及

图8为本发明的再一种集成电路芯片的制造流程。

组件符号说明：

1集成电路芯片

11衬底

111密封区域

112芯片区域

12元件积层

13密封环积层

131密封底层

132密封层

14主动面

15裂缝

2载板

3集成电路芯片

31衬底

311芯片区域

312密封区域

313孔洞

314金属材料

32元件层

33布线层

331金属层

332介电层

333内连线

34密封底层

341密封件

342密封件

343密封件

35密封环积层

351密封金属层

352密封介电层

353密封连接部

36保护层

37芯片垫

38主动面

S1～S7集成电路芯片的制程步骤

具体实施方式

以下将参照相关图式，说明依据本发明较佳实施例的一种集成电路芯片及其制程。

请参阅图3所示，本发明的一种集成电路芯片3包含一衬底31、一元件层32、布线层33、一密封底层34以及一密封环积层35。

在本实施例中，衬底31为一硅衬底，其亦可由锗等材料制成的衬底。衬底31具有一密封区域312与一芯片区域311，密封区域312设置于芯片区域311的周缘。

元件层32设置于衬底31的芯片区域311内，其具有多个晶体管(Transistor)，晶体管具有源极(source)、漏极(drain)与栅极(gate)电极。

布线层33设置于衬底31的元件层32之上，且与元件层32连接。布线层33包含多个金属层331、多个介电层332与多个内连线333，内连线333系可为导线、导电孔(via)或接触(contact)。多个金属层331设置于元件层32之上，多个介电层332分别设置于各金属层331之间，多个内连线333是分别设置于各介电层332中，以电连接各金属层331，依据内连线333与金属层331的布局即构成集成电路芯片3的内部线路，然而，此非本发明的重点，在此容不赘述。

密封底层34设置于衬底31的密封区域312内。在本实施例中，密封底层34暴露出衬底31底面，且密封底层34具有多个密封件341，各密封件341是垂直衬底31底面设置的。请参阅图4所示，密封底层34亦可仅具有一密封件342，且密封底层34与衬底31底面保持一小于0.2mm的距离。或者，如图5所示，密封底层34具有多个密封件343，各密封件343与衬底31底面呈交错设置。

密封环积层35设置于密封底层34之上，且与密封底层34连接。在本实施例中，密封环积层35包含多个密封金属层351、多个密封介电层352与多个密封连接部353。多个密封金属层351是设置于密封底层34之上，多个密封介电层352分别设置于各密封金属层351之间，多个密封连接部353分别设置于各密封介电层352中，以连接各密封金属层351。

集成电路芯片3更可包含一保护层36，其设置于布线层33与密封环积层35上，以保护布线层33的内部线路。

集成电路芯片3更可包含多个芯片垫37设置于集成电路芯片3的一主动面38，且与至少其中的一金属层331电性连接。集成电路芯片3即可利用芯片垫37作为测试端、信号端、电源端或接地端之用。

请参阅图6，本发明的一种集成电路芯片3的制程包含下列步骤：首先在步骤S1，提供一衬底31，衬底31具有一密封区域312与一芯片区域311，密封区域312位于芯片区域311的周缘。

接着在步骤S2，形成一元件层32于衬底31的芯片区域311，且元件层32具有多个晶体管，晶体管具有源极、漏极与栅极的电极。

接着在步骤S3，形成一密封底层34于衬底31的密封区域312，而形成密封底层34的方式，可经由下列步骤完成：在衬底31上形成至少一孔洞313，而孔洞313可利用钻孔或蚀刻的方式形成；接着填入一金属材料314至孔洞313，金属材料可为铝、银或铜的金属或合金。此外，在步骤S3中，密封底层34可具有多个与衬底31底面呈垂直设置的密封件341(如图3所示)，或可仅具有一密封件342(如图4所示)，亦可具有多个密封件343与衬底31底面呈交错设置(如图5所示)。

接着在步骤S4中，分别形成一布线层33与一密封环积层35于元件层32与密封底层34之上。其中，形成布线层33的步骤包含：形成多个金属层331于元件层32之上；分别形成多个介电层332于各金属层331之间；分别形成多个内连线333于各介电层332之中，以电连接各金属层331；形成密封环积层35的步骤包含：形成多个密封金属层351于密封底层34之上；分别形成多个密封介电层352于各密封金属层351之间；分别形成多个密封连接部353于各密封介电层352之中，以连接各密封金属层351。

本实施例中，是将形成布线层33与形成密封环积层35在同一步骤中实施，当然，本发明的集成电路芯片3的制程亦可分为两个步骤分别形成布线层33与密封环积层35，而且并不限定形成布线层33与密封环积层35的先后顺序。

本发明的集成电路芯片3的制程更可包含一步骤S5，形成一保护层36于布线层33与密封环积层35上，对布线层33的内部线路提供保护。

本发明可包含一晶背研磨的步骤S6，使得密封底层34暴露出衬底31的底面，或是使得密封底层34与衬底31底面的距离小于0.2mm。在本实施例中，可利用化学机械抛光(Chemical Mechanical Polishing，CMP)的方式研磨衬底31的底面。

最后，本发明的集成电路芯片3的制程更可包含一步骤S7，形成多个芯片垫37于集成电路芯片3的主动面38，且与金属层331至少其中之一连接。

本发明并不限定集成电路芯片3的制程步骤顺序，而可依据实际状况，变更步骤顺序的安排。

如图7所示，其交换图6中步骤S2与步骤S3的顺序，或者如图8所示，其将步骤S3移至步骤S6之后，即使如此，依然不影响本发明的集成电路芯片3的制程，理应包含在本发明的范畴中。

综上所述，因依据本发明的一种集成电路芯片及其制程，藉由密封底层的设置，使得应力产生的裂缝不易由衬底的底面与密封环积层间的间隙进入芯片内部，而提供完善的保护。与公知所用的结构相比较，本发明的集成电路芯片及其制程无论是在晶片切割、封装、测试、运送或其它制程，应力皆不会造成内部线路的损坏，确实具有提升集成电路芯片的生产品质与制作效率的功效。

以上所述仅为举例性，而非为限制性的。任何未脱离本发明的精神与范畴，而对其进行的等效修改或变更，均应包含在后附的权利要求中。

Claims (6)

1.一种集成电路芯片，包含：

一衬底，具有一密封区域与一芯片区域，所述密封区域位于所述芯片区域的周缘；

一元件层，设置于所述芯片区域内；

一布线层，设置于所述元件层之上，且与所述元件层连接；

一密封底层，设置于所述密封区域内；以及

一密封环积层，设置于所述密封底层之上，且与所述密封底层连接；

所述密封底层从所述衬底的底面暴露。

2.如权利要求1所述的集成电路芯片，其中所述密封底层具有多个密封件。

3.一种集成电路芯片的制程，包含下列步骤：

提供一衬底，所述衬底具有一密封区域与一芯片区域，

所述密封区域位于所述芯片区域的周缘；

形成一元件层于所述芯片区域内；

形成一密封底层于所述密封区域，

进行晶背研磨，使得所述密封底层从所述衬底的底面暴露；

形成一布线层于所述元件层之上内，且与所述元件层连接；

形成一密封环积层于所述密封底层之上，且与所述密封底层连接；以及

形成一保护层于所述布线层与所述密封环积层上。

4.如权利要求3所述的集成电路芯片的制程，其中所述密封底层具有多个密封件。

5.如权利要求3所述的集成电路芯片的制程，其中形成所述密封底层的步骤包含：

形成至少一孔洞于所述衬底；以及

填入一金属材料至所述孔洞。

6.如权利要求3所述的集成电路芯片的制程，其中形成布线层与形成密封环积层可在同一步骤实施。

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