TWI785968B - 半導體裝置 - Google Patents

半導體裝置 Download PDF

Info

Publication number
TWI785968B
TWI785968B TW111102693A TW111102693A TWI785968B TW I785968 B TWI785968 B TW I785968B TW 111102693 A TW111102693 A TW 111102693A TW 111102693 A TW111102693 A TW 111102693A TW I785968 B TWI785968 B TW I785968B
Authority
TW
Taiwan
Prior art keywords
layer
semiconductor layer
insulating film
mentioned
semiconductor
Prior art date
Application number
TW111102693A
Other languages
English (en)
Other versions
TW202220188A (zh
Inventor
中木寛
Original Assignee
日商鎧俠股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 日商鎧俠股份有限公司 filed Critical 日商鎧俠股份有限公司
Publication of TW202220188A publication Critical patent/TW202220188A/zh
Application granted granted Critical
Publication of TWI785968B publication Critical patent/TWI785968B/zh

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/18—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different subgroups of the same main group of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0657—Stacked arrangements of devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/50—Multistep manufacturing processes of assemblies consisting of devices, each device being of a type provided for in group H01L27/00 or H01L29/00
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/20—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B43/23—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B43/27—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/0401—Bonding areas specifically adapted for bump connectors, e.g. under bump metallisation [UBM]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/04042—Bonding areas specifically adapted for wire connectors, e.g. wirebond pads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05617—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
    • H01L2224/05624—Aluminium [Al] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05638—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/05647—Copper [Cu] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/07—Structure, shape, material or disposition of the bonding areas after the connecting process
    • H01L2224/08—Structure, shape, material or disposition of the bonding areas after the connecting process of an individual bonding area
    • H01L2224/081—Disposition
    • H01L2224/0812—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/08135—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/08145—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/07—Structure, shape, material or disposition of the bonding areas after the connecting process
    • H01L2224/09—Structure, shape, material or disposition of the bonding areas after the connecting process of a plurality of bonding areas
    • H01L2224/091—Disposition
    • H01L2224/0918—Disposition being disposed on at least two different sides of the body, e.g. dual array
    • H01L2224/09181—On opposite sides of the body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/80003—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding involving a temporary auxiliary member not forming part of the bonding apparatus
    • H01L2224/80006—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding involving a temporary auxiliary member not forming part of the bonding apparatus being a temporary or sacrificial substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/802—Applying energy for connecting
    • H01L2224/80201—Compression bonding
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/8034—Bonding interfaces of the bonding area
    • H01L2224/80357—Bonding interfaces of the bonding area being flush with the surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/808—Bonding techniques
    • H01L2224/80894—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/808—Bonding techniques
    • H01L2224/80894—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces
    • H01L2224/80895—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces between electrically conductive surfaces, e.g. copper-copper direct bonding, surface activated bonding
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/808—Bonding techniques
    • H01L2224/80894—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces
    • H01L2224/80896—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces between electrically insulating surfaces, e.g. oxide or nitride layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/80909—Post-treatment of the bonding area
    • H01L2224/80948—Thermal treatments, e.g. annealing, controlled cooling
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92—Specific sequence of method steps
    • H01L2224/9202—Forming additional connectors after the connecting process
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06524—Electrical connections formed on device or on substrate, e.g. a deposited or grown layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/07—Structure, shape, material or disposition of the bonding areas after the connecting process
    • H01L24/08—Structure, shape, material or disposition of the bonding areas after the connecting process of an individual bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H01L2924/143—Digital devices
    • H01L2924/1431—Logic devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H01L2924/143—Digital devices
    • H01L2924/1434—Memory
    • H01L2924/145—Read-only memory [ROM]
    • H01L2924/1451—EPROM
    • H01L2924/14511—EEPROM
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/40—EEPROM devices comprising charge-trapping gate insulators characterised by the peripheral circuit region

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Semiconductor Memories (AREA)
  • Non-Volatile Memory (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Mechanical Treatment Of Semiconductor (AREA)
  • Bipolar Transistors (AREA)
  • Noodles (AREA)

Abstract

本發明實施形態提供一種能夠將配線層恰當地連接於記憶胞之半導體層之半導體裝置及其製造方法。  根據一實施形態，半導體裝置具備：第1基板；及複數個電極層，其等設置於上述第1基板之上方，且積層於第1方向。上述裝置進而具備：第1半導體層，其於上述複數個電極層內沿上述第1方向延伸；及金屬層，其設置於上述複數個電極層中之最上層之上方，且與上述第1方向交叉而延伸。上述裝置進而具備第2半導體層，其設置於上述第1半導體層與上述金屬層之間，將上述第1半導體層與上述金屬層電性連接，且包含雜質濃度較上述第1半導體層高之雜質擴散層。

Description

半導體裝置
本發明之實施形態係關於一種半導體裝置及其製造方法。
於如三維記憶體之構造微細且複雜之半導體裝置中，將配線層如何連接於構成記憶胞之通道半導體層為重大課題。通常，於製造三維記憶體之情形時，於基板上形成犧牲層之後，將該犧牲層替換為配線層(替換步驟)，而形成記憶胞。然而，於將該犧牲層替換成例如成為配線層之源極層時，有難以進行將記憶胞恰當地連接於源極層之替換步驟之情形。
實施形態提供一種能夠將配線層恰當地連接於記憶胞之半導體層之半導體裝置及其製造方法。
根據一實施形態，半導體裝置具備：第1基板；及複數個電極層，其等設置於上述第1基板之上方，且積層於第1方向。上述裝置進而具備：第1半導體層，其於上述複數個電極層內沿上述第1方向延伸；及金屬層，其設置於上述複數個電極層中之最上層之上方，且與上述第1方向交叉而延伸。上述裝置進而具備第2半導體層，其設置於上述第1半導體層與上述金屬層之間，將上述第1半導體層與上述金屬層電性連接，且包含雜質濃度較上述第1半導體層高之雜質擴散層。
1:記憶胞陣列晶圓(記憶胞陣列晶片)
2:電路晶圓(電路晶片)
11:基板
12:絕緣層
13:電極層
14:記憶體絕緣膜
14a:阻擋絕緣膜
14b:電荷蓄積層
14c:隧道絕緣膜
15:通道半導體層
15a:第1主體層
15b:第2主體層
16:接觸插塞
17:導通孔插塞
18:擴散層
21:配線層
22:導通孔插塞
23:配線層
24:導通孔插塞
25:配線層
26:導通孔插塞
27:金屬墊
28:層間絕緣膜
31:基板
32:接觸插塞
33:閘極絕緣膜
34:閘極電極
41:配線層
42:導通孔插塞
43:配線層
44:導通孔插塞
45:配線層
46:導通孔插塞
47:金屬墊
48:層間絕緣膜
51:擴散層
52:金屬層
53:導通孔插塞
54:金屬墊
55:絕緣膜
61:源極層
61a:金屬層
61b:下部半導體層
61c:中間半導體層
61d:上部半導體層
62:層間絕緣膜
63:閘極層
64:元件分離絕緣膜
65:基底絕緣膜
66:犧牲層
67:埋入絕緣膜
68:氧化膜
71:防擴散層
72:擴散層
73:芯絕緣膜
74:覆蓋絕緣膜
75:導通孔插塞
76:源極層
76a:下部半導體層
76b:中間半導體層
76c:上部半導體層
CL:柱狀部
H1:記憶體孔
H2:空腔
H3:空腔
P1:第1部分
P2:第2部分
圖1(a)~圖2(b)係表示第1實施形態之半導體裝置之製造方法之剖視圖。
圖3係表示第1實施形態之柱狀部之構造之剖視圖。
圖4係表示第1實施形態之比較例之半導體裝置之製造方法之剖視圖。
圖5(a)~圖6(b)係表示第2實施形態之半導體裝置之製造方法之剖視圖。
圖7~17係表示第3實施形態之半導體裝置之製造方法之剖視圖。
圖18(a)~圖22(b)係表示第4實施形態之半導體裝置之製造方法之剖視圖。
圖23(a)、(b)係用以說明第5實施形態之半導體裝置之製造方法之剖視圖。
圖24(a)、(b)係用以說明第5實施形態之半導體裝置之製造方法之另一剖視圖。
以下，參照圖式說明本發明之實施形態。對於圖1至圖24中相同或類似之構成標註相同之符號，且省略重複之說明。
(第1實施形態)
圖1及圖2係表示第1實施形態之半導體裝置之製造方法之剖視圖。本實施形態之半導體裝置係將記憶胞陣列晶圓1與電路晶圓2貼合而製造之三維記憶體。
首先，準備圖1(a)所示之記憶胞陣列晶圓1。圖1(a)中顯示 基板11、及形成於基板11上之各種層。基板11例如為矽基板等半導體基板。圖1(a)中顯示與基板11之表面平行且相互垂直之X方向及Y方向、及與基板11之表面垂直之Z方向。X方向、Y方向、及Z方向相互正交。本說明書中，將+Z方向作為上方向處理，將-Z方向作為下方向處理。-Z方向可與重力方向一致，亦可與重力方向不一致。Z方向為第1方向之例。
記憶胞陣列晶圓1例如以如下方式製造。
首先，於基板11上交替形成複數個絕緣層12與複數個電極層13。藉此，該等電極層13於與基板11之表面交叉之Z方向相互隔開而積層，成為於X方向或Y方向擴展之形狀。絕緣層12例如為矽氧化膜。電極層13例如為W(鎢)層，且作為字元線、或選擇記憶體陣列之選擇閘極線等之控制電極而發揮功能。其次，於該等絕緣層12及電極層13內，形成分別具有沿Z方向延伸之柱狀形狀之複數個柱狀部CL。各柱狀部CL係藉由以下方式形成，即，形成貫通該等絕緣層12及電極層13之記憶體孔，且於記憶體孔內依次形成記憶體絕緣膜14與通道半導體層15。通道半導體層15為第1半導體層之例。電極層13、記憶體絕緣膜14、及通道半導體層15構成記憶胞陣列。即，複數個柱狀部CL自基板11之上方觀察時排列成陣列狀而設置，換言之，於各電極層13之面內方向上排列成陣列狀而設置。
圖1(a)中進而顯示於通道半導體層15上等依序形成之接觸插塞16、導通孔插塞17、配線層21、導通孔插塞22、配線層23、導通孔插塞24、配線層25、及導通孔插塞26。該等插塞與配線層例如分別為金屬插塞與金屬層，例如由Cu(銅)、以Cu作為主成分之合金、W(鎢)、以W作為主成分之合金等而形成。圖1(a)中進而顯示形成於導通孔插塞26上之 金屬墊27、及以覆蓋該等插塞及配線層之方式形成之層間絕緣膜28。金屬墊27例如由Cu或以Cu作為主成分之合金而形成。圖1(a)中，配線層21例如作為位元線而發揮功能。又，圖1(a)中，省略了配線層21中鄰接之位元線之圖示。
又，電極層13亦可由替換步驟而形成。該情形時，於基板11上交替形成複數個絕緣層12與複數個犧牲層，於該等絕緣層12及犧牲層內形成複數個柱狀部CL。之後，去除犧牲層，將複數個電極層13埋入至由此形成之絕緣層12間之複數個空腔。以此方式，將犧牲層替換為電極層13。犧牲層之例為與絕緣層12不同之絕緣層，例如為矽氮化膜。
其次，準備圖1(b)所示之電路晶圓2，將記憶胞陣列晶圓1貼合於電路晶圓2。電路晶圓2具備控制本實施形態之半導體裝置之動作之邏輯電路。電路晶圓2為第1晶圓之例，記憶胞陣列晶圓1為第2晶圓之例。
於將記憶胞陣列晶圓1貼合於電路晶圓2時，將圖1(a)所示之記憶胞陣列晶圓1上下顛倒之後，將記憶胞陣列晶圓1貼合於電路晶圓2。此處，繼續將+Z方向作為上方向處理，將-Z方向作為下方向處理，故將X、Y、及Z方向固定於記憶胞陣列晶圓1及電路晶圓2之周圍之空間而考慮。因此，相對於圖1(a)之柱狀部CL位於基板11之+Z方向，圖1(b)之柱狀部CL位於基板11之-Z方向。不僅第1實施形態，下述另一實施形態中亦同樣地處理X、Y、及Z方向。
電路晶圓2係將構成邏輯電路之MOS電晶體等複數個元件(未圖示)形成於包含矽等半導體之基板31上，且於基板31上之元件之擴散層上形成接觸插塞32。
如圖1(b)所示，電路晶圓2進而包含：複數個配線層41、43、45；複數個導通孔插塞42、44、46；及金屬墊47。該等複數個插塞與複數個配線層例如分別為金屬插塞與金屬層，例如由Cu(銅)、以Cu作為主成分之合金、W(鎢)、以W(鎢)作為主成分之合金等而形成。圖1(b)中進而顯示形成於導通孔插塞46上之金屬墊47、及以覆蓋該等插塞及配線層之方式形成之層間絕緣膜48。金屬墊47例如由Cu或以Cu作為主成分之合金而形成。
記憶胞陣列晶圓1與電路晶圓2之貼合除對兩者施加機械壓力外，於使層間絕緣膜28與層間絕緣膜48相互接著之後，藉由使密接之記憶胞陣列晶圓1及電路晶圓2退火將金屬墊27與金屬墊47相互接合而進行。又，此處，電極層13、記憶體絕緣膜14、及通道半導體層15位於基板31之上方。基板31為第1基板之例，基板11為第2基板之例。
又，圖1(b)中，明示出層間絕緣膜28與層間絕緣膜48之交界面、及金屬墊27與金屬墊47之交界面，但於上述退火後有無法觀察到該等交界面之情形。然而，可藉由檢測具有該等交界面之位置、例如金屬墊27之側面或金屬墊47之側面之斜度(側面擴展之一側為交界側)、或金屬墊27之側面與金屬墊47之位置偏移(位置偏移面為交界)而推斷。
其次，自記憶胞陣列晶圓1去除基板11(圖2(a))。基板11例如可藉由蝕刻或CMP(Chemical Mechanical Polishing，化學機械研磨)而去除。此時，位於較最上層之絕緣層12之上表面更高位置之記憶體絕緣膜14之部分亦要去除。結果為，複數個通道半導體層15各自之表面露出。
其次，於基板31之整個面依序形成擴散層51與金屬層52(圖2(b))。結果為，擴散層51形成於各通道半導體層15之表面、及最上 層之絕緣層12上表面，且與各通道半導體層15電性連接。進而，金屬層52形成於擴散層51上，且與擴散層51電性連接。擴散層51之整體成為於X方向及Y方向擴展之形狀，金屬層52亦係整體成為於X方向及Y方向擴展之形狀。擴散層51具有以環狀包圍通道半導體層15之形狀。金屬層52具有以環狀包圍擴散層51之形狀。擴散層51例如為n+型多晶矽層等雜質半導體層，且具有較通道半導體層15高之雜質濃度。擴散層51為第2半導體層之例。擴散層51及金屬層52作為源極層發揮功能。又，亦可代替金屬層52而形成除金屬層以外之導電層(例如，摻有硼之N型多晶矽層等摻有雜質之多晶矽層)。
其次，於金屬層52上形成導通孔插塞53，且於導通孔插塞53上形成金屬墊54(圖2(b))。金屬墊54例如由Al(鋁)、或以Al作為主成分之合金而形成。金屬墊54係本實施形態之半導體裝置之外部連接墊，能夠經由焊錫球、金屬凸塊、接合線等而連接於安裝基板或其它裝置。圖2(b)中進而顯示以覆蓋金屬層52等之方式形成之絕緣膜55。
之後，記憶胞陣列晶圓1及電路晶圓2被切斷成複數個半導體晶片。以此方式製造本實施形態之半導體裝置(半導體晶片)。複數個切斷之半導體晶片各自之記憶胞陣列晶圓1部分及電路晶圓2部分分別被稱為記憶胞陣列晶片及電路晶片。
又，本實施形態中將記憶胞陣列晶圓1與電路晶圓2貼合，但亦可取而代之將記憶胞陣列晶圓1彼此貼合。參照圖1及圖2之以上所述之內容、或參照圖3~圖24之以後所述之內容亦能夠應用於記憶胞陣列晶圓1彼此之貼合。
圖3係表示第1實施形態之柱狀部CL之構造之剖視圖。
如圖3所示，柱狀部CL依序具備記憶體絕緣膜14與通道半導體層15，記憶體絕緣膜14依序具備阻擋絕緣膜14a、電荷蓄積層14b、及隧道絕緣膜14c。
電荷蓄積層14b例如為矽氮化膜，於絕緣層12及電極層13之側面隔著阻擋絕緣膜14a而形成。通道半導體層15例如為多晶矽層，於電荷蓄積層14b之側面隔著隧道絕緣膜14c而形成。阻擋絕緣膜14a及隧道絕緣膜14c各自例如為矽氧化膜或金屬絕緣膜。阻擋絕緣膜14a、電荷蓄積層14b、隧道絕緣膜14c、及通道半導體層15沿Z方向延伸而設置。
圖4係表示第1實施形態之比較例之半導體裝置之製造方法之剖視圖。
圖4係與圖1(a)對應之剖視圖，顯示依序設置於基板11與最下層之絕緣層12之間之源極層61、層間絕緣膜62、及閘極層63。源極層61中，顯示依序設置於基板11上之金屬層61a、下部半導體層61b、中間半導體層61c、及上部半導體層61d。應留意中間半導體層61c係與通道半導體層15之側面相接。下部半導體層61b、中間半導體層61c、及上部半導體層61d例如為n型多晶矽層。
以上層除中間半導體層61c外，依序形成於基板11上。另一方面，中間半導體層61c由如下之替換步驟而形成。首先，於基板11上依序形成金屬層61a、下部半導體層61b、犧牲層、及上部半導體層61d。其次，形成之後供元件分離絕緣膜64埋入之槽，使用該槽將犧牲層替換為中間半導體層61c，之後將元件分離絕緣膜64埋入至槽中。於去除該犧牲層時，犧牲層側面之記憶體絕緣膜14亦要去除。結果為，中間半導體層61c以與通道半導體層15之側面相接之方式而形成。
於製造比較例之半導體裝置時，例如以下所述將成問題。(1)以貫通金屬層61a、下部半導體層61b、犧牲層、及上部半導體層61d之方式形成記憶體孔較為困難。(2)使用上述槽恰當地進行替換步驟較為困難。再者，(3)於替換步驟中，一面使通道半導體層15殘留一面去除記憶體絕緣膜14較為困難。又，(4)於替換步驟中，於下部半導體層61b與上部半導體層61d之間之空腔內藉由磊晶生長而形成中間半導體層61c較為困難。如此，於比較例中，關於與源極層61之連接構造之形成，有可能產生各種問題。
相對於此，本實施形態之源極層(擴散層51及金屬層52)係於記憶胞陣列晶圓1與電路晶圓2貼合後形成。具體而言，於記憶胞陣列晶圓1與電路晶圓2貼合後去除基板11而使通道半導體層15露出，於通道半導體層15之表面形成源極層。因此，根據本實施形態，與比較例相比能夠容易地形成記憶體孔、或能夠不執行如比較例之替換步驟而形成源極層。
如上，於本實施形態中，將記憶胞陣列晶圓1貼合於電路晶圓2上，自記憶胞陣列晶圓1去除基板11，於通道半導體層15之表面形成擴散層51。因此，根據本實施形態，能夠將擴散層51恰當地連接於通道半導體層15。例如，根據本實施形態，能夠將擴散層51簡單地連接於通道半導體層15而不會產生比較例之各種問題。
(第2實施形態)
圖5及圖6係表示第2實施形態之半導體裝置之製造方法之剖視圖。
首先，準備圖5(a)所示之記憶胞陣列晶圓1。本實施形態之各柱狀部CL除記憶體絕緣膜14及通道半導體層15外，進而具備擴散層 18。擴散層18例如為n+型多晶矽層等雜質半導體層。擴散層18為第2半導體層之例。
與第1實施形態同樣地，記憶體絕緣膜14與通道半導體層15具有沿Z方向延伸之柱狀形狀。同樣地，擴散層18亦具有沿Z方向延伸之柱狀形狀。具體而言，擴散層18具有自通道半導體層15之底部沿-Z方向延伸之形狀，且電性連接於通道半導體層15。本實施形態中，於通道半導體層15之底部設置有擴散層18，故應留意本實施形態之通道半導體層15底部之位置係與第1實施形態之通道半導體層15底部之位置不同此點。記憶體絕緣膜14以具有筒狀形狀之方式形成於通道半導體層15及擴散層18之周圍。各柱狀部CL係形成貫通絕緣層12及電極層13之記憶體孔，且於該記憶體孔內形成記憶體絕緣膜14之後，於記憶體孔內進而形成擴散層18及通道半導體層15。
其次，準備圖5(b)所示之電路晶圓2，將記憶胞陣列晶圓1貼合於電路晶圓2。本實施形態之電路晶圓2之構造與第1實施形態之電路晶圓2之構造相同。
又，應留意圖5(b)之記憶胞陣列晶圓1之朝向係與圖5(a)之記憶胞陣列晶圓1之朝向相反。這和圖1(a)之記憶胞陣列晶圓1與圖1(b)之記憶胞陣列晶圓1之關係相同。結果為，於圖5(b)中，通道半導體層15之上述底部成為通道半導體層15之上部而非下部。因此，圖5(b)之擴散層18具有自通道半導體層15之上部沿+Z方向延伸之形狀。
其次，自記憶胞陣列晶圓1去除基板11(圖6(a))。此時，位於較最上層之絕緣層12之上表面更高位置之記憶體絕緣膜14亦要去除。結果為，擴散層18露出。
其次，於基板31之整個面形成金屬層52(圖6(b))。結果為，金屬層52形成於擴散層18之表面、及最上層之絕緣層12之上表面，且電性連接於擴散層18。擴散層18及金屬層52作為源極層發揮功能。
其次，於金屬層52上形成導通孔插塞53，且於導通孔插塞53上形成金屬墊54(圖6(b))。圖6(b)中進而顯示以覆蓋金屬層52等之方式形成之絕緣膜55。
之後，記憶胞陣列晶圓1及電路晶圓2被切斷成複數個半導體晶片。以此方式製造本實施形態之半導體裝置(半導體晶片)。
此處，比較第1及第2實施形態。
第1實施形態中，於將記憶胞陣列晶圓1與電路晶圓2貼合之後形成擴散層51。擴散層51例如於非晶矽層內摻入雜質，之後藉由將非晶矽層退火結晶化而形成。該情形時，有其熱由於該退火條件而對金屬墊27、47之接合部造成惡劣影響之擔憂。
另一方面，本第2實施形態中，於將記憶胞陣列晶圓1與電路晶圓2貼合之前形成擴散層18。擴散層18例如藉由與擴散層51相同之方法而形成。因此，於該退火時金屬墊27、47之接合部尚不存在，故能夠避免上述第1實施形態中顧慮之問題。再者，本實施形態之擴散層18與圖4所示之比較例之中間半導體層61c不同，可不使用取代犧牲層之替換步驟而形成，故不會產生上述比較例之問題。
又，與第2實施形態相比，第1實施形態中，例如具有可簡單地執行於記憶體孔內埋入各種層之步驟之優點。
如上，本實施形態中，於形成位於通道半導體層15下之擴散層18之後，將記憶胞陣列晶圓1貼合於電路晶圓2上。因此，根據本實 施形態，與第1實施形態同樣地，能夠將擴散層18恰當地連接於通道半導體層15。例如，根據本實施形態，能夠抑制比較例之各種問題，並且將擴散層51簡單地連接於通道半導體層15。
(第3實施形態)
圖7至圖17係表示第3實施形態之半導體裝置之製造方法之剖視圖。本實施形態之半導體裝置相當於第2實施形態之半導體裝置之一例。
首先，於記憶胞陣列晶圓1之基板11上，依序形成基底絕緣膜65、層間絕緣膜62、及閘極層63，且於閘極層63上交替形成複數個絕緣層12與複數個犧牲層66(圖7)。基底絕緣膜65例如為矽氮化膜，層間絕緣膜62例如為矽氧化膜，閘極層63例如為n+型多晶矽層。絕緣層12例如為矽氧化膜，犧牲層66例如為矽氮化膜。其次，形成貫通絕緣層12、犧牲層66、閘極層63、及層間絕緣膜62之複數個記憶體孔H1及埋入絕緣膜67(圖7)。埋入絕緣膜67例如為矽氧化膜。
其次，將各記憶體孔H1內之閘極層63之側面氧化(圖8)。結果為，於各記憶體孔H1內之閘極層63之側面，形成具有環狀形狀之氧化膜68(例如矽氧化膜)。藉此，各記憶體孔H1之直徑於氧化膜68之位置變窄，應留意此點。氧化膜68為第2絕緣膜之例。
其次，於各記憶體孔H1之側面及底面，依序形成記憶體絕緣膜14、第1主體層15a、防擴散層71、及擴散層72(圖8)。第1主體層15a係成為通道半導體層15之一部分之層，例如作為非晶矽層而形成，且藉由之後之退火而變化為多晶矽層。防擴散層71係用以防止雜質自擴散層72向第1主體層15a等擴散之層，例如為矽氧化膜。擴散層72例如作為n型非 晶矽層而形成，且藉由之後之退火而變化為n型多晶矽層。擴散層72作為源極層之一部分發揮功能。
本實施形態之擴散層72形成為以氧化膜68之高度堵塞各記憶體孔H1之厚度。圖8中，應留意於氧化膜68之上方各記憶體孔H1並未堵塞。於各記憶體孔H1內，空腔H2殘留於氧化膜68下方之擴散層72內，但這種空腔H2亦可不殘留。本實施形態中，環狀形狀之氧化膜68包圍擴散層72或第1主體層15a之周圍。
又，本實施形態中，由氧化膜68使各記憶體孔H1之直徑變窄，但亦可藉由其它方法變窄。例如，藉由將各記憶體孔H1內之閘極層63之側面加工成錐形狀亦可使各記憶體孔H1之直徑變窄。
其次，藉由細化而去除氧化膜68上方之擴散層72，且藉由蝕刻而去除氧化膜68上方之防擴散層71(圖9)。
其次，於各記憶體孔H1之側面及底面形成第2主體層15b(圖10)。第2主體層15b係與第1主體層15a一起成為通道半導體層15之一部分之層，例如作為非晶矽層而形成，且藉由之後之退火而變化為多晶矽層。第2主體層15b以和第1主體層15a與擴散層72接觸之方式形成。以下，將第1主體層15a及第2主體層15b統一記作通道半導體層15。
其次，於各記憶體孔H1內形成芯絕緣膜73(圖11)。芯絕緣膜73例如為矽氧化膜。應留意本實施形態之芯絕緣膜73未形成於氧化膜68之環之內部，而是形成於氧化膜68之上方。芯絕緣膜73為第1絕緣膜之例。其次，去除記憶體孔H1外之記憶體絕緣膜14、通道半導體層15、及芯絕緣膜73，之後於基板11之整個面形成覆蓋絕緣膜74(圖11)。覆蓋絕緣膜74例如為矽氧化膜。
圖11表示通道半導體層15之第1部分P1與第2部分P2。第1部分P1位於氧化膜68之上方，且設置於芯絕緣膜73之側面之周圍。第2部分P2位於氧化膜68之環之內部等，且設置於第1部分P1及芯絕緣膜73之下方。擴散層72設置於第2部分P2之下方。又，於記憶胞陣列晶圓1與電路晶圓2貼合後，第1部分P1及芯絕緣膜73位於第2部分P2之下方，第2部分P2位於擴散層72之下方。
其次，於覆蓋絕緣膜74、絕緣層12、及犧牲層66內形成槽，且使用槽將犧牲層66替換為電極層13，之後將元件分離絕緣膜64埋入至槽(圖12)。元件分離絕緣膜64例如為矽氧化膜。
其次，去除覆蓋絕緣膜74，於基板11上形成接觸插塞16、導通孔插塞17、配線層21、導通孔插塞22、配線層23、導通孔插塞24、配線層25、導通孔插塞26、金屬墊27、層間絕緣膜28、及導通孔插塞75(圖13)。導通孔插塞75於埋入絕緣膜67及層間絕緣膜28內，形成於配線層21下。
其次，準備圖14所示之電路晶圓2，將記憶胞陣列晶圓1貼合於電路晶圓2。本實施形態之電路晶圓2之構造與第1及第2實施形態之電路晶圓2之構造相同。然而，圖14中進而顯示構成邏輯電路之MOS電晶體之閘極絕緣膜33及閘極電極34。閘極絕緣膜33及閘極電極34依序形成於基板31上。
其次，藉由CMP去除基板11，且藉由回蝕使基底絕緣膜65薄膜化(圖15)。結果為，各柱狀部CL之記憶體絕緣膜14露出。
其次，藉由該回蝕而去除基底絕緣膜65，並且藉由該回蝕而去除各柱狀部CL之記憶體絕緣膜14、第1主體層15a、及防擴散層71之 一部分(圖16)。結果為，各柱狀部CL之擴散層72露出。進而，導通孔插塞75露出。
其次，於基板31之整個面依序形成金屬層52及絕緣膜55(圖17)。結果為，於各柱狀部CL之擴散層72上形成金屬層52，且擴散層72及金屬層52相互電性連接。擴散層72及金屬層52作為源極層發揮功能。金屬層52亦形成於導通孔插塞75上。
圖17中顯示通道半導體層15之第1部分P1與第2部分P2。第1部分P1設置於芯絕緣膜73之側面之周圍，第2部分P2設置於第1部分P1及芯絕緣膜73上。擴散層72設置於通道半導體層15之第2部分P2上。
之後，記憶胞陣列晶圓1及電路晶圓2被切斷成複數個半導體晶片。以此方式製造本實施形態之半導體裝置(半導體晶片)。
根據本實施形態，能夠以擴散層72之形態實現第2實施形態之擴散層18。因此，根據本實施形態，與第1及第2實施形態同樣地，能夠將擴散層72恰當地連接於通道半導體層15。
(第4實施形態)
圖18至圖22係表示第4實施形態之半導體裝置之製造方法之剖視圖。本實施形態相當於第3實施形態之變化例。相對於第3實施形態之擴散層72形成為柱狀形狀，本實施形態之擴散層72形成為環狀形狀。
首先，於記憶胞陣列晶圓1之基板11上依序形成基底絕緣膜65、層間絕緣膜62、及閘極層63，且於閘極層63上交替形成複數個絕緣層12與複數個犧牲層66(圖18(a))。其次，形成貫通絕緣層12、犧牲層66、閘極層63、及層間絕緣膜62之複數個記憶體孔H1(圖18(a))。其次，蝕刻各記憶體孔H1內之閘極層63之側面(圖18(a))。結果為，於閘極層63 之側面，形成具有環狀形狀之空腔H3。換言之，包含記憶體孔H1與空腔H3之空間之直徑於閘極層63之位置變大。
其次，於各記憶體孔H1及各空腔H3之表面，依序形成記憶體絕緣膜14、第1主體層15a、防擴散層71、及擴散層72(圖18(b))。本實施形態之擴散層72形成為堵塞各空腔H3、且未堵塞各記憶體孔H1之厚度。
其次，藉由細化而去除擴散層72之一部分，且藉由蝕刻而去除防擴散層71之一部分(圖19(a))。擴散層72與防擴散層71以殘留於各空腔H3內之方式自各記憶體孔H1等去除。結果為，於空腔H3內形成具有環狀形狀之擴散層72。
其次，於各記憶體孔H1及各空腔H3之表面，形成第2主體層15b(圖19(b))。第2主體層15b以與第1主體層15a和擴散層72接觸之方式形成。以下，將第1主體層15a及第2主體層15b統一記為通道半導體層15。
其次，於各記憶體孔H1內形成芯絕緣膜73(圖20(a))。本實施形態之芯絕緣膜73亦形成於擴散層72之環之內部。其次，去除記憶體孔H1外之記憶體絕緣膜14、通道半導體層15、及芯絕緣膜73，之後於基板11之整個面形成覆蓋絕緣膜74(圖20(a))。
其次，於覆蓋絕緣膜74、絕緣層12、及犧牲層66內形成槽，使用槽將犧牲層66替換為電極層13，之後將元件分離絕緣膜64埋入至槽(圖20(b))。
其次，去除覆蓋絕緣膜74，於基板11上形成接觸插塞16、導通孔插塞17、及層間絕緣膜28等(圖21(a))。圖21(a)之步驟中，進而於基板11上形成配線層21、導通孔插塞22、配線層23、導通孔插塞24、配 線層25、導通孔插塞26、及金屬墊27等，省略圖示。
其次，準備未圖示之電路晶圓2，將記憶胞陣列晶圓1貼合於電路晶圓2(圖21(b))。本實施形態之電路晶圓2之構造與第1至第3實施形態之電路晶圓2之構造相同，故省略圖示。應留意圖21(b)之記憶胞陣列晶圓1之朝向係與圖21(a)之記憶胞陣列晶圓1之朝向相反。其次，藉由CMP去除基板11，且藉由回蝕去除基底絕緣膜65(圖21(b))。結果為，各柱狀部CL之記憶體絕緣膜14露出。
其次，藉由該回蝕而去除層間絕緣膜62，並且藉由該回蝕而去除各柱狀部CL之記憶體絕緣膜14、第1主體層15a、及防擴散層71之一部分(圖22(a))。結果為，各柱狀部CL之擴散層72及通道半導體層15露出。
其次，於基板31之整個面依序形成金屬層52及絕緣膜55(圖22(b))。結果為，於各柱狀部CL之擴散層72之表面等形成金屬層52，且將擴散層72及金屬層52相互電性連接。擴散層72及金屬層52作為源極層發揮功能。
圖22(b)之各柱狀部CL具備：芯絕緣膜73、設置於芯絕緣膜73周圍之通道半導體層15、設置於通道半導體層15周圍(第2主體層15b周圍)之擴散層72、及設置於通道半導體層15及擴散層72周圍之記憶體絕緣膜14。記憶體絕緣膜14包含依序設置於通道半導體層15及擴散層72周圍之隧道絕緣膜14c、電荷蓄積層14b、及阻擋絕緣膜14a，且具有環狀形狀(參照圖3)。如此，根據本實施形態，可形成具有與第3實施形態之柱狀部CL不同形狀之柱狀部CL。
之後，記憶胞陣列晶圓1及電路晶圓2被切斷成複數個半導 體晶片。以此方式製造本實施形態之半導體裝置(半導體晶片)。
如上，本實施形態中，形成位於通道半導體層15周圍之擴散層72之後，將記憶胞陣列晶圓1貼合於電路晶圓2上。因此，根據本實施形態，與第1至第3實施形態同樣地，能夠將擴散層72恰當地連接於通道半導體層15。例如，根據本實施形態，能夠抑制比較例之各種問題，並且將擴散層72簡單地連接於通道半導體層15。
(第5實施形態)
圖23係用以說明第5實施形態之半導體裝置之製造方法之剖視圖。本實施形態相當於第3實施形態之變化例。
圖23(a)中顯示本實施形態之比較例之記憶胞陣列晶圓1，具體而言，顯示與圖4之比較例類似之構造之記憶胞陣列晶圓1。圖23(a)中，與圖4不同，各柱狀部CL具備芯絕緣膜73，且中間半導體層61c之側面附近之通道半導體層15被去除。結果為，圖23(a)之中間半導體層61c與通道半導體層15之底部(下部)接觸。因此，圖23(a)之構造作為GIDL(Gate Induced Drain Leakage，閘極引致汲極漏電流)發生器而發揮作用。
圖23(b)中顯示本實施形態之記憶胞陣列晶圓1，具體而言，顯示與圖17之第3實施形態類似之構造之記憶胞陣列晶圓1。然而，應留意圖23(b)之記憶胞陣列晶圓1圖示為與圖17之記憶胞陣列晶圓1之朝向相反之朝向。圖23(b)中，與圖17不同，擴散層72、一部分防擴散層71、一部分通道半導體層15、及一部分記憶體絕緣膜14被去除。而且，圖23(b)之記憶胞陣列晶圓1具備與下部半導體層61b相同之下部半導體層76a、與中間半導體層61c相同之中間半導體層76b、以及與上部半導體層61d相同之上部半導體層76c作為源極層76。結果為，圖23(b)之中間半導 體層76b與通道半導體層15之底部(下部)接觸。因此，圖23(b)之構造亦作為GIDL發生器而發揮作用。應留意本實施形態中空腔H2係位於中間半導體層76b內。
圖23(b)之源極層76具備：設置於複數個柱狀部CL下方之第1區域R1、及自第1區域R1朝各個柱狀部CL之通道半導體層15之底部突出之複數個第2區域R2。圖23(b)中圖示出該等柱狀部CL中之1個、與該等第2區域R2中之1個。各第2區域R2與對應之柱狀部CL之通道半導體層15之底部接觸。又，於以與圖17之情形相同之朝向圖示本實施形態之記憶胞陣列晶圓1之情形時，應留意第1區域R1係位於複數個柱狀部CL之“上方”。本實施形態之源極層76例如於圖17之步驟中，能夠藉由實施與形成圖4之源極層61時相同之替換步驟而形成。本實施形態之源極層76為第2半導體層之例。
圖24係用以說明第5實施形態之半導體裝置之製造方法之另一剖視圖。
圖24(a)中顯示與圖23(a)相同之記憶胞陣列晶圓1。然而，與圖23(a)之柱狀部CL相比，圖24(a)之柱狀部CL形成於遠離元件分離絕緣膜64之位置。因此，圖24(a)之通道半導體層15之底部難以受到替換步驟之影響，故與圖23(a)相比位於較低之高度。這成為於圖23(a)之柱狀部CL與圖24(a)之柱狀部CL之間產生GIDL之差之原因。
圖24(b)中顯示與圖23(b)相同之記憶胞陣列晶圓1。然而，與圖23(b)之柱狀部CL相比，圖24(b)之柱狀部CL形成於遠離元件分離絕緣膜64之位置。因此，圖24(b)之通道半導體層15之底部難以受到替換步驟之影響，故與圖23(b)相比位於較低之高度，但並無比較例般較大之高 度差。因此，根據本實施形態，能夠抑制圖23(b)之柱狀部CL與圖24(b)之柱狀部CL之間產生GIDL之差。
如此，根據本實施形態，藉由使第3實施形態之構造變化，根據GIDL之觀點而能夠實現構造優異之半導體裝置。
以上，對若干實施形態進行了說明，但該等實施形態係作為示例而提出者，並不意圖限定發明之範圍。本說明書中說明之新穎之裝置及方法能以其它各種形態實施。而且，對於本說明書中說明之裝置及方法之形態，可於不脫離發明主旨之範圍內進行各種省略、置換、變更。隨附之申請專利範圍及與其均等範圍意圖包含發明之範圍或主旨中所包含之該等形態及變化例。
[相關申請]
本案享有以日本專利申請2019-38765號(申請日：2019年3月4日)為基礎申請之優先權。本案藉由參照該基礎申請而包含基礎申請之全部內容。
1:記憶胞陣列晶圓(記憶胞陣列晶片)
2:電路晶圓(電路晶片)
12:絕緣層
13:電極層
14:記憶體絕緣膜
15:通道半導體層
16:接觸插塞
17:導通孔插塞
21:配線層
22:導通孔插塞
23:配線層
24:導通孔插塞
25:配線層
26:導通孔插塞
27:金屬墊
28:層間絕緣膜
31:基板
32:接觸插塞
41:配線層
42:導通孔插塞
43:配線層
44:導通孔插塞
45:配線層
46:導通孔插塞
47:金屬墊
48:層間絕緣膜
51:擴散層
52:金屬層
53:導通孔插塞
54:金屬墊
55:絕緣膜
CL:柱狀部

Claims (12)

  1. 一種半導體裝置，其具備：  第1晶片，其包含：  第1基板，及  邏輯電路，其設置於上述第1基板上；  第2晶片，其設置於上述第1晶片之上方，接合於上述第1晶片，且包含：  複數個電極層，其等設置於上述邏輯電路之上方，且積層於第1方向，  第1半導體層，其在上述複數個電極層內於上述第1方向延伸，  第2半導體層，其在上述複數個電極層內於上述第1方向延伸，  金屬層，其設置於上述複數個電極層之最上層之上方，  第3半導體層，其連接上述金屬層與上述第1半導體層，及  第4半導體層，其連接上述金屬層與上述第2半導體層；及  接合金屬，其設置於上述第1晶片與上述第2晶片之接合面上，上述第1半導體層及上述邏輯電路經由上述接合金屬而電性連接；且  上述第3半導體層包含雜質，且具有比上述第1半導體層之雜質濃度高的雜質濃度，  上述第4半導體層包含雜質，且具有比上述第2半導體層之雜質濃度高的雜質濃度。
  2. 如請求項1之半導體裝置，其中上述金屬層環狀地包圍上述第3半導體層。
  3. 如請求項1之半導體裝置，其中上述金屬層環狀地包圍上述第4半導體層。
  4. 如請求項1之半導體裝置，其中上述第3半導體層環狀地包圍上述第1半導體層。
  5. 如請求項1之半導體裝置，其中上述第4半導體層環狀地包圍上述第2半導體層。
  6. 如請求項1之半導體裝置，其中  上述第1半導體層具有於上述第1方向延伸之柱狀形狀，  上述第3半導體層具有在上述第1半導體層上於上述第1方向延伸之柱狀形狀。
  7. 如請求項1之半導體裝置，其中  上述第2半導體層具有於上述第1方向延伸之柱狀形狀，  上述第4半導體層具有在上述第2半導體層上於上述第1方向延伸之柱狀形狀。
  8. 如請求項1之半導體裝置，其中  上述第1半導體層包含：於第1絕緣體之側面周圍設置之第1部分、及於上述第1絕緣體及上述第1部分上設置之第2部分，且  上述第3半導體層設置於上述第2部分上。
  9. 如請求項8之半導體裝置，其進而具備：  第2絕緣體，其設置於上述第2部分之側面周圍而形成環狀形狀。
  10. 如請求項1之半導體裝置，其中  上述第2半導體層包含：於第3絕緣體之側面周圍設置之第3部分、及於上述第3絕緣體及上述第3部分上設置之第4部分，且  上述第4半導體層設置於上述第4部分上。
  11. 如請求項10之半導體裝置，其進而具備：  第4絕緣體，其設置於上述第4部分之側面周圍而形成環狀形狀。
  12. 如請求項1之半導體裝置，其中上述第3半導體層及上述第4半導體層設置於相同之半導體層。
TW111102693A 2019-03-04 2019-07-02 半導體裝置 TWI785968B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2019-038765 2019-03-04
JP2019038765A JP2020145233A (ja) 2019-03-04 2019-03-04 半導体装置およびその製造方法

Publications (2)

Publication Number Publication Date
TW202220188A TW202220188A (zh) 2022-05-16
TWI785968B true TWI785968B (zh) 2022-12-01

Family

ID=72335623

Family Applications (4)

Application Number Title Priority Date Filing Date
TW109119539A TWI756711B (zh) 2019-03-04 2019-07-02 半導體裝置及其製造方法
TW111102693A TWI785968B (zh) 2019-03-04 2019-07-02 半導體裝置
TW108123217A TWI711164B (zh) 2019-03-04 2019-07-02 半導體裝置及其製造方法
TW111141448A TW202310344A (zh) 2019-03-04 2019-07-02 半導體裝置

Family Applications Before (1)

Application Number Title Priority Date Filing Date
TW109119539A TWI756711B (zh) 2019-03-04 2019-07-02 半導體裝置及其製造方法

Family Applications After (2)

Application Number Title Priority Date Filing Date
TW108123217A TWI711164B (zh) 2019-03-04 2019-07-02 半導體裝置及其製造方法
TW111141448A TW202310344A (zh) 2019-03-04 2019-07-02 半導體裝置

Country Status (4)

Country Link
US (2) US11107802B2 (zh)
JP (1) JP2020145233A (zh)
CN (2) CN111653573B (zh)
TW (4) TWI756711B (zh)

Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2020145233A (ja) * 2019-03-04 2020-09-10 キオクシア株式会社 半導体装置およびその製造方法
JP2021044498A (ja) * 2019-09-13 2021-03-18 キオクシア株式会社 半導体装置の製造方法
JP2021150574A (ja) * 2020-03-23 2021-09-27 キオクシア株式会社 半導体装置
WO2021260792A1 (ja) * 2020-06-23 2021-12-30 キオクシア株式会社 半導体記憶装置
JP2022041054A (ja) * 2020-08-31 2022-03-11 キオクシア株式会社 半導体記憶装置
JP2022095359A (ja) * 2020-12-16 2022-06-28 キオクシア株式会社 半導体装置およびその製造方法
CN116547757A (zh) 2020-12-17 2023-08-04 铠侠股份有限公司 半导体存储装置
JP2022191901A (ja) * 2021-06-16 2022-12-28 キオクシア株式会社 半導体装置およびその製造方法
JP2023001787A (ja) * 2021-06-21 2023-01-06 キオクシア株式会社 半導体装置およびその製造方法
JP2023025904A (ja) * 2021-08-11 2023-02-24 キオクシア株式会社 半導体装置およびその製造方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20100159657A1 (en) * 2005-12-28 2010-06-24 Kabushiki Kaisha Toshiba Semiconductor memory device and method of fabricating the same
CN108377660A (zh) * 2015-12-22 2018-08-07 桑迪士克科技有限责任公司 用于三维存储器器件的贯穿存储器层级通孔结构
TWI652785B (zh) * 2008-09-19 2019-03-01 日商半導體能源研究所股份有限公司 顯示裝置
TWI652804B (zh) * 2016-09-15 2019-03-01 東芝記憶體股份有限公司 Semiconductor memory device

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001257325A (ja) * 2000-03-08 2001-09-21 Nec Corp 半導体記憶装置及びその製造方法
KR100937989B1 (ko) * 2003-06-10 2010-01-21 주식회사 하이닉스반도체 금속-절연막-금속 캐패시터를 갖는 반도체 메모리 소자의제조방법
KR100713065B1 (ko) * 2004-07-30 2007-05-02 주식회사 하이닉스반도체 실린더형 스토리지노드를 포함하는 반도체메모리장치의제조 방법
KR20070121344A (ko) * 2006-06-22 2007-12-27 삼성전자주식회사 반도체 메모리 소자 및 그 형성방법
JP4552946B2 (ja) * 2007-01-31 2010-09-29 エルピーダメモリ株式会社 半導体記憶装置および半導体記憶装置の製造方法
JP5364342B2 (ja) 2008-11-10 2013-12-11 株式会社東芝 不揮発性半導体記憶装置、及びその製造方法
JP2010219409A (ja) 2009-03-18 2010-09-30 Toshiba Corp 不揮発性半導体記憶装置
KR101893848B1 (ko) * 2011-06-16 2018-10-04 삼성전자주식회사 수직 소자 및 비-수직 소자를 갖는 반도체 소자 및 그 형성 방법
JP2013187337A (ja) 2012-03-07 2013-09-19 Toshiba Corp 不揮発性半導体記憶装置
US9508731B2 (en) 2015-03-24 2016-11-29 Intel Corporation Pillar arrangement in NAND memory
US20160372481A1 (en) 2015-06-16 2016-12-22 Kabushiki Kaisha Toshiba Non-volatile memory device
US10109641B2 (en) * 2015-08-10 2018-10-23 Toshiba Memory Corporation Semiconductor device and method for manufacturing same
WO2017099220A1 (ja) * 2015-12-09 2017-06-15 株式会社 東芝 半導体装置及びその製造方法
EP4071787B1 (en) * 2015-12-18 2023-09-27 Floadia Corporation Memory cell, nonvolatile semiconductor storage device, and method for manufacturing nonvolatile semiconductor storage device
JP2018041907A (ja) 2016-09-09 2018-03-15 東芝メモリ株式会社 半導体装置及びその製造方法
US10629616B1 (en) 2019-02-13 2020-04-21 Sandisk Technologies Llc Bonded three-dimensional memory devices and methods of making the same by replacing carrier substrate with source layer
JP2020145233A (ja) * 2019-03-04 2020-09-10 キオクシア株式会社 半導体装置およびその製造方法

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20100159657A1 (en) * 2005-12-28 2010-06-24 Kabushiki Kaisha Toshiba Semiconductor memory device and method of fabricating the same
TWI652785B (zh) * 2008-09-19 2019-03-01 日商半導體能源研究所股份有限公司 顯示裝置
CN108377660A (zh) * 2015-12-22 2018-08-07 桑迪士克科技有限责任公司 用于三维存储器器件的贯穿存储器层级通孔结构
TWI652804B (zh) * 2016-09-15 2019-03-01 東芝記憶體股份有限公司 Semiconductor memory device

Also Published As

Publication number Publication date
TW202310344A (zh) 2023-03-01
TWI711164B (zh) 2020-11-21
TW202105690A (zh) 2021-02-01
CN117858509A (zh) 2024-04-09
CN111653573B (zh) 2024-01-30
US11948929B2 (en) 2024-04-02
JP2020145233A (ja) 2020-09-10
US20200286876A1 (en) 2020-09-10
TWI756711B (zh) 2022-03-01
TW202034514A (zh) 2020-09-16
CN111653573A (zh) 2020-09-11
US11107802B2 (en) 2021-08-31
US20210358900A1 (en) 2021-11-18
TW202220188A (zh) 2022-05-16

Similar Documents

Publication Publication Date Title
TWI785968B (zh) 半導體裝置
TWI814591B (zh) 半導體裝置
TWI757836B (zh) 半導體裝置及其製造方法
TWI770401B (zh) 半導體裝置及其製造方法
TWI782400B (zh) 半導體裝置及其製造方法
TWI776181B (zh) 半導體裝置及半導體裝置的製造方法
US20220223498A1 (en) Backside or frontside through substrate via (tsv) landing on metal
JP2023001787A (ja) 半導体装置およびその製造方法
JP2020150226A (ja) 半導体装置およびその製造方法
TWI784292B (zh) 半導體裝置及其製造方法
TW202238963A (zh) 半導體記憶裝置及半導體記憶裝置之製造方法
JP2023040988A (ja) 半導体装置およびその製造方法
JP2023034974A (ja) 半導体装置および基板
TW202312366A (zh) 半導體裝置及其製造方法