CN111653573B - 半导体装置及其制造方法 - Google Patents

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Abstract

本实施方式提供一种能够将配线层恰当地连接于存储单元的半导体层的半导体装置及其制造方法。根据一实施方式，半导体装置具备：第1衬底；及多个电极层，设置在所述第1衬底的上方，且积层在第1方向。所述装置还具备：第1半导体层，在所述多个电极层内沿所述第1方向延伸；及金属层，设置在所述多个电极层中的最上层的上方，且与所述第1方向交叉而延伸。所述装置还具备第2半导体层，设置在所述第1半导体层与所述金属层之间，将所述第1半导体层与所述金属层电连接，且包含杂质浓度比所述第1半导体层高的杂质扩散层。

Description

半导体装置及其制造方法
[相关申请]
本申请享有以日本专利申请2019-38765号(申请日：2019年3月4日)作为基础申请的优先权。本申请案通过参考该基础申请而包含基础申请的全部内容。
技术领域
本发明的实施方式涉及一种半导体装置及其制造方法。
背景技术
在如三维存储器之类结构微细且复杂的半导体装置中，将配线层如何连接于构成存储单元的通道半导体层为重大课题。通常，在制造三维存储器的情况下，在衬底上形成牺牲层之后，将该牺牲层替换为配线层(更新步骤)，形成存储单元。然而，在将该牺牲层更新成例如成为配线层的源极层时，有难以进行将存储单元恰当地连接于源极层的更新步骤的情况。
发明内容
实施方式提供一种能够将配线层恰当地连接于存储单元的半导体层的半导体装置及其制造方法。
根据一实施方式，半导体装置具备：第1衬底；及多个电极层，设置在所述第1衬底的上方，且积层在第1方向。所述装置还具备：第1半导体层，在所述多个电极层内沿所述第1方向延伸；及金属层，设置在所述多个电极层中的最上层的上方，且与所述第1方向交叉而延伸。所述装置还具备第2半导体层，设置在所述第1半导体层与所述金属层之间，将所述第1半导体层与所述金属层电连接，且包含杂质浓度比所述第1半导体层高的杂质扩散层。
附图说明
图1(a)及(b)、图2(a)及(b)是表示第1实施方式的半导体装置的制造方法的剖视图。
图3是表示第1实施方式的柱状部的结构的剖视图。
图4是表示第1实施方式的比较例的半导体装置的制造方法的剖视图。
图5(a)及(b)、图6(a)及(b)是表示第2实施方式的半导体装置的制造方法的剖视图。
图7～17是表示第3实施方式的半导体装置的制造方法的剖视图。
图18(a)及(b)、图19(a)及(b)、图20(a)及(b)、图21(a)及(b)、图22(a)及(b)是表示第4实施方式的半导体装置的制造方法的剖视图。
图23(a)、(b)是用以说明第5实施方式的半导体装置的制造方法的剖视图。
图24(a)、(b)是用以说明第5实施方式的半导体装置的制造方法的另一剖视图。
具体实施方式
以下，参考附图说明本发明的实施方式。对于图1至图24中相同或相似的构成标注相同的符号，且省略重复的说明。
(第1实施方式)
图1及图2(a)-图2(b)是表示第1实施方式的半导体装置的制造方法的剖视图。本实施方式的半导体装置是将阵列晶片1与电路晶片2贴合而制造的三维存储器。
首先，准备图1(a)所示的阵列晶片1。图1(a)中显示衬底11、及形成在衬底11上的各种层。衬底11例如为硅衬底等半导体衬底。图1(a)中显示与衬底11的表面平行且相互垂直的X方向及Y方向、及与衬底11的表面垂直的Z方向。X方向、Y方向、及Z方向相互正交。本说明书中，将+Z方向作为上方向处理，将-Z方向作为下方向处理。-Z方向可与重力方向一致，也可与重力方向不一致。Z方向为第1方向的例子。
阵列晶片1例如以如下方式制造。
首先，在衬底11上交替形成多个绝缘层12与多个电极层13。由此，这些电极层13在与衬底11的表面交叉的Z方向相互隔开而积层，成为在X方向或Y方向扩展的形状。绝缘层12例如为硅氧化膜。电极层13例如为W(钨)层，且作为字线、或选择存储器阵列的选择栅极线等的控制电极而发挥功能。其次，在这些绝缘层12及电极层13内，形成分别具有沿Z方向延伸的柱状形状的多个柱状部CL。各柱状部CL是通过以下方式形成，即，形成贯通这些绝缘层12及电极层13的存储器孔，且在存储器孔内依次形成存储器绝缘膜14与通道半导体层15。通道半导体层15为第1半导体层的例子。电极层13、存储器绝缘膜14、及通道半导体层15构成存储单元阵列。即，多个柱状部CL从衬底11的上方观察时排列成阵列状而设置，换句话说，在各电极层13的面内方向上排列成阵列状而设置。
图1(a)中还显示在通道半导体层15上等依次形成的接触插塞16、通孔插塞17、配线层21、通孔插塞22、配线层23、通孔插塞24、配线层25、及通孔插塞26。这些插塞与配线层例如分别为金属插塞与金属层，例如由Cu(铜)、以Cu作为主成分的合金、W(钨)、以W作为主成分的合金等而形成。图1(a)中还显示形成在通孔插塞26上的金属垫27、及以覆盖这些插塞及配线层的方式形成的层间绝缘膜28。金属垫27例如由Cu或以Cu作为主成分的合金而形成。图1(a)中，配线层21例如作为位线而发挥功能。此外，图1(a)中，省略了配线层21中邻接的位线的图示。
此外，电极层13也可由更新步骤而形成。该情况下，在衬底11上交替形成多个绝缘层12与多个牺牲层，在这些绝缘层12及牺牲层内形成多个柱状部CL。之后，去除牺牲层，将多个电极层13埋入至由此形成的绝缘层12间的多个空腔。以此方式，将牺牲层替换为电极层13。牺牲层的例子为与绝缘层12不同的绝缘层，例如为硅氮化膜。
其次，准备图1(b)所示的电路晶片2，将阵列晶片1贴合于电路晶片2。电路晶片2具备控制本实施方式的半导体装置的动作的逻辑电路。电路晶片2为第1晶片的例子，阵列晶片1为第2晶片的例子。
在将阵列晶片1贴合于电路晶片2时，将图1(a)所示的阵列晶片1上下颠倒之后，将阵列晶片1贴合于电路晶片2。此处，继续将+Z方向作为上方向处理，将-Z方向作为下方向处理，故将X、Y、及Z方向固定在阵列晶片1及电路晶片2的周围的空间而考虑。因此，相对于图1(a)的柱状部CL位于衬底11的+Z方向，图1(b)的柱状部CL位于衬底11的-Z方向。不仅第1实施方式，下述另一实施方式中也同样地处理X、Y、及Z方向。
电路晶片2是将构成逻辑电路的MOS晶体管等多个元件(未图示)形成在包含硅等半导体的衬底31上，且在衬底31上的元件的扩散层上形成接触插塞32。
如图1(b)所示，电路晶片2还包含：多个配线层41、43、45；多个通孔插塞42、44、46；及金属垫47。这些多个插塞与多个配线层例如分别为金属插塞与金属层，例如由Cu(铜)、以Cu作为主成分的合金、W(钨)、以W(钨)作为主成分的合金等而形成。图1(b)中还显示形成在通孔插塞46上的金属垫47、及以覆盖这些插塞及配线层的方式形成的层间绝缘膜48。金属垫47例如由Cu或以Cu作为主成分的合金而形成。
阵列晶片1与电路晶片2的贴合除对两者施加机械压力外，还要在使层间绝缘膜28与层间绝缘膜48相互接着之后，通过使密接的阵列晶片1及电路晶片2退火将金属垫27与金属垫47相互接合而进行。此外，此处，电极层13、存储器绝缘膜14、及通道半导体层15位于衬底31的上方。衬底31为第1衬底的例子，衬底11为第2衬底的例子。
此外，图1(b)中，明示出层间绝缘膜28与层间绝缘膜48的交界面、及金属垫27与金属垫47的交界面，但在所述退火后有无法观察到这些交界面的情况。然而，可通过检测具有这些交界面的位置、例如金属垫27的侧面或金属垫47的侧面的斜度(侧面扩展的一侧为交界侧)、或金属垫27的侧面与金属垫47的位置偏移(位置偏移面为交界)而推断。
其次，从阵列晶片1去除衬底11(图2(a))。衬底11例如可通过蚀刻或CMP(ChemicalMechanical Polishing，化学机械研磨)而去除。此时，位于比最上层的绝缘层12的上表面更高位置的存储器绝缘膜14的部分也要去除。结果为，多个通道半导体层15各自的表面露出。
其次，在衬底31的整个面依次形成扩散层51与金属层52(图2(b))。结果为，扩散层51形成在各通道半导体层15的表面、及最上层的绝缘层12上表面，且与各通道半导体层15电连接。进而，金属层52形成在扩散层51上，且与扩散层51电连接。扩散层51之整体成为在X方向及Y方向扩展的形状，金属层52也是整体成为在X方向及Y方向扩展的形状。扩散层51具有以环状包围通道半导体层15的形状。金属层52具有以环状包围扩散层51的形状。扩散层51例如为n+型多晶硅层等杂质半导体层，且具有比通道半导体层15高的杂质浓度。扩散层51为第2半导体层的例子。扩散层51及金属层52作为源极层发挥功能。此外，也可代替金属层52而形成除金属层以外的导电层(例如，掺有硼的N型多晶硅层等掺有杂质的多晶硅层)。
其次，在金属层52上形成通孔插塞53，且在通孔插塞53上形成金属垫54(图2(b))。金属垫54例如由Al(铝)、或以Al作为主成分的合金而形成。金属垫54是本实施方式的半导体装置的外部连接垫，能够经由焊锡球、金属凸块、接合线等而连接于安装衬底或其它装置。图2(b)中还显示以覆盖金属层52等的方式形成的绝缘膜55。
之后，阵列晶片1及电路晶片2被切断成多个半导体芯片。以此方式制造本实施方式的半导体装置(半导体芯片)。多个切断的半导体芯片各自的阵列晶片1部分及电路晶片2部分分别被称为阵列芯片及电路芯片。
此外，本实施方式中将阵列晶片1与电路晶片2贴合，但也可取而代之将阵列晶片1彼此贴合。参考图1及图2(a)-图2(b)的以上所述的内容、或参考图3～图24的以后所述的内容也能够应用于阵列晶片1彼此的贴合。
图3是表示第1实施方式的柱状部CL的结构的剖视图。
如图3所示，柱状部CL依次具备存储器绝缘膜14与通道半导体层15，存储器绝缘膜14依次具备阻挡绝缘膜14a、电荷储存层14b、及隧道绝缘膜14c。
电荷储存层14b例如为硅氮化膜，在绝缘层12及电极层13的侧面隔着阻挡绝缘膜14a而形成。通道半导体层15例如为多晶硅层，在电荷储存层14b的侧面隔着隧道绝缘膜14c而形成。阻挡绝缘膜14a及隧道绝缘膜14c各自例如为硅氧化膜或金属绝缘膜。阻挡绝缘膜14a、电荷储存层14b、隧道绝缘膜14c、及通道半导体层15沿Z方向延伸而设置。
图4是表示第1实施方式的比较例的半导体装置的制造方法的剖视图。
图4是与图1(a)对应的剖视图，显示依次设置在衬底11与最下层的绝缘层12之间的源极层61、层间绝缘膜62、及栅极层63。源极层61中，显示依次设置在衬底11上的金属层61a、下部半导体层61b、中间半导体层61c、及上部半导体层61d。要留意中间半导体层61c是与通道半导体层15的侧面相接的。下部半导体层61b、中间半导体层61c、及上部半导体层61d例如为n型多晶硅层。
以上层除中间半导体层61c外，依次形成在衬底11上。另一方面，中间半导体层61c由如下的更新步骤而形成。首先，在衬底11上依次形成金属层61a、下部半导体层61b、牺牲层、及上部半导体层61d。其次，形成之后供元件分离绝缘膜64埋入的槽，使用该槽将牺牲层替换为中间半导体层61c，之后将元件分离绝缘膜64埋入至槽中。在去除该牺牲层时，牺牲层侧面的存储器绝缘膜14也要去除。结果为，中间半导体层61c以与通道半导体层15的侧面相接的方式而形成。
在制造比较例的半导体装置时，例如以下所述将成问题。(1)以贯通金属层61a、下部半导体层61b、牺牲层、及上部半导体层61d的方式形成存储器孔较为困难。(2)使用所述槽恰当地进行更新步骤较为困难。另外，(3)在更新步骤中，一面使通道半导体层15残留一面去除存储器绝缘膜14较为困难。此外，(4)在更新步骤中，在下部半导体层61b与上部半导体层61d之间的空腔内通过外延生长而形成中间半导体层61c较为困难。这样，在比较例中，关于与源极层61的连接结构的形成，有可能产生各种问题。
相对于此，本实施方式的源极层(扩散层51及金属层52)是在阵列晶片1与电路晶片2贴合后形成。具体而言，在阵列晶片1与电路晶片2贴合后去除衬底11而使通道半导体层15露出，在通道半导体层15的表面形成源极层。由此，根据本实施方式，与比较例相比能够容易地形成存储器孔、或能够不执行如比较例的更新步骤而形成源极层。
如上，在本实施方式中，将阵列晶片1贴合于电路晶片2上，从阵列晶片1去除衬底11，在通道半导体层15的表面形成扩散层51。由此，根据本实施方式，能够将扩散层51恰当地连接于通道半导体层15。例如，根据本实施方式，能够将扩散层51简单地连接于通道半导体层15而不会产生比较例的各种问题。
(第2实施方式)
图5及图6是表示第2实施方式的半导体装置的制造方法的剖视图。
首先，准备图5(a)所示的阵列晶片1。本实施方式的各柱状部CL除存储器绝缘膜14及通道半导体层15外，还具备扩散层18。扩散层18例如为n+型多晶硅层等杂质半导体层。扩散层18为第2半导体层的例子。
与第1实施方式同样地，存储器绝缘膜14与通道半导体层15具有沿Z方向延伸的柱状形状。同样地，扩散层18也具有沿Z方向延伸的柱状形状。具体而言，扩散层18具有从通道半导体层15的底部沿-Z方向延伸的形状，且电连接于通道半导体层15。本实施方式中，在通道半导体层15的底部设置着扩散层18，故要留意本实施方式的通道半导体层15底部的位置是与第1实施方式的通道半导体层15底部的位置不同的。存储器绝缘膜14以具有筒状形状的方式形成在通道半导体层15及扩散层18的周围。各柱状部CL是形成贯通绝缘层12及电极层13的存储器孔，且在该存储器孔内形成存储器绝缘膜14之后，在存储器孔内进而形成扩散层18及通道半导体层15。
其次，准备图5(b)所示的电路晶片2，将阵列晶片1贴合于电路晶片2。本实施方式的电路晶片2的结构与第1实施方式的电路晶片2的结构相同。
此外，要留意图5(b)的阵列晶片1的朝向是与图5(a)的阵列晶片1的朝向相反的。这和图1(a)的阵列晶片1与图1(b)的阵列晶片1的关系相同。结果为，在图5(b)中，通道半导体层15的上述底部成为通道半导体层15的上部而非下部。由此，图5(b)的扩散层18具有从通道半导体层15的上部沿+Z方向延伸的形状。
其次，从阵列晶片1去除衬底11(图6(a))。此时，位于比最上层的绝缘层12的上表面更高位置的存储器绝缘膜14也要去除。结果为，扩散层18露出。
其次，在衬底31的整个面形成金属层52(图6(b))。结果为，金属层52形成在扩散层18的表面、及最上层的绝缘层12的上表面，且电连接于扩散层18。扩散层18及金属层52作为源极层发挥功能。
其次，在金属层52上形成通孔插塞53，且在通孔插塞53上形成金属垫54(图6(b))。图6(b)中还显示以覆盖金属层52等的方式形成的绝缘膜55。
之后，阵列晶片1及电路晶片2被切断成多个半导体芯片。以此方式制造本实施方式的半导体装置(半导体芯片)。
此处，比较第1及第2实施方式。
第1实施方式中，在将阵列晶片1与电路晶片2贴合之后形成扩散层51。扩散层51例如在非晶硅层内掺入杂质，之后通过将非晶硅层退火结晶化而形成。该情况下，有其热由于该退火条件而对金属垫27、47的接合部造成恶劣影响的担忧。
另一方面，本第2实施方式中，在将阵列晶片1与电路晶片2贴合之前形成扩散层18。扩散层18例如通过与扩散层51相同的方法而形成。因此，在该退火时金属垫27、47的接合部尚不存在，故能够避免所述第1实施方式中顾虑的问题。另外，本实施方式的扩散层18与图4所示的比较例的中间半导体层61c不同，可不使用取代牺牲层的更新步骤而形成，故不会产生所述比较例的问题。
此外，与第2实施方式相比，第1实施方式中，例如具有可简单地执行在存储器孔内埋入各种层的步骤的优点。
如上，本实施方式中，在形成位于通道半导体层15下的扩散层18之后，将阵列晶片1贴合于电路晶片2上。由此，根据本实施方式，与第1实施方式同样地，能够将扩散层18恰当地连接于通道半导体层15。例如，根据本实施方式，能够抑制比较例的各种问题，并且将扩散层51简单地连接于通道半导体层15。
(第3实施方式)
图7至图17是表示第3实施方式的半导体装置的制造方法的剖视图。本实施方式的半导体装置相当于第2实施方式的半导体装置的一例。
首先，在阵列晶片1的衬底11上，依次形成基底绝缘膜65、层间绝缘膜62、及栅极层63，且在栅极层63上交替形成多个绝缘层12与多个牺牲层66(图7)。基底绝缘膜65例如为硅氮化膜，层间绝缘膜62例如为硅氧化膜，栅极层63例如为n+型多晶硅层。绝缘层12例如为硅氧化膜，牺牲层66例如为硅氮化膜。其次，形成贯通绝缘层12、牺牲层66、栅极层63、及层间绝缘膜62的多个存储器孔H1及埋入绝缘膜67(图7)。埋入绝缘膜67例如为硅氧化膜。
其次，将各存储器孔H1内的栅极层63的侧面氧化(图8)。结果为，在各存储器孔H1内的栅极层63的侧面，形成具有环状形状的氧化膜68(例如硅氧化膜)。由此，要留意各存储器孔H1的直径在氧化膜68的位置变窄。氧化膜68为第2绝缘膜的例子。
其次，在各存储器孔H1的侧面及底面，依次形成存储器绝缘膜14、第1主体层15a、防扩散层71、及扩散层72(图8)。第1主体层15a是成为通道半导体层15的一部分的层，例如作为非晶硅层而形成，且通过之后的退火而变化为多晶硅层。防扩散层71是用以防止杂质从扩散层72向第1主体层15a等扩散的层，例如为硅氧化膜。扩散层72例如作为n型非晶硅层而形成，且通过之后的退火而变化为n型多晶硅层。扩散层72作为源极层的一部分发挥功能。
本实施方式的扩散层72形成为以氧化膜68的高度堵塞各存储器孔H1的厚度。图8中，要留意在氧化膜68的上方各存储器孔H1并未堵塞。在各存储器孔H1内，空腔H2残留在氧化膜68下方的扩散层72内，但这种空腔H2也可不残留。本实施方式中，环状形状的氧化膜68包围扩散层72或第1主体层15a的周围。
此外，本实施方式中，由氧化膜68使各存储器孔H1的直径变窄，但也可通过其它方法变窄。例如，通过将各存储器孔H1内的栅极层63的侧面加工成锥形状也可使各存储器孔H1的直径变窄。
其次，通过细化而去除氧化膜68上方的扩散层72，且通过蚀刻而去除氧化膜68上方的防扩散层71(图9)。
其次，在各存储器孔H1的侧面及底面形成第2主体层15b(图10)。第2主体层15b是与第1主体层15a一起成为通道半导体层15的一部分的层，例如作为非晶硅层而形成，且通过之后的退火而变化为多晶硅层。第2主体层15b以和第1主体层15a与扩散层72接触的方式形成。以下，将第1及第2主体层15a、15b统一记作通道半导体层15。
其次，在各存储器孔H1内形成核心绝缘膜73(图11)。核心绝缘膜73例如为硅氧化膜。要留意本实施方式的核心绝缘膜73未形成在氧化膜68的环的内部，而是形成在氧化膜68的上方。核心绝缘膜73为第1绝缘膜的例子。其次，去除存储器孔H1外的存储器绝缘膜14、通道半导体层15、及核心绝缘膜73，之后在衬底11的整个面形成覆盖绝缘膜74(图11)。覆盖绝缘膜74例如为硅氧化膜。
图11表示通道半导体层15的第1部分P1与第2部分P2。第1部分P1位于氧化膜68的上方，且设置在核心绝缘膜73的侧面的周围。第2部分P2位于氧化膜68的环的内部等，且设置在第1部分P1及核心绝缘膜73的下方。扩散层72设置在第2部分P2的下方。此外，在阵列晶片1与电路晶片2贴合后，第1部分P1及核心绝缘膜73位于第2部分P2的下方，第2部分P2位于扩散层72的下方。
其次，在覆盖绝缘膜74、绝缘层12、及牺牲层66内形成槽，且使用槽将牺牲层66替换为电极层13，之后将元件分离绝缘膜64埋入至槽(图12)。元件分离绝缘膜64例如为硅氧化膜。
其次，去除覆盖绝缘膜74，在衬底11上形成接触插塞16、通孔插塞17、配线层21、通孔插塞22、配线层23、通孔插塞24、配线层25、通孔插塞26、金属垫27、层间绝缘膜28、及通孔插塞75(图13)。通孔插塞75在埋入绝缘膜67及层间绝缘膜28内，形成在配线层21下。
其次，准备图14所示的电路晶片2，将阵列晶片1贴合于电路晶片2。本实施方式的电路晶片2的结构与第1及第2实施方式的电路晶片2的结构相同。但是，图14中还显示构成逻辑电路的MOS晶体管的栅极绝缘膜33及栅极电极34。栅极绝缘膜33及栅极电极34依次形成在衬底31上。
其次，通过CMP去除衬底11，且通过回蚀使基底绝缘膜65薄膜化(图15)。结果为，各柱状部CL的存储器绝缘膜14露出。
其次，通过该回蚀而去除基底绝缘膜65，并且通过该回蚀而去除各柱状部CL的存储器绝缘膜14、第1主体层15a、及防扩散层71的一部分(图16)。结果为，各柱状部CL的扩散层72露出。进而，通孔插塞75露出。
其次，在衬底31的整个面依次形成金属层52及绝缘膜55(图17)。结果为，在各柱状部CL的扩散层72上形成金属层52，且扩散层72及金属层52相互电连接。扩散层72及金属层52作为源极层发挥功能。金属层52也形成在通孔插塞75上。
图17中显示通道半导体层15的第1部分P1与第2部分P2。第1部分P1设置在核心绝缘膜73的侧面的周围，第2部分P2设置在第1部分P1及核心绝缘膜73上。扩散层72设置在通道半导体层15的第2部分P2上。
之后，阵列晶片1及电路晶片2被切断成多个半导体芯片。以此方式制造本实施方式的半导体装置(半导体芯片)。
根据本实施方式，能够以扩散层72的形态实现第2实施方式的扩散层18。由此，根据本实施方式，与第1及第2实施方式同样地，能够将扩散层72恰当地连接于通道半导体层15。
(第4实施方式)
图18至图22是表示第4实施方式的半导体装置的制造方法的剖视图。本实施方式相当于第3实施方式的变化例。相对于第3实施方式的扩散层72形成为柱状形状，本实施方式的扩散层72形成为环状形状。
首先，在阵列晶片1的衬底11上依次形成基底绝缘膜65、层间绝缘膜62、及栅极层63，且在栅极层63上交替形成多个绝缘层12与多个牺牲层66(图18(a))。其次，形成贯通绝缘层12、牺牲层66、栅极层63、及层间绝缘膜62的多个存储器孔H1(图18(a))。其次，蚀刻各存储器孔H1内的栅极层63的侧面(图18(a))。结果为，在栅极层63的侧面，形成具有环状形状的空腔H3。换句话说，包含存储器孔H1与空腔H3的空间的直径在栅极层63的位置变大。
其次，在各存储器孔H1及各空腔H3的表面，依次形成存储器绝缘膜14、第1主体层15a、防扩散层71、及扩散层72(图18(b))。本实施方式的扩散层72形成为堵塞各空腔H3、且未堵塞各存储器孔H1的厚度。
其次，通过细化而去除扩散层72的一部分，且通过蚀刻而去除防扩散层71的一部分(图19(a))。扩散层72与防扩散层71以残留在各空腔H3内的方式从各存储器孔H1等去除。结果为，在空腔H3内形成具有环状形状的扩散层72。
其次，在各存储器孔H1及各空腔H3的表面，形成第2主体层15b(图19(b))。第2主体层15b以与第1主体层15a和扩散层72接触的方式形成。以下，将第1及第2主体层15a、15b统一记为通道半导体层15。
其次，在各存储器孔H1内形成核心绝缘膜73(图20(a))。本实施方式的核心绝缘膜73也形成在扩散层72的环的内部。其次，去除存储器孔H1外的存储器绝缘膜14、通道半导体层15、及核心绝缘膜73，之后在衬底11的整个面形成覆盖绝缘膜74(图20(a))。
其次，在覆盖绝缘膜74、绝缘层12、及牺牲层66内形成槽，使用槽将牺牲层66替换为电极层13，之后将元件分离绝缘膜64埋入至槽(图20(b))。
其次，去除覆盖绝缘膜74，在衬底11上形成接触插塞16、通孔插塞17、及层间绝缘膜28等(图21(a))。图21(a)的步骤中，进而在衬底11上形成配线层21、通孔插塞22、配线层23、通孔插塞24、配线层25、通孔插塞26、及金属垫27等，省略图示。
其次，准备未图示的电路晶片2，将阵列晶片1贴合于电路晶片2(图21(b))。本实施方式的电路晶片2的结构与第1至第3实施方式的电路晶片2的结构相同，故省略图示。要留意图21(b)的阵列晶片1的朝向是与图21(a)的阵列晶片1的朝向相反的。其次，通过CMP去除衬底11，且通过回蚀去除基底绝缘膜65(图21(b))。结果为，各柱状部CL的存储器绝缘膜14露出。
其次，通过该回蚀而去除层间绝缘膜62，并且通过该回蚀而去除各柱状部CL的存储器绝缘膜14、第1主体层15a、及防扩散层71的一部分(图22(a))。结果为，各柱状部CL的扩散层72及通道半导体层15露出。
其次，在衬底31的整个面依次形成金属层52及绝缘膜55(图22(b))。结果为，在各柱状部CL的扩散层72的表面等形成金属层52，且将扩散层72及金属层52相互电连接。扩散层72及金属层52作为源极层发挥功能。
图22(b)的各柱状部CL具备：核心绝缘膜73、设置在核心绝缘膜73周围的通道半导体层15、设置在通道半导体层15周围(第2主体层15b周围)的扩散层72、及设置在通道半导体层15及扩散层72周围的存储器绝缘膜14。存储器绝缘膜14包含依次设置在通道半导体层15及扩散层72周围的隧道绝缘膜14c、电荷储存层14b、及阻挡绝缘膜14a，且具有环状形状(参考图3)。这样，根据本实施方式，可形成具有与第3实施方式的柱状部CL不同形状的柱状部CL。
之后，阵列晶片1及电路晶片2被切断成多个半导体芯片。以此方式制造本实施方式的半导体装置(半导体芯片)。
如上，本实施方式中，形成位于通道半导体层15周围的扩散层72之后，将阵列晶片1贴合于电路晶片2上。由此，根据本实施方式，与第1至第3实施方式同样地，能够将扩散层72恰当地连接于通道半导体层15。例如，根据本实施方式，能够抑制比较例的各种问题，并且将扩散层72简单地连接于通道半导体层15。
(第5实施方式)
图23是用以说明第5实施方式的半导体装置的制造方法的剖视图。本实施方式相当于第3实施方式的变化例。
图23(a)中显示本实施方式的比较例的阵列晶片1，具体而言，显示与图4的比较例相似的结构的阵列晶片1。图23(a)中，与图4不同，各柱状部CL具备核心绝缘膜73，且中间半导体层61c的侧面附近的通道半导体层15被去除。结果为，图23(a)的中间半导体层61c与通道半导体层15的底部(下部)接触。由此，图23(a)的结构作为GIDL(Gate Induced DrainLeakage，栅感应漏极漏电流)发生器而发挥作用。
图23(b)中显示本实施方式的阵列晶片1，具体而言，显示与图17的第3实施方式相似的结构的阵列晶片1。但是，要留意图23(b)的阵列晶片1图示为与图17的阵列晶片1的朝向相反的朝向。图23(b)中，与图17不同，扩散层72、一部分防扩散层71、一部分通道半导体层15、及一部分存储器绝缘膜14被去除。而且，图23(b)的阵列晶片1具备与下部半导体层61b相同的下部半导体层76a、与中间半导体层61c相同的中间半导体层76b、以及与上部半导体层61d相同的上部半导体层76c作为源极层76。结果为，图23(b)的中间半导体层76b与通道半导体层15的底部(下部)接触。由此，图23(b)的结构也作为GIDL发生器而发挥作用。要留意本实施方式中空腔H2是位于中间半导体层76b内的。
图23(b)的源极层76具备：设置在多个柱状部CL下方的第1区域R1、及从第1区域R1朝各个柱状部CL的通道半导体层15的底部突出的多个第2区域R2。图23(b)中图示出这些柱状部CL中的1个、与这些第2区域R2中的1个。各第2区域R2与对应的柱状部CL的通道半导体层15的底部接触。此外，在以与图17的情况相同的朝向图示本实施方式的阵列晶片1的情况下，要留意第1区域R1是位于多个柱状部CL的“上方”的。本实施方式的源极层76例如在图17的步骤中，能够通过实施与形成图4的源极层61时相同的更新步骤而形成。本实施方式的源极层76为第2半导体层的例子。
图24是用以说明第5实施方式的半导体装置的制造方法的另一剖视图。
图24(a)中显示与图23(a)相同的阵列晶片1。但是，与图23(a)的柱状部CL相比，图24(a)的柱状部CL形成在远离元件分离绝缘膜64的位置。因此，图24(a)的通道半导体层15的底部难以受到更新步骤的影响，故与图23(a)相比位于较低的高度。这成为在图23(a)的柱状部CL与图24(a)的柱状部CL之间产生GIDL的差的原因。
图24(b)中显示与图23(b)相同的阵列晶片1。但是，与图23(b)的柱状部CL相比，图24(b)的柱状部CL形成在远离元件分离绝缘膜64的位置。因此，图24(b)的通道半导体层15的底部难以受到更新步骤的影响，故与图23(b)相比位于较低的高度，但并无比较例那样较大的高度差。由此，根据本实施方式，能够抑制图23(b)的柱状部CL与图24(b)的柱状部CL之间产生GIDL的差。
这样，根据本实施方式，通过使第3实施方式的结构变化，根据GIDL的观点而能够实现结构优异的半导体装置。
以上，对若干个实施方式进行了说明，但这些实施方式是作为示例而提出的，并不意图限定发明的范围。本说明书中说明的新颖的装置及方法能以其它各种形态实施。而且，对于本说明书中说明的装置及方法的形态，可在不脱离发明主旨的范围内进行各种省略、置换、变更。随附的权利要求及与其均等范围意图包含发明的范围或主旨中所包含的这些形态及变化例。
[符号说明]
1 阵列晶片(阵列芯片)
2 电路晶片(电路芯片)，
11 衬底
12 绝缘层
13 电极层
14 存储器绝缘膜
14a 阻挡绝缘膜
14b 电荷储存层
14c 隧道绝缘膜
15 通道半导体层
15a 第1主体层
15b 第2主体层
16 接触插塞
17 通孔插塞
18 扩散层
21 配线层
22 通孔插塞
23 配线层
24 通孔插塞
25 配线层
26 通孔插塞
27 金属垫
28 层间绝缘膜
31 衬底
32 接触插塞
33 栅极绝缘膜
34 栅极电极
41 配线层
42 通孔插塞
43 配线层
44 通孔插塞
45 配线层
46 通孔插塞
47 金属垫
48 层间绝缘膜
51 扩散层
52 金属层
53 通孔插塞
54 金属垫
55 绝缘膜
61 源极层
61a 金属层
61b 下部半导体层
61c 中间半导体层
61d 上部半导体层
62 层间绝缘膜
63 栅极层
64 元件分离绝缘膜
65 基底绝缘膜
66 牺牲层
67 埋入绝缘膜
68 氧化膜
71 防扩散层
72 扩散层
73 核心绝缘膜
74 覆盖绝缘膜
75 通孔插塞
76 源极层
76a 下部半导体层
76b 中间半导体层
76c 上部半导体层

Claims (18)

1.一种半导体装置的制造方法，包含：
通过将具备第2衬底及多个电极层的第2晶片贴合于具备第1衬底的第1晶片，而在所述第1衬底的上方形成所述多个电极层，所述多个电极层在与所述第1衬底的表面交叉的第1方向相互隔开而积层，且与所述第1方向正交而延伸，
形成多个位线，所述多个位线在所述第1方向上设置在所述第1衬底与所述多个电极层中的最下层之间，且与所述第1方向交叉而分别延伸；
在所述多个电极层内形成多个柱状部，所述多个柱状部分别包含沿所述第1方向延伸的第1半导体层，且从所述第1方向观察时排列成阵列状，
从贴合后的晶片去除所述第2衬底，使所述多个电极层中的最上层露出，
在所述多个电极层中的最上层上，形成与所述第1方向正交而延伸，且作为源极线发挥功能的金属层，
形成第2半导体层，该第2半导体层设置在所述第1半导体层与所述金属层之间，或以具有环状形状的方式设置在所述第1半导体层的周围，电连接于所述多个柱状部的各个的所述第1半导体层，且杂质浓度比所述第1半导体层高。
2.根据权利要求1所述的半导体装置的制造方法，其中
所述第1半导体层包含于所述第2晶片。
3.根据权利要求2所述的半导体装置的制造方法，其还包含：
在去除所述第2衬底之后，以电连接于所述第1半导体层的方式形成所述第2半导体层。
4.根据权利要求2所述的半导体装置的制造方法，其中
在将所述第2晶片贴合于所述第1晶片之前，以电连接于所述第1半导体层的方式形成所述第2半导体层。
5.根据权利要求1至4中任一项所述的半导体装置的制造方法，其还包含：
在所述第1衬底的上方，将多个第1绝缘层与多个第2绝缘层积层，
将所述多个第2绝缘层替换为所述多个电极层；且
在所述多个第2绝缘层内形成所述第1半导体层之后，将所述多个第2绝缘层替换为所述多个电极层，由此在所述多个电极层内形成所述第1半导体层。
6.一种半导体装置，通过权利要求1所述的半导体装置的制造方法而制造，所述半导体装置具备：
第1衬底；
多个电极层，设置在所述第1衬底的上方，且积层在第1方向；
多个位线，在所述第1方向上设置在所述第1衬底与所述多个电极层中的最下层之间，且与所述第1方向交叉而分别延伸；
多个柱状部，在所述多个电极层内分别沿所述第1方向延伸，分别包含第1半导体层，且从所述第1方向观察时排列成阵列状；
金属层，设置在所述多个电极层中的最上层的上方，与所述第1方向交叉而延伸，且作为源极线发挥功能；以及
第2半导体层，设置在所述第1半导体层与所述金属层之间，将所述多个柱状部的各个的所述第1半导体层与所述金属层电连接，且包含杂质浓度比所述第1半导体层高的杂质扩散层。
7.根据权利要求6所述的半导体装置，其中
作为所述第1半导体层，具备以阵列状设置在所述多个电极层的面内方向的多个第1半导体层，将所述第2半导体层电连接于所述多个第1半导体层的各个。
8.根据权利要求6或7所述的半导体装置，其中
所述第1衬底设置在具备逻辑电路的第1芯片内，
所述多个电极层设置在第2芯片内，该第2芯片设置在所述第1芯片上，且具备存储单元阵列。
9.根据权利要求6或7所述的半导体装置，其中
所述金属层以环状包围所述第2半导体层。
10.根据权利要求6或7所述的半导体装置，其中
所述第2半导体层以环状包围所述第1半导体层。
11.根据权利要求6或7所述的半导体装置，其中
所述第1半导体层具有沿所述第1方向延伸的柱状形状，
所述第2半导体层具有在所述第1半导体层上沿所述第1方向延伸的柱状形状。
12.根据权利要求6或7所述的半导体装置，其中
所述第1半导体层包含设置在第1绝缘膜的侧面周围的第1部分、及设置在所述第1绝缘膜及所述第1部分上的第2部分，
所述第2半导体层设置在所述第2部分上。
13.根据权利要求12所述的半导体装置，其还具备
第2绝缘膜，以具有环状形状的方式设置在所述第2部分的侧面周围。
14.根据权利要求12所述的半导体装置，其中
所述第2半导体层包含：
第1区域，设置在多个所述第1半导体层的上方；及
多个第2区域，从所述第1区域朝各个所述第1半导体层的上部突出。
15.一种半导体装置，通过权利要求1所述的半导体装置的制造方法而制造，所述半导体装置具备：
第1衬底；
多个电极层，设置在所述第1衬底的上方，在与所述第1衬底的表面交叉的第1方向相互隔开而积层，且与所述第1方向正交而延伸；
多个位线，在所述第1方向上设置在所述第1衬底与所述多个电极层中的最下层之间，且与所述第1方向交叉而分别延伸；
多个柱状部，设置在所述多个电极层内，分别包含沿所述第1方向延伸的第1半导体层，且从所述第1方向观察时排列成阵列状；
金属层，设置在所述多个电极层中的最上层的上方，与所述第1方向交叉而延伸，且作为源极线发挥功能；及
第2半导体层，以具有环状形状的方式设置在所述第1半导体层的周围，电连接于所述多个柱状部的各个的所述第1半导体层，且杂质浓度比所述第1半导体层高。
16.根据权利要求15所述的半导体装置，其还具备
电荷储存层，以具有环状形状的方式设置在所述第1及第2半导体层的周围。
17.一种半导体装置的制造方法，包含：
在第1晶片上形成逻辑电路，
在所述逻辑电路上，形成电连接于所述逻辑电路的第1垫，
在第2晶片上，将多个电极层积层在第1方向，
形成多个柱状部，所述多个柱状部在所述多个电极层内分别沿所述第1方向延伸，分别包含第1半导体层，且从所述第1方向观察时排列成阵列状，
在所述第1方向上的所述多个电极层中的最上层的上方，形成与所述第1方向交叉而分别延伸的多个位线，形成电连接于所述第1半导体层的一端的第2垫，
将所述第1晶片与所述第2晶片以使所述第2垫位于所述第1垫上的方式贴合，
从贴合后的晶片去除所述第2晶片，使所述多个电极层中的最上层露出，
在露出的所述多个电极层中的最上层的上方，形成：与所述第1方向交叉而延伸，电连接于所述第1半导体层的另一端，且作为源极线发挥功能的导电层。
18.一种半导体装置，通过权利要求17所述的半导体装置的制造方法而制造，所述半导体装置具备：
第1芯片，具备第1衬底、设置在所述第1衬底上的逻辑电路、及设置在所述逻辑电路上且电连接于所述逻辑电路的第1垫；
第2垫，设置在所述第1垫上；
多个电极层，设置在所述第2垫的上方，积层在第1方向；
多个位线，在所述第1方向上设置在所述第1衬底与所述多个电极层中的最下层之间，且与所述第1方向交叉而分别延伸；
多个柱状部，在所述多个电极层内分别沿所述第1方向延伸，分别包含一端电连接于所述第2垫的第1半导体层，且从所述第1方向观察时排列成阵列状；以及
导电层，设置在所述多个电极层中的最上层的上方，与所述第1方向交叉而延伸，电连接于所述第1半导体层的另一端，且作为源极线发挥功能。
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