KR100937989B1 - 금속-절연막-금속 캐패시터를 갖는 반도체 메모리 소자의제조방법 - Google Patents

금속-절연막-금속 캐패시터를 갖는 반도체 메모리 소자의제조방법 Download PDF

Info

Publication number
KR100937989B1
KR100937989B1 KR1020030037085A KR20030037085A KR100937989B1 KR 100937989 B1 KR100937989 B1 KR 100937989B1 KR 1020030037085 A KR1020030037085 A KR 1020030037085A KR 20030037085 A KR20030037085 A KR 20030037085A KR 100937989 B1 KR100937989 B1 KR 100937989B1
Authority
KR
South Korea
Prior art keywords
film
region
guard ring
lower electrode
pattern
Prior art date
Application number
KR1020030037085A
Other languages
English (en)
Other versions
KR20040105929A (ko
Inventor
노재성
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR1020030037085A priority Critical patent/KR100937989B1/ko
Publication of KR20040105929A publication Critical patent/KR20040105929A/ko
Application granted granted Critical
Publication of KR100937989B1 publication Critical patent/KR100937989B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors
    • H01L28/60—Electrodes
    • H01L28/82—Electrodes with an enlarged surface, e.g. formed by texturisation
    • H01L28/90—Electrodes with an enlarged surface, e.g. formed by texturisation having vertical extensions
    • H01L28/91—Electrodes with an enlarged surface, e.g. formed by texturisation having vertical extensions made by depositing layers, e.g. by depositing alternating conductive and insulating layers

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Semiconductor Memories (AREA)

Abstract

금속으로 구성된 하부 전극의 유실을 방지할 수 있는 반도체 메모리 소자의 제조방법을 개시한다. 개시된 본 발명의 메모리 소자의 제조방법은, 셀 영역 및 주변 영역이 한정된 반도체 기판상에 스토리지 노드 콘택 플러그를 포함하는 층간 절연막을 증착하는 단계, 상기 층간 절연막 상부에 에치 스톱퍼 및 몰드 산화막을 형성하는 단계, 상기 몰드 산화막 및 에치 스톱퍼의 소정 부분을 식각하여, 스토리지 노드 콘택 플러그가 노출되도록 셀 영역에 하부 전극 영역을 형성하고, 상기 셀 영역의 외곽에 가드링 영역을 한정하는 단계, 상기 하부 전극 영역 및 가드링 영역에 금속막을 증착하는 단계, 상기 몰드 산화막의 표면이 노출되도록 상기 금속막을 화학적 기계적 연마 혹은 식각을 통하여 하부 전극 및 가드링을 형성하는 단계, 상기 셀 영역을 차폐하도록 산화막 패턴을 형성하는 단계, 상기 산화막 패턴 표면, 노출된 주변 영역의 가드링 영역 및 몰드 산화막 표면에 전극 보호막을 증착하는 단계, 상기 셀 영역이 노출되도록 포토레지스트 패턴을 형성하는 단계, 상기 포토레지스트 패턴의 형태로 상기 전극 보호막을 패터닝하는 단계, 상기 포토레지스트 패턴을 제거하는 단계, 및 상기 전극 보호막의 형태로 산화막 패턴 및 몰드 산화막을 제거하는 단계를 포함한다.
MIM, 가드링, 셀 영역, 주변 영역, 포토레지스트 패턴

Description

금속-절연막-금속 캐패시터를 갖는 반도체 메모리 소자의 제조방법{METHOD FOR MANUFACTURING SEMICONDUCTOR MEMORY DEVICE HAVING METAL-INSULATOR-METAL CAPACITOR}
도 1a 및 도 1b는 종래의 반도체 메모리 소자의 제조방법을 설명하기 위한 단면도.
도 2a 내지 도 2d는 본 발명의 실시예에 따른 반도체 메모리 소자의 제조방법을 설명하기 위한 각 공정별 단면도.
*도면의 주요부분에 대한 부호의 설명*
100 : 반도체 기판 160 : 몰드 산화막
190 : 하부 전극 200 : 가드링
210 : 산화막 패턴 220 : 전극 보호막
230 : 포토레지스트 패턴
본 발명은 반도체 메모리 소자의 제조방법에 관한 것으로, 보다 구체적으로는 실린더 형상으로 된 금속 하부 전극 유실을 방지할 수 있는 금속-절연막-금속(metal-insulator-metal:이하,MIM) 캐패시터를 갖는 반도체 메모리 소자의 제조방법에 관한 것이다.
반도체 메모리 소자의 집적도가 증가함에 따라, 보다 협소한 공간내에 보다 큰 캐패시턴스가 요구된다. 캐패시턴스를 증가하기 위한 방법으로는 캐패시터 하부 전극의 표면적을 증대시키는 방법, 고유전율을 갖는 막을 유전막(이하, 고유전막)으로 사용하는 방법이 있다. 캐패시터 하부 전극의 표면적을 증대시키는 방법은 거의 한계에 도달하였으며, 현재에는 탄탈륨 산화막, BST막등과같이 고유전막을 적용하는 기술이 많이 이용되고 있다. 그러나, 이러한 고유전막을 캐패시터 유전막으로 형성할 경우, 하부 전극 재질인 폴리실리콘막과의 계면에서 심한 누설 전류가 발생되고 있어, 종래에는 일함수가 매우 높은 금속막이 하부 전극 물질로 이용되고 있다.
도 1a 및 도 1b는 종래의 반도체 메모리 소자의 제조방법을 설명하기 위한 단면도이다.
도 1a를 참조하면, 셀 영역(A) 및 주변 영역(B)이 한정된 반도체 기판(10) 상에 비트 라인(30)을 포함하는 층간 절연막(20)을 증착한다. 층간 절연막(20)의 소정 부분에 스토리지 노드 콘택 플러그(40)를 공지의 방법으로 형성한다. 그 다음, 층간 절연막(20) 및 스토리지 노드 콘택 플러그(40) 상부에 에치 스톱퍼(50) 및 몰드 산화막(60)을 순차적으로 적층한다음, 스토리지 노드 콘택 플러그(40)가 노출되도록 몰드 산화막(60) 및 에치 스톱퍼(50)를 식각하여, 하부 전극 영역(65a)을 한정한다. 하부 전극 영역(65a) 형성과 동시에, 셀 영역(A) 외곽의 층간 절연막(20)의 소정 부분이 노출될 수 있도록 몰드 산화막(60) 및 에치 스톱퍼(50)를 식각하여, 가드링(guardring) 영역(65b)을 한정한다.
그 다음, 결과물 상부에 하부 전극용 금속막을 고르게 증착하고, 상기 금속막을 몰드 산화막(60)의 표면이 노출되도록 화학적 기계적 연마하여, 하부 전극(70) 및 가드링(80)을 형성한다.
그리고 나서, 셀 영역(A)이 노출되도록 포토레지스트 패턴(90)을 형성한다.
다음, 도 1b에서와 같이, 포토레지스트 패턴(90)이 형성된 반도체 기판 결과물을 산화막 식각 케미컬, 예를 들어 HF 또는 BOE(buffered oxide etchant)에 침지하여, 몰드 산화막(60)을 제거한다. 이때, 가드링(80)은 상기 산화막 식각 케미컬이 주변 영역(B)쪽으로 스며들지 않도록 블록킹(blocking)하는 역할을 한다. 이어서, 주변 영역(B)상에 잔류하는 포토레지스트 패턴(90)을 습식 식각 방식에 의하여 제거한다. 이때, 포토레지스트 패턴(90)을 제거하기 위한 식각 케미컬로는 황산(H2SO4)과 과산화수소수(H2O2)의 혼합 용액이 이용될 수 있다.
그러나, 하부 전극(70) 및 가드링(80)을 구성하는 금속막은 상기한 포토레지스트 패턴(90)을 제거하기 위한 식각 케미컬에 식각 선택비가 우수하지 못하여, 포토레지스트 패턴(90)이 제거될 때, 하부 전극(70) 및 가드링(80)이 유실되는 문제 점이 발생된다.
따라서, 본 발명의 목적은 금속으로 구성된 하부 전극의 유실을 방지할 수 있고, 몰드 산화막을 제거하여 실린더형 하부전극을 형성할 때, 몰드 산화막 제거시 셀 지역 이외의 주변부에 증착된 금속 전극이 떨어져 나와 웨이퍼를 이물로 오염시키는 것을 방지할 뿐만 아니라, 셀 이외의 몰드 산화막을 습식식각으로부터 보호하여 이후의 추가의 평탄화 공정을 없앨 수 있는 반도체 메모리 소자의 제조방법을 제공하는 것이다.
상기한 본 발명의 목적을 달성하기 위하여, 본 발명의 메모리 소자의 제조방법은, 셀 영역 및 주변 영역이 한정된 반도체 기판상에 스토리지 노드 콘택 플러그를 포함하는 층간 절연막을 증착하는 단계, 상기 층간 절연막 상부에 에치 스톱퍼 및 몰드 산화막을 형성하는 단계, 상기 몰드 산화막 및 에치 스톱퍼의 소정 부분을 식각하여, 스토리지 노드 콘택 플러그가 노출되도록 셀 영역에 하부 전극 영역을 형성하고, 상기 셀 영역의 외곽에 가드링 영역을 한정하는 단계, 상기 하부 전극 영역 및 가드링 영역에 금속막을 증착하는 단계, 상기 몰드 산화막의 표면이 노출되도록 상기 금속막을 화학적 기계적 연마 혹은 식각을 통하여 하부 전극 및 가드링을 형성하는 단계, 상기 셀 영역을 차폐하도록 산화막 패턴을 형성하는 단계, 상 기 산화막 패턴 표면, 노출된 주변 영역의 가드링 영역 및 몰드 산화막 표면에 전극 보호막을 증착하는 단계, 상기 셀 영역이 노출되도록 포토레지스트 패턴을 형성하는 단계, 상기 포토레지스트 패턴의 형태로 상기 전극 보호막을 패터닝하는 단계, 상기 포토레지스트 패턴을 제거하는 단계, 및 상기 전극 보호막의 형태로 산화막 패턴 및 몰드 산화막을 제거하는 단계를 포함한다.
상기 하부 전극 및 가드링용 금속막은 TiN막, WN막, TaN막 및 W막 중 선택되는 하나의 막으로 형성할 수 있으며, 예를 들어, 400 내지 600℃의 온도에서 10 내지 30nm의 두께로 형성할 수 있다.
또한, 상기 산화막 패턴은 CVD 산화막 또는 SOG막으로 형성될 수 있다.
상기 전극 보호막은 상기 산화막 패턴 및 포토레지스트 패턴과 습식 식각 선택비가 상이한 물질임이 바람직하며, 예를 들어, 실리콘 질화막(Si3N4), 알루미나막(Al2O3), 하프늄 산화막(HfO2), 라타늄 산화막(La2O 3) 및 탄탈륨 산화막(Ta2O5) 중 선택되는 하나의 막으로 형성된다. 또한, 상기 전극 보호막은 270 내지 450℃의 온도에서 CVD 방식 또는 ALD 방식으로 형성할 수 있다.
(실시예)
이하 첨부한 도면에 의거하여 본 발명의 바람직한 실시예를 설명하도록 한다.
도 2a 내지 도 2d는 본 발명의 실시예에 따른 반도체 메모리 소자의 제조방법을 설명하기 위한 각 공정별 단면도이다.
도 2a를 참조하면, 셀 영역(A) 및 주변 영역(B)이 한정되어 있는 반도체 기판(100) 예를 들어, 모스 트랜지스터(도시되지 않음), 콘택 패드(도시되지 않음)가 형성되어 있는 실리콘 기판 상부에 층간 절연막(120)을 증착한다. 이때 층간 절연막(120)의 내부에는 비트 라인(130)이 형성되어 있다. 그후, 층간 절연막(120)의 소정 부분에, 공지의 방법으로 스토리지 노드 콘택 플러그(140)를 형성한다. 이때, 스토리지 노드 콘택 플러그(140)는 모스 트랜지스터의 소오스 영역 또는 소오스 영역과 콘택되는 콘택 패드와 전기적으로 연결된다. 그 다음, 층간 절연막(120) 및 스토리지 노드 콘택 플러그(140) 상부에 에치 스톱퍼(150) 및 몰드 산화막(160)을 순차적으로 적층한다음, 스토리지 노드 콘택 플러그(40)가 노출되도록 몰드 산화막(160) 및 에치 스톱퍼(150)를 식각하여, 하부 전극 영역(165a)을 한정한다. 하부 전극 영역(165a) 형성과 동시에, 셀 영역(A) 외곽의 층간 절연막(120)의 소정 부분이 노출될 수 있도록 몰드 산화막(160) 및 에치 스톱퍼(150)를 식각하여, 가드링 영역(165b)을 한정한다.
그 다음, 도 2b에 도시된 바와 같이, 하부 전극 영역(165a) 및 가드링 영역(165b)이 형성된 결과물 상부에 하부 전극용 금속막, 예를 들어 TiN, WN, TaN 또는 W막을 400 내지 600℃의 온도 범위에서 10 내지 30nm의 두께로 형성한다. 그 다음, 하부 전극 영역(165a) 및 가드링 영역(165b) 내부에만 선택적으로 연마 버퍼막(170)을 매립시킨다. 연마 버퍼막(170)은 예를 들어, 금속막보다 식각율이 빠른 막임이 바람직하다.
그후, 도 2c에서 보여지는 바와 같이, 상기 금속막을 몰드 산화막(160) 표면 이 노출되도록 화학적 기계적 연마하여, 하부 전극(190) 및 가드링(200)을 한정한다. 이때, 연마 버퍼막(170)은 상기 연마 공정시 하부 전극 영역(165a) 및 가드링 영역(165b) 하부의 금속막을 연마제로 부터 보호한다. 그리고 나서, 공지의 방식으로 연마 버퍼막(170)을 제거한다. 그후에, 하부 전극 영역(165a) 및 가드링 영역(165b)이 충분히 매립되도록 결과물 상부에 산화막(210)을 형성한다. 이때, 산화막(210)은 상기 몰드 산화막(160)과 마찬가지로 식각율이 빠른 막일 수 있고 예를 들어, CVD(chemical vapor deposition) 방식 또는 PECVD(plasma enhanced chemical vapor deposition)으로 형성된 실리콘 산화막 또는 스핀 코팅(spin coating) 방식으로 형성된 SOG(spin on glass)막이 이용될 수 있다. 상기 산화막(210)으로 SOG막이 이용되는 경우, 200 내지 300℃의 온도에서 경화시켜줌이 바람직하다. 그 다음, 산화막(210)을 상기 셀 영역(A) 상부에만 잔류하도록 패터닝한다.
이어서, 노출된 산화막(210), 가드링(200) 및 몰드 산화막(160) 상부에 전극 보호막(220)을 증착한다. 이때, 전극 보호막(220)은 산화막을 제거하기 위한 케미컬 및 포토레지스트를 제거하기 위한 케미컬에 내성이 있는 물질임이 바람직하고, 본 실시예에서 전극 보호막(220)으로는 예를 들어, 실리콘 질화막(Si3N4), 알루미나막(Al2O3), 하프늄 산화막(HfO2), 라타늄 산화막(La2O3 ) 또는 탄탈륨 산화막(Ta2O5)이 이용될 수 있다. 또한, 전극 보호막(220)은 270 내지 450℃의 온도에서 CVD 방식 또는 ALD 방식으로 형성함이 바람직하다.
그 다음, 셀 영역(A)이 노출될 수 있도록 공지의 포토 리소그라피 방식에 의하여 포토레지스트 패턴(230)을 형성한다.
도 2d를 참조하여, 포토레지스트 패턴(230)을 마스크로 하여, 상기 전극 보호막(220)을 식각한다음, 포토레지스트 패턴(230)을 식각 케미컬, 예를 들어, 황산 및 과산화 수소수의 혼합 물질로 습식 식각한다. 이때, 가드링(200)은 상기 전극 보호막(220)에 의하여 차폐되어 있으므로, 상기 포토레지스트 패턴의 식각 케미컬에 노출되지 않으며, 셀 영역(A)의 하부 전극(190)은 산화막(210)에 의하여 덮혀있으므로, 상기 식각 케미컬에 의하여 보호된다.
그 다음, 전극 보호막(220)에 의하여 노출되어 있는 산화막(210) 및 몰드 산화막(160)을 HF 또는 BOE와 같은 습식 케미컬에 의하여 습식 식각한다. 이때, 주변 영역(B)의 몰드 산화막(160)은 상기 전극 보호막(220) 및 가드링(200)에 의하여 상기 케미컬로부터 보호된다.
이후 공정에 대하여는 도시되지 않았지만, 하부 전극(190) 표면에 고유전율을 갖는 유전막 및 상부 전극을 형성하여, MIM 캐패시터를 제작한다.
이상에서 자세히 설명한 바와 같이, 본 발명에 의하면, 셀 영역을 노출시키는 포토레지스트 패턴과, 하부 전극 및 가드링 사이에 전극 보호막을 형성하므로써, 포토레지스트 패턴의 습식 식각시, 케미컬로부터 상기 하부 전극 및 가드링의 유실을 방지할 수 있다.
기타, 본 발명의 요지를 벗어나지 않는 범위에서 다양하게 변경 실시할 수 있다.

Claims (7)

  1. 셀 영역 및 주변 영역이 한정된 반도체 기판상에 스토리지 노드 콘택 플러그를 포함하는 층간 절연막을 증착하는 단계;
    상기 층간 절연막 상부에 에치 스톱퍼 및 몰드 산화막을 형성하는 단계;
    상기 몰드 산화막 및 에치 스톱퍼의 소정 부분을 식각하여, 스토리지 노드 콘택 플러그가 노출되도록 셀 영역에 하부 전극 영역을 형성하고, 상기 셀 영역의 외곽에 가드링 영역을 한정하는 단계;
    상기 하부 전극 영역 및 가드링 영역에 상기 하부 전극 영역 및 가드링 영역에 금속막을 증착하는 단계;
    상기 몰드 산화막의 표면이 노출되도록 상기 금속막을 화학적 기계적 연마 혹은 식각을 통하여 하부 전극 및 가드링을 형성하는 단계;
    상기 셀 영역을 차폐하도록 산화막 패턴을 형성하는 단계;
    상기 산화막 패턴 표면, 노출된 주변 영역의 가드링 영역 및 몰드 산화막 표면에 전극 보호막을 증착하는 단계;
    상기 셀 영역이 노출되도록 포토레지스트 패턴을 형성하는 단계;
    상기 포토레지스트 패턴의 형태로 상기 전극 보호막을 패터닝하는 단계;
    상기 포토레지스트 패턴을 제거하는 단계; 및
    상기 전극 보호막의 형태로 산화막 패턴 및 몰드 산화막을 제거하는 단계
    를 포함하는 반도체 메모리 소자의 제조방법.
  2. 제 1 항에 있어서,
    상기 하부 전극 및 가드링용 금속막은 TiN막, WN막, TaN막 및 W막 중 선택되는 하나의 막으로 형성하는 것을 특징으로 하는 반도체 메모리 소자의 제조방법.
  3. 제 2 항에 있어서,
    상기 금속막은 400 내지 600℃의 온도에서 10 내지 30nm의 두께로 형성하는 것을 특징으로 하는 반도체 메모리 소자의 제조방법.
  4. 제 1 항에 있어서,
    상기 산화막 패턴은 CVD 산화막 또는 SOG막인 것을 특징으로 하는 반도체 메모리 소자의 제조방법.
  5. 제 1 항에 있어서,
    상기 전극 보호막은 상기 산화막 패턴 및 포토레지스트 패턴과 습식 식각 선택비가 상이한 물질인 것을 특징으로 하는 반도체 메모리 소자의 제조방법.
  6. 제 5 항에 있어서,
    상기 전극 보호막은 실리콘 질화막(Si3N4), 알루미나막(Al2O3), 하프늄 산화막(HfO2), 라타늄 산화막(La2O3) 및 탄탈륨 산화막(Ta2O5 ) 중 선택되는 하나의 막인 것을 특징으로 하는 반도체 메모리 소자의 제조방법.
  7. 제 5 항에 있어서,
    상기 전극 보호막은 270 내지 450℃의 온도에서 CVD 방식 또는 ALD 방식으로 형성하는 것을 특징으로 하는 반도체 메모리 소자의 제조방법.
KR1020030037085A 2003-06-10 2003-06-10 금속-절연막-금속 캐패시터를 갖는 반도체 메모리 소자의제조방법 KR100937989B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020030037085A KR100937989B1 (ko) 2003-06-10 2003-06-10 금속-절연막-금속 캐패시터를 갖는 반도체 메모리 소자의제조방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020030037085A KR100937989B1 (ko) 2003-06-10 2003-06-10 금속-절연막-금속 캐패시터를 갖는 반도체 메모리 소자의제조방법

Publications (2)

Publication Number Publication Date
KR20040105929A KR20040105929A (ko) 2004-12-17
KR100937989B1 true KR100937989B1 (ko) 2010-01-21

Family

ID=37380680

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020030037085A KR100937989B1 (ko) 2003-06-10 2003-06-10 금속-절연막-금속 캐패시터를 갖는 반도체 메모리 소자의제조방법

Country Status (1)

Country Link
KR (1) KR100937989B1 (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI711164B (zh) * 2019-03-04 2020-11-21 日商東芝記憶體股份有限公司 半導體裝置及其製造方法

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100668835B1 (ko) * 2004-12-29 2007-01-16 주식회사 하이닉스반도체 캐패시터 제조방법
KR100634251B1 (ko) 2005-06-13 2006-10-13 삼성전자주식회사 반도체 장치 및 그 제조 방법

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20010047487A (ko) * 1999-11-20 2001-06-15 윤종용 커패시터-언더-비트라인(씨유비)구조를 가지는 반도체장치 제조 방법
KR20030001814A (ko) * 2001-06-28 2003-01-08 주식회사 하이닉스반도체 반도체 소자의 캐패시터 형성 방법
KR20030002718A (ko) * 2001-06-29 2003-01-09 주식회사 하이닉스반도체 반도체 소자의 제조 방법

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20010047487A (ko) * 1999-11-20 2001-06-15 윤종용 커패시터-언더-비트라인(씨유비)구조를 가지는 반도체장치 제조 방법
KR20030001814A (ko) * 2001-06-28 2003-01-08 주식회사 하이닉스반도체 반도체 소자의 캐패시터 형성 방법
KR20030002718A (ko) * 2001-06-29 2003-01-09 주식회사 하이닉스반도체 반도체 소자의 제조 방법

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI711164B (zh) * 2019-03-04 2020-11-21 日商東芝記憶體股份有限公司 半導體裝置及其製造方法

Also Published As

Publication number Publication date
KR20040105929A (ko) 2004-12-17

Similar Documents

Publication Publication Date Title
US6607983B1 (en) Method of processing a defect source at a wafer edge region in a semiconductor manufacturing
KR100588373B1 (ko) 반도체 소자의 형성 방법
KR100695513B1 (ko) 반도체 소자의 제조방법
KR100533971B1 (ko) 반도체 소자의 캐패시터 제조방법
KR20120074850A (ko) 반도체 소자의 제조 방법
KR100869236B1 (ko) 커패시터 제조 방법 및 이를 사용한 디램 장치의 제조 방법
KR100937989B1 (ko) 금속-절연막-금속 캐패시터를 갖는 반도체 메모리 소자의제조방법
US10312150B1 (en) Protected trench isolation for fin-type field-effect transistors
US11488957B1 (en) Semiconductor structure and method for manufacturing the same
KR100587086B1 (ko) 반도체 소자의 캐패시터 형성방법
KR100835825B1 (ko) 반도체 소자 및 그 제조 방법
US6291329B1 (en) Protective oxide buffer layer for ARC removal
US7507623B2 (en) Fabricating method of semiconductor device
KR100884346B1 (ko) 반도체소자의 캐패시터 형성방법
KR100641916B1 (ko) 반도체소자의 저장전극 형성방법
US6784056B2 (en) Flash memory cell process using a hardmask
US20230389272A1 (en) Method of fabricating semiconductor device with programmble feature
US20230389285A1 (en) Semiconductor device and semiconductor chip with programmable feature
US20020119618A1 (en) Method for forming contacts of memory devices using an etch stop layer
KR100329072B1 (ko) 반도체소자의캐패시터제조방법
KR20190088065A (ko) 로우-k 스페이서를 제공하는 방법
KR20080100548A (ko) 반도체 소자의 콘택 형성 방법
KR100306908B1 (ko) 반도체장치의제조방법
KR20050106905A (ko) 반도체소자의 캐패시터 제조 방법
KR20030000695A (ko) 반도체소자의 스토리지 노드 형성방법

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
LAPS Lapse due to unpaid annual fee