KR20030002718A - 반도체 소자의 제조 방법 - Google Patents

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Abstract

본 발명은 반도체 소자의 제조 방법에 관한 것으로, 플러그 리세스(recess) 정도에 따라 플러그와 상부전극의 접촉저항이 급격히 변화하는 것을 방지하기 위해 주변회로 지역에 형성되는 메탈 콘택의 하부에 캐패시터의 하부전극, 유전체막 및 상부전극을 형성하고 그 상부에 플러그를 형성시켜 메탈 콘택홀내에서 상기 플러그와 상기 상부전극이 상호 중첩되으로써, 플러그의 리세스 정도에 관계없이 콘택저항이 일정하게 유지할 수 있는 반도체 소자의 제조 방법을 제시한다.

Description

반도체 소자의 제조 방법{Method of manufacturing semiconductor device}
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 특히, MIM(Metal-Insulator-Metal) 캐패시터(capacitor)의 상부전극 상부에 형성되는 제 1 메탈콘택(M1C)의 형성 방법에 관한 것이다.
DRAM에서 MIM(Metal-Insylator-Metal)의 구조는 MIS(Metal-Insulator-Semiconductor)보다 유효산화막 두께(Tox) 확보가 용이하고, 인가 전압에 따른 Cs의 변화가 없다는 장점때문에 널리 연구 활용되고 있다. MIM 구조의 유전체 물질로는 Ta2O5가 사용되고, 메탈전극으로는 W, TiN, Pt, Ru, Ir등이 사용된다. 이중 TiN은 증착공정이 널리 사용되고 있다.
반도체 소자 제조공정중 패일(fail)된 비트(bit) 또는 라인(line)을 리던던시 라인(redundancy line)으로 대체하기 위한 레이저 컷팅(laser cutting) 작업이 가능토록 만드는 퓨즈층(fuse layer)으로 현재 캐패시터의 상부전극이 사용되고 있기 때문에 제 1 메탈콘택(M1C)과 상부전극의 콘택저항 값도 전체 소자 동작 속도에 있어서 중요하다.
도 1a 내지 도 1c를 통해 종래 기술에 따른 제 1 메탈콘택(M1C) 형성 방법을단계별로 간략하게 설명하면 다음과 같다.
도 1a을 참조하면, 셀 지역과 주변회로 지역이 정의(define)된 반도체 기판이(도시되지 않음) 제공되고, 상기 반도체 기판에 소정의 증착공정을 통해 하지막(11)이 형성된다. 상기 하지막(11)은 상기 반도체 기판에 활성영역을 정의(define)하기 위한 소자분리막(도시되지 않음)과, 상기 활성영역의 상부에 형성되는 게이트전극과, 상기 활성영역에 형성되는 소오스 및 드레인영역(도시되지 않음)과, 상기 게이트전극 사이에 형성되는 제 1 랜딩 플러그(landing plug 1; 도시되지 않음)를 포함한다.
이어서, 전체 구조 상부에 제 1 층간절연막(ILD1; 12)이 형성된 후, 셀 지역의 소정 부위에만 잔재하도록 포토레지스트 패턴을 이용한 식각공정을 진행하여 상기 제 1 층간절연막(ILD1; 12)을 소정 형태로 식각한다. 이어서, 전체 구조 상부에비트라인 베리어 메탈층(13), 텅스텐층(W; 14) 및 하드 마스크층(TEOS; 15)을 순차적으로 형성한 후, 비트라인 마스크를 이용한 식각공정을 진행하여 상기 하드 마스크층(TEOS; 15), 텅스텐층(W; 14) 및 베리어 메탈층(13)을 일 방향으로 식각하여 상기 셀 지역에는 비트라인(10)이 형성된다.
그런 다음, 전체 구조 상부에 비트라인 스페이서용 절연막(TEOS) 및 제 2 층간절연막(ILD 2; 16)을 순차적으로 형성한 후, 소정의 식각공정을 진행하여 제 2 층간절연막(ILD 2; 16) 및 비트라인 스페이서용 절연막(TEOS)를 식각하여 상기 비트라인(10)의 양측벽에 비트라인 스페이서(17)가 형성되고, 상기 주변회로 지역에는 제 2 층간 절연막(ILD 2; 16)만 잔재하게 된다.
이어서, 상기 비트라인(10)들 사이에는 상기 제 1 랜딩 플러그와 전기적으로 접속되기 위한 제 2 랜딩 플러그(18)가 형성된 후, 전체 구조 상부에는 식각 스탑퍼로 작용하는 식각 스탑퍼 질화막(19) 및 캐패시터용 산화막(20)이 순차적으로 형성된다.
도 1b를 참조하면, 셀 지역에 소정 형태를 가진 포토레지스트 패턴을 이용한 식각공정을 진행하여 상기 캐패시터용 산화막(20) 및 식각 스탑퍼 질화막(19)을 순차적으로 식각하여 콘캐이브형(concave type)의 캐패시터 구조 패턴이 형성된다. 이때, 주변회로 지역에는 상기 식각 스탑퍼 질화막(19) 및 캐패시터용 산화막(20)이 그대로 잔재하게 된다.
이어서, 전체 구조 상부에 캐패시터의 하부전극(21) 및 유전체막(22)을 형성한 후, 식각공정을 진행하여 상기 셀 지역에만 상기 하부전극(21) 및 유전체막(22)이 잔재하도록 주변회로 지역의 상기 하부전극(21) 및 유전체막(22)을 제거한다. 그런 다음, 전체 구조 상부에 캐패시터의 상부전극(23)이 형성되어 상기 셀 지역에는 캐패시터(24)가 형성되고, 주변회로 지역에는 상기 캐패시터용 산화막(20) 상부에 상부전극(23)이 잔재하게 된다.
이어서, 전체 구조 상부에 제 3 층간절연막(ILD 3; 25)이 형성된 후, 주변회로 지역에 메탈 콘택을 형성하기 위해 메탈 콘택 마스크를 이용한 식각공정을 진행하여 콘택홀(도시되지 않음)이 형성된다. 이어서, 전체 구조 상부에 메탈 콘택 배리어 메탈층(26)이 형성된 후, 상기 콘택홀을 매립하도록 플러그용 텅스텐층(W; 27)이 형성된다.
도 1c를 참조하면, 전체 구조 상부에 에치백(etch back)을 진행하여 상기 텅스텐층(W; 27)을 식각함으로써, 인접해 있는 다른 플러그와 서로 분리되도록 콘택홀 내부에 플러그(27a)가 형성된다.
상기에서 설명한 바와 같이, 상기 플러그를 인접한 다른 플러그들과 서로 분리시키기 위한 에치백 공정시 셀 지역과 주변회로 지역의 경계면에 텅스텐(W)이 완전히 식각되지 않고 텅스텐 잔재물이 남아 인접해 있는 다른 플러그들과 전기적으로 단락되는 문제와 후속 공정에서 형성되는 제 1 메탈(M1)간의 전기적인 단락문제를 해결하기 위해 상기 경계면에 텅스텐(W) 잔재물이 남지 않도록 오버식각(over etch)을 진행한다. 따라서, 플러그의 텅스텐은 제 3 층간절연막 이하로 리세스(recess)되고, 오버식각 타겟에 따라 텅스텐이 상부전극까지 리세스된다. 이러한 오버식각 공정에 의해 상부전극과 접촉하고 있는 플러그 배리어 메탈층에 어택(attack)이 가해져 상기 배리어 메탈층의 소정 부위가 손실되어 플러그와 상부전극의 콘택저항에 영향을 미치게 된다.
상기 플러그와 상부전극 간의 높이차(단차)에 따른 콘택저항의 변화를 도 2를 통해 살펴보면, 다음과 같다.
일반적으로, 플러그와 상부전극 간의 콘택저항은 낮을 수록 좋은데, 도시된 바와 같이 가장 낮은 콘택저항을 얻기 위해서는 플러그와 상부전극 간의 단차가 "1000Å"가 되어야 한다. 그러나, 종래 기술에서는 오버식각에 의해 텅스텐의 리세스가 증가하여 플러그가 상부전극밑으로 리세스될 경우, 예를 들면, 플러그와 상부전극간의 단차가 "-500Å"일 경우, 플러그와 상부전극 간의 콘택저항은 110Ω가 되고, 텅스텐의 리세스가 감소하여 플러그와 상부전극간의 단차가 높을 경우, 예를 들면, "2250Å"일 경우, 플러그와 상부전극 간의 콘택저항은 60Ω가 된다.
따라서, 본 발명은 상기의 문제를 해결하기 위해 안출된 것으로, 텅스텐 리세스 정도에 따라서 플러그와 상부전극의 저항이 급격히 변화하는 것을 방지하기 위해 주변회로 지역에 형성되는 메탈 콘택의 하부에 캐패시터의 하부전극, 유전체막 및 상부전극을 형성하고 그 상부에 플러그를 형성시킴으로써, 플러그의 리세스 정도에 관계없이 콘택저항이 일정하게 유지하는데 그 목적이 있다.
도 1a 내지 도 1c는 종래 기술에 따른 반도체 소자의 단면도.
도 2는 플러그와 상부전극간의 단차에 따른 콘택저항비를 도시한 특성 그래프.
도 3a 내지 도 3e는 본 발명의 일 실시예에 따른 반도체 소자의 단면도.
<도면의 주요 부분에 대한 부호의 설명>
11, 31 : 하지막 12, 32 : 제 1 층간절연막
13, 33 : 베리어 메탈층 14, 34, 27, 47 : 텅스텐층
15, 35 : 하드 마스크층 16, 36 : 제 2 층간절연막
10, 30 : 비트라인 17, 37 : 비트라인 스페이서
18, 38 : 제 2 랜딩 플러그 19, 39 : 식각 스탑퍼 질화막
20, 40 : 캐패시터용 산화막 21, 41 : 하부전극
22, 42 : 유전체막 23, 43 : 상부전극
24, 44 : 캐패시터 25, 45 : 제 3 층간절연막
26, 46 : 배리어 메탈층 27a, 47a : 플러그
상술한 목적을 달성하기 위해 본 발명은 셀 지역과 주변회로 지역이 정의된 반도체 기판이 제공되고, 상기 반도체 기판 상부에 하지막을 형성하는 단계; 전체 구조 상부에 캐패시터용 산화막을 형성한 후, 식각공정을 진행하여 상기 셀 지역에 캐패시터용 패턴을 형성하는 동시에 상기 주변회로 지역에 플러그용 패턴을 형성하는 단계; 상기 캐패시터 패턴 상부에 캐패시터를 형성하는 동시에 캐패시터 형성물질을 상기 플러그용 패턴에 형성하는 단계; 전체 구조 상부에 층간절연막을 형성한 후, 식각공정을 진행하여 상기 주변회로 지역에 콘택홀을 형성하는 단계; 전체 구조 상부에 배리어 메탈을 형성하는 단계; 및 상기 콘택홀을 매립하도록 플러그를형성하는 단계를 포함하여 이루어진다.
이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명한다.
도 3a 내지 도 3e는 본 발명의 일 실시예에 따른 반도체 소자의 제조 단계별 단면도이다.
도 3a를 참조하면, 셀 지역과 주변회로 지역이 정의(define)된 반도체 기판이(도시되지 않음) 제공되고, 상기 반도체 기판에 소정의 증착공정을 통해 하지막(31)이 형성된다. 상기 하지막(31)은 상기 반도체 기판에 활성영역을 정의(define)하기 위한 소자분리막(도시되지 않음)과, 상기 활성영역의 상부에 형성되는 게이트전극과, 상기 활성영역에 형성되는 소오스 및 드레인영역(도시되지 않음)과, 상기 게이트전극 사이에 형성되는 제 1 랜딩 플러그(landing plug 1; 도시되지 않음)를 포함한다.
이어서, 전체 구조 상부에 제 1 층간절연막(ILD1; 32)이 형성된 후, 셀 지역의 소정 부위에만 잔재하도록 포토레지스트 패턴을 이용한 식각공정을 진행하여 상기 제 1 층간절연막(ILD1; 32)을 소정 형태로 식각한다. 이어서, 전체 구조 상부에비트라인 베리어 메탈층(33), 텅스텐층(W; 34) 및 하드 마스크층(TEOS; 35)을 순차적으로 형성한 후, 비트라인 마스크를 이용한 식각공정을 진행하여 상기 하드 마스크층(TEOS; 35), 텅스텐층(W; 34) 및 베리어 메탈층(33)을 일 방향으로 식각하여 상기 셀 지역에는 비트라인(30)이 형성된다.
그런 다음, 전체 구조 상부에 비트라인 스페이서용 절연막(TEOS) 및 제 2 층간절연막(ILD 2; 36)을 순차적으로 형성한 후, 소정의 식각공정을 진행하여 제 2 층간절연막(ILD 2; 36) 및 비트라인 스페이서용 절연막(TEOS)를 식각하여 상기 비트라인(30)의 양측벽에 비트라인 스페이서(37)가 형성되고, 상기 주변회로 지역에는 제 2 층간 절연막(ILD 2; 36)만 잔재하게 된다.
이어서, 상기 비트라인(30)들 사이에는 상기 제 1 랜딩 플러그와 전기적으로 접속되기 위한 제 2 랜딩 플러그(38)가 형성된 후, 전체 구조 상부에는 식각 스탑퍼로 작용하는 식각 스탑퍼 질화막(39) 및 캐패시터용 산화막(40)이 순차적으로 형성된다.
도 3b를 참조하면, 전체 구조 상부에 소정 형태를 가진 포토레지스트 패턴을 이용한 식각공정을 진행하여 상기 캐패시터용 산화막(40) 및 식각 스탑퍼 질화막(39)을 순차적으로 식각하여 상기 셀 지역에는 콘캐이브형(concave type)의 캐패시터용 패턴이 형성되는 동시에 상기 주변회로 지역에는 플러그용 패턴이 형성된다.
도 3c를 참조하면, 상기 셀 지역의 캐패시터용 패턴과 상기 주변회로 지역의 플러그용 패턴에 캐패시터의 하부전극(41)을 형성한 후, 그 상부에 포토레지스트 패턴을 이용한 CMP 공정을 진행하여 각각의 하부전극(41)을 분리시킨다. 이어서, 상기 셀 지역 및 주변회로 지역에 유전체막(42) 및 상부전극(43)을 순차적으로 형성하여 상기 셀 지역에는 캐패시터(44)가 형성되고, 상기 주변회로 지역에는 유전체막(42) 및 상부전극(43)의 적층 구조가 형성된다. 상기 하부전극(40) 및 상부전극(42)은 TiN으로 형성되고, 상기 유전체막(41)은 TaON으로 형성된다. 또한, 상기 상부전극(42)은 1000 내지 2000Å의 두께로 형성된다.
도 3d를 참조하면, 전체 구조 상부에 제 3 층간절연막(ILD 3; 45)이 형성된 후, 주변회로 지역에는 메탈 콘택을 형성하기 위해 메탈 콘택 마스크를 이용한 식각공정을 진행하여 콘택홀(도시되지 않음)이 형성된다. 상기 제 3 층간절연막(ILD 3; 45)은 실리콘 산화막이 2000 내지 4000Å의 두께로 형성된다. 이어서, 전체 구조 상부에 메탈 콘택 배리어 메탈층(46)이 형성된 후, 상기 콘택홀을 매립하도록 텅스텐층(W; 47)이 형성된다.
도 3e를 참조하면, 전체 구조 상부에 에치백(etch back)을 진행하여 상기 텅스텐층(W; 46)을 식각함으로써, 인접해 있는 다른 플러그와 서로 분리되도록 콘택홀 내부에 플러그(47a)가 형성된다. 상기 플러그(47a)는 상기 콘택홀 내에서 상기 캐패시터의 하부전극(40), 유전체막(41) 및 상부전극(42)과 중첩된다.
즉, 상기에서 설명한 바와 같이 본 발명의 가장 큰 특징은 메탈 콘택으로 작용하는 플러그의 하부에 캐패시터의 상부전극, 유전체막 및 하부전극을 형성하고, 플러그의 하부면과 캐패시터의 상부전극의 상부면이 상호 중첩됨으로써, 플러그의 리세스 정도에 무관하게 콘택 저항을 일정하게 유지할 수 있다.
본 발명은 플러그 리세스(recess) 정도에 따라 플러그와 상부전극의 저항이 급격히 변화하는 것을 방지하기 위해 주변회로 지역에 형성되는 메탈 콘택의 하부에 캐패시터의 하부전극, 유전체막 및 상부전극을 형성하고 그 상부에 플러그를 형성시켜 메탈 콘택홀내에서 상기 플러그와 상기 상부전극이 상호 중첩되으로써, 플러그의 리세스 정도에 관계없이 콘택저항이 일정하게 유지할 수 있다.
또한, 추가되는 마스크공정없이 플러그의 에치백 공정의 마진을 증가시킬 수 있다.

Claims (8)

  1. 셀 지역과 주변회로 지역이 정의된 반도체 기판이 제공되고, 상기 반도체 기판 상부에 하지막을 형성하는 단계;
    전체 구조 상부에 캐패시터용 산화막을 형성한 후, 식각공정을 진행하여 상기 셀 지역에 캐패시터용 패턴을 형성하는 동시에 상기 주변회로 지역에 플러그용 패턴을 형성하는 단계;
    상기 캐패시터 패턴 상부에 캐패시터를 형성하는 동시에 캐패시터 형성물질을 상기 플러그용 패턴에 형성하는 단계;
    전체 구조 상부에 층간절연막을 형성한 후, 식각공정을 진행하여 상기 주변회로 지역에 콘택홀을 형성하는 단계;
    전체 구조 상부에 배리어 메탈을 형성하는 단계; 및
    상기 콘택홀을 매립하도록 플러그를 형성하는 단계를 포함하여 이루어진 것을 특징으로 하는 반도체 소자의 제조 방법.
  2. 제 1 항에 있어서,
    상기 캐패시터는
    상기 캐패시터 패턴 상부에 형성된 후, 식각공정을 진행하여 분리되는 하부전극;
    상기 하부전극 상부에 형성되는 유전체막; 및
    상기 유전체막 상부에 형성되는 상부전극으로 이루어진 것을 특징으로 하는 반도체 소자의 제조 방법.
  3. 제 2 항에 있어서,
    상기 하부전극은 TiN으로 형성되는 것을 특징으로 하는 반도체 소자의 제조 방법.
  4. 제 2 항에 있어서,
    상기 유전체막은 TaON으로 형성되는 것을 특징으로 하는 반도체 소자의 제조 방법.
  5. 제 2 항에 있어서,
    상기 상부전극은 TiN이 1000 내지 2000Å의 두께로 형성되는 것을 특징으로 하는 반도체 소자의 제조 방법.
  6. 제 1 항에 있어서,
    상기 층간절연막은 실리콘 산화막이 2000 내지 4000Å의 두께로 형성되는 것을 특징으로 하는 반도체 소자의 제조 방법.
  7. 제 1 항에 있어서,
    상기 플러그는 전체 구조 상부에 텅스텐이 형성된 후, 에치백 또는 CMP 공정을 진행하여 상기 콘택홀 내에 형성되는 것을 특징으로 하는 반도체 소자의 제조 방법.
  8. 제 1 항에 있어서,
    상기 플러그는 상기 콘택홀 내에서 상기 캐패시터의 하부전극, 유전체막 및 상부전극과 중첩되는 것을 특징으로 하는 반도체 소자의 제조 방법.
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