KR19990047002A - 반도체 메모리 제조방법 - Google Patents

Abstract

본 발명은 반도체 메모리 제조방법에 관한 것으로, 종래 반도체 메모리 제조방법은 반도체 메모리의 셀영역에만 캐패시터구조를 형성하여 절연층을 증착하는 과정에서 셀영역과 주변회로영역의 상부에 단차가 형성됨으로써, 금속배선을 형성하는 과정에서 금속배선이 단선되는 등의 문제점이 있었다. 이와 같은 문제점을 감안한 본 발명은 기판의 상부에 셀영역과 주변회로영역을 정의하고, 상기 셀영역과 주변회로영역에 모스 트랜지스터를 제조하는 모스 트랜지스터 제조단계와; 상기 셀영역에 형성한 모스 트랜지스터의 드레인에 접속되는 캐패시터를 제조하는 캐패시터 제조단계와; 상기 셀영역과 주변회로영역의 상부에 절연층을 증착하고, 그 절연층에 콘택홀을 형성한 후, 상기 주변회로영역에 제조한 모스 트랜지스터의 소스 및 드레인에 소정신호의 인가를 위한 금속배선을 형성하는 단계를 포함하여 구성되는 반도체 메모리 제조방법에 있어서, 상기 셀영역에 캐패시터를 형성하는 캐패시터 제조단계와 동시에 상기 주변회로영역에 형성한 모스 트랜지스터의 소스 및 드레인에 접속되는 캐패시터 하부전극을 형성하여 셀영역 이외의 주변회로영역에도 캐패시터의 하부구조를 형성함으로써, 절연층 증착시 각 영역간에 단차가 발생하지 않으며, 이에 따라 금속배선이 단선되는 것을 방지하여 반도체 메모리의 신뢰성을 향상시키는 효과가 있다.

Description

반도체 메모리 제조방법

본 발명은 반도체 메모리 제조방법에 관한 것으로, 특히 메모리셀이 형성되는 셀영역과 주변회로가 형성되는 주변회로영역의 단차를 개선하여 금속배선의 형성시 단선을 방지하는데 적당하도록 한 반도체 메모리 제조방법에 관한 것이다.

일반적으로, 반도체 메모리 등에서 사용되는 캐패시터는 그 모양은 캐패시터의 종류에 따라 다르지만 기판에 제조한 모스 트랜지스터의 드레인 측에 접속되는 다결정실리콘 하부전극과 그 하부전극의 상부에 도포한 유전물질 및 그 유전물질 상부에 다결정실리콘을 증착하여 상부전극을 형성하게 된다. 이와 같이 반도체 메모리의 메모리셀인 모스 트랜지스터와 그 드레인측에 접속된 캐패시터외에 반도체 메모리의 주변회로에 사용되는 모스 트랜지스터는 상기 메모리셀의 제조와는 관계없이 그 드레인과 소스를 노출시킨후, 그 드레인과 소스에 접속되는 금속배선을 형성하였다. 이때, 상기 메모리셀의 캐패시터형성으로 주변회로영역의 상부에도 두꺼운 절연층이 형성되며, 이를 식각하여 드레인과 소스를 노출시키는 공정은 여러번의 식각공정을 반복해야 함으로써 공정단계가 복잡하고, 금속을 증착하여 금속배선을 형성할 때 소스 및 드레인 접속이 정확히 이루어지지 않는 경우가 있으며, 이와 같은 종래 반도체 메모리 제조방법을 첨부한 도면을 참조하여 상세히 설명하면 다음과 같다.

도1은 종래 반도체 메모리의 단면도로서, 이에 도시한 바와 같이 반도체 기판(1)의 상부에 필드산화막(2)을 증착하여 소자가 형성될 영역을 정의하고, 그 반도체 소자가 형성될 영역에 모스 트랜지스터(3)를 적정수로 형성하는 모스 트랜지스터 형성단계와; 상기 모스 트랜지스터(3)가 형성된 기판(1)의 상부에 제 1절연층(4)을 증착하고, 콘택홀을 형성하여 상기 모스 트랜지스터(3)의 소스 및 드레인을 노출시킨다음, 다결정실리콘을 증착하여 셀영역(100)에 형성된 모스 트랜지스터(3)의 소스에 접속되는 비트라인(5)을 형성하고, 그 셀영역(100)에 형성된 모스 트랜지스터(3)의 드레인과 주변회로영역(200)에 형성된 모스 트랜지스터(3)의 소스 및 드레인에 접속되는 제 1플러그(6)를 형성하는 단계와; 상기 제 1플러그(6), 비트라인(5) 및 제 1절연층(4)의 상부에 제 2절연층(7)을 증착하고, 그 제 2절연층(7)의 상부에 콘택홀을 형성하여 상기 제 1플러그(6)를 노출시킨 후, 그 콘택홀에 제 1플러그(6)와 접속되는 제 2플러그(8)를 형성한 다음, 상기 셀영역(100)의 제 2플러그(8)의 상부에 캐패시터(9)를 형성하는 단계와; 상기 캐패시터(9)가 형성된 셀영역(100)의 상부와 제 2플러그(8)가 노출된 주변회로영역(200)의 제 2절연층(7) 상부에 제 3절연층(10)을 증착하고, 주변회로영역(200)의 제 3절연층(10)에 콘택홀을 형성한 후, 금속을 증착하여 상기 제 2플러그(8)에 접속되는 금속배선(11)을 형성하는 단계로 이루어진다.

이하, 상기와 같이 구성된 종래 반도체 메모리 제조방법을 좀 더 상세히 설명한다.

먼저, 기판(1)의 상부에 필드산화막(2)을 형성하여 반도체 소자가 형성될 영역 및 셀영역(100), 주변회로영역(200)을 정의한다.

그 다음, 다결정실리콘을 증착하고, 패터닝하여 게이트를 형성하고, 불순물 이온을 주입하여 소스 및 드레인을 형성함으로써, 상기 정의된 셀영역(100)과 주변회로영역(200)에 모스 트랜지스터(3)를 제조한다. 이때, 셀영역(100)에 제조되는 모스 트랜지스터(3)는 소스를 공통으로 사용하는 두 개의 모스 트랜지스터이며, 결국 하나의 비트라인을 통해 데이터를 입출력하는 셀 트랜지스터로 작용한다.

그 다음, 상기 모스 트랜지스터(3)가 제조된 기판(1)의 상부전면에 제 1절연층(4)을 증착하고, 그 제 1절연층(4)의 상부에 사진식각공정을 통해 콘택홀을 형성하여 상기 셀영역(100)과 주변회로영역(200)에 제조한 모스 트랜지스터(3)의 소스 및 드레인을 노출시키고, 상기 콘택홀 및 제 1절연층(4)의 상부전면에 다결정실리콘을 증착하고 패터닝하여 상기 셀영역(100)에 형성된 모스 트랜지스터(3)의 소스에 접속되는 비트라인(5) 및 드레인에 접속되는 제 1플러그(6)를 형성하고, 이와 동시에 주변회로영역(200)에 형성된 모스 트랜지스터(3)의 소스와 드레인에도 제 1플러그(6)를 형성한다.

그 다음, 상기 제 1플러그(6) 및 비트라인(5)의 상부에 제 2절연층(7)을 증착하고, 그 제 2절연층(7)에 콘택홀을 형성하여 상기 제 1플러그(6)를 모두 노출시킨 다음, 그 콘택홀과 제 2절연층(7)의 상부에 다결정실리콘을 증착하고, 패터닝하여 제 2플러그(8)를 형성한다.

그 다음, 상기 셀영역(100)의 상부에 노출된 제 2플러그(8)에 접속되는 소정구조의 캐패시터 하부전극을 형성하고, 그 하부전극의 상부에 유전물질을 증착한 다음, 그 유전물질의 상부에 다결정실리콘을 증착하여 상부전극을 형성함으로써, 반도체 메모리의 캐패시터(9)를 제조하게 된다.

그 다음, 상기 셀영역(100)의 캐패시터(9)상부와 주변회로영역(200)의 제 2절연층(7) 및 제 2플러그(8)상부에 제 3절연층(10)을 증착한다. 이때의 제 3절연층(10)은 셀영역(100)에 캐패시터(9)의 형성으로 셀영역(100)과 주변회로영역(200)에 단차를 갖도록 형성된다. 이는 셀영역(100)과 주변회로영역(200)의 상부를 가로지르는 금속배선을 형성할 때, 금속배선이 단선되는 등의 문제를 일으킬 수 있다.

그 다음, 상기 제 3절연층(10)에 콘택홀을 형성하여 상기 주변회로영역(200)에 형성된 제 2플러그(8)를 노출시키고, 상기 콘택홀과 제 3절연층(10)의 상부에 금속을 증착한 후, 패터닝하여 상기 제 2플러그(8)에 접속되는 금속배선(11)을 형성하게 된다. 이때, 셀영역(100)에도 콘택홀을 형성하여 상기 비트라인(5), 모스 트랜지스터(3)의 게이트에 접속되는 금속배선(11)을 형성하게 되나 설명의 편이상 도시하지 않았다.

상기한 바와 같이 종래 반도체 메모리 제조방법은 반도체 메모리의 셀영역에만 캐패시터구조를 형성하고, 주변회로가 형성되는 주변회로영역에는 캐패시터를 제조하지 않아, 그 두 영역의 상부에 절연층을 증착하는 과정에서 셀영역과 주변회로영역의 상부에 단차가 형성됨으로써, 금속배선을 형성하는 과정에서 금속배선이 단선되는 등의 문제점이 있었다.

이와 같은 문제점을 감안한 본 발명은 셀영역과 주변회로영역의 상부가 단차를 갖지않는 반도체 메모리 제조방법을 제공함에 그 목적이 있다.

도1은 종래 반도체 메모리의 단면도.

도2a 내지 도2d는 본 발명 반도체 메모리의 제조공정 수순단면도.

*도면의 주요 부분에 대한 부호의 설명*

1:기판 2:필드산화막

3:모스 트랜지스터 4:제 1절연층

5:비트라인 6:제 1플러그

7:제 2절연층 8:제 2플러그

9:캐패시터 10:제 3절연층

11:금속배선 12:다결정실리콘

13:캐패시터 하부전극 14:산화막

100:셀영역 200:주변회로영역

상기와 같은 목적은 기판의 상부에 셀영역과 주변회로영역을 정의하고, 상기 셀영역과 주변회로영역에 모스 트랜지스터를 제조하는 모스 트랜지스터 제조단계와; 상기 셀영역에 형성한 모스 트랜지스터의 드레인에 접속되는 캐패시터를 제조하는 캐패시터 제조단계와; 상기 셀영역과 주변회로영역의 상부에 절연층을 증착하고, 그 절연층에 콘택홀을 형성한 후, 상기 주변회로영역에 제조한 모스 트랜지스터의 소스 및 드레인에 소정신호의 인가를 위한 금속배선을 형성하는 단계를 포함하여 구성되는 반도체 메모리 제조방법에 있어서, 상기 셀영역에 캐패시터를 형성하는 캐패시터 제조단계와 동시에 상기 주변회로영역에 형성한 모스 트랜지스터의 소스 및 드레인에 접속되는 캐패시터 하부전극을 형성함으로써 달성되는 것으로, 이와 같은 본 발명을 첨부한 도면을 참조하여 상세히 설명하면 다음과 같다.

도2a 내지 도2d는 본 발명 반도체 메모리의 제조공정 수순단면도로서, 이에 도시한 바와 같이 종래와 동일한 방법으로, 기판(1)에 필드산화막(2)을 증착하여 셀영역(100)과 주변회로영역(200)을 정의한 다음, 상기 셀영역(100)과 주변회로영역(200)에 모스 트랜지스터(3), 제 1절연층(4), 비트라인(5), 제 1플러그(6), 제 2절연층(7)을 차례로 형성하고, 상기 제 2절연층(7)에 콘택홀을 형성하여 상기 제 1플러그(6)를 노출시킨 다음, 그 콘택홀과 제 2절연층(7)의 상부전면에 다결정실리콘(12)을 증착하고, 그 다결정실리콘(12)의 상부에 산화막(14)을 증착하는 단계(도2a)와; 상기 산화막(14)과 다결정실리콘(12)을 부분적으로 식각하여 제 2플러그(8)를 형성한 뒤, 상기 산화막(14)의 측면부에 다결정실리콘을 증착하여 그 제 2플러그(8)와 접속되는 캐패시터 하부전극(13)을 형성하는 단계(도2b)와; 상기 셀영역(100)에 형성된 캐패시터 하부전극(13)의 상부에 유전물질을 증착하고, 상부전극을 형성하여 캐패시터(9)를 완성하는 단계(도2c)와; 상기 셀영역(100)에 형성한 캐패시터(9)와 주변회로영역(200)에 형성한 캐패시터 하부전극(13)의 상부에 제 3절연층(10)을 증착하고, 상기 제 3절연층(10)에 콘택홀을 형성하여 상기 주변회로영역(200)에 형성한 캐패시터 하부전극(13)을 노출시킨 다음, 금속을 증착하여 금속배선(11)을 형성하는 단계(도2d)로 구성된다.

이하, 상기와 같이 구성된 본 발명 반도체 메모리 제조방법을 좀 더 상세히 설명한다.

먼저, 도2a에 도시한 바와 같이 기판(1)의 상부에 필드산화막(2)을 형성하여 반도체 소자가 형성될 영역 및 셀영역(100), 주변회로영역(200)을 정의한다.

그 다음, 다결정실리콘을 증착하고, 패터닝하여 게이트를 형성하고, 불순물 이온을 주입하여 소스 및 드레인을 형성함으로써, 상기 정의된 셀영역(100)과 주변회로영역(200)에 모스 트랜지스터(3)를 제조한다. 이때, 셀영역(100)에 제조되는 모스 트랜지스터(3)는 소스를 공통으로 사용하는 두 개의 모스 트랜지스터이며, 결국 하나의 비트라인을 통해 데이터를 입출력하는 셀 트랜지스터로 작용한다.

그 다음, 상기 모스 트랜지스터(3)가 제조된 기판(1)의 상부전면에 제 1절연층(4)을 증착하고, 그 제 1절연층(4)의 상부에 사진식각공정을 통해 콘택홀을 형성하여 상기 셀영역(100)과 주변회로영역(200)에 제조한 모스 트랜지스터(3)의 소스 및 드레인을 노출시키고, 상기 콘택홀 및 제 1절연층(4)의 상부전면에 다결정실리콘을 증착하고 패터닝하여 상기 셀영역(100)에 형성된 모스 트랜지스터(3)의 소스에 접속되는 비트라인(5) 및 드레인에 접속되는 제 1플러그(6)를 형성하고, 이와 동시에 주변회로영역(200)에 형성된 모스 트랜지스터(3)의 소스와 드레인에도 제 1플러그(6)를 형성한다.

그 다음, 상기 비트라인(5) 및 제 1플러그(6)가 형성된 제 1절연층(4)의 상부에 제 2절연층(7)을 증착하고, 제 2절연층(7)에 사진식각공정을 이용하여 콘택홀을 형성하여 상기 셀영역(100)과 주변회로영역(200)에 형성한 제 1플러그(6)를 노출시킨다.

그 다음, 상기 형성한 콘택홀과 제 2절연층(7)의 상부전면에 다결정실리콘(12)을 증착하고, 그 다결정실리콘(12)의 상부에 산화막(14)을 증착한다.

그 다음, 도2b에 도시한 바와 같이 사진식각공정을 통해 상기 산화막(14)과 다결정실리콘(12)의 일부를 부분적으로 식각하여 상기 제 1플러그(6)에 접속되며, 그 상부가 상기 제 2절연층(7)의 상부에서 소정의 면적을 갖는 제 2플러그(8)를 형성한다.

그 다음, 상기 산화막(14)과 제 2절연층(7)의 상부전면에 다결정실리콘을 증착하고, 그 다결정실리콘의 일부를 선택적으로 식각하여 상기 산화막(7)의 측면에 위치하며, 상기 제 2플러그(8)와 접속되는 캐패시터 하부전극(13)을 형성한다.

그 다음, 도2c에 도시한 바와 같이, 셀영역(100)에 형성한 캐패시터 하부전극(13)의 상부전면에 유전물질을 증착하고, 그 유전물질의 상부에 다결정실리콘을 증착하고, 패터닝하여 캐패시터(9)를 형성한다.

그 다음, 도2d에 도시한 바와 같이 상기 셀영역(100)에 형성한 캐패시터(9)와 주변회로영역(200)에 형성된 하부전극(13)과 산화막(14), 제 2절연층(8)의 상부에 제 3절연층(10)을 증착한다. 이때, 셀영역(100)과 주변회로영역(200)에는 캐패시터의 구조를 구비하여 제 3절연층(10)의 증착으로는 영역간에 단차가 발생하지 않게 된다.

그 다음, 상기 제 3절연층(10)에 사진식각공정을 통해 콘택홀을 형성하여 상기 주변회로영역(200)에 형성한 하부전극(13)을 노출시킨다.

그 다음, 상기 콘택홀과 제 3절연층(10)의 상부전면에 금속을 증착한 후, 사진식각공정을 이용하여 금속배선(11)을 형성하여 반도체 메모리 제조공정을 완료한다.

상기한 바와 같이 본 발명 반도체 메모리 제조방법은 셀영역 이외의 주변회로영역에도 캐패시터의 하부구조를 형성함으로써, 절연층 증착시 각 영역간에 단차가 발생하지 않으며, 이에 따라 금속배선이 단선되는 것을 방지하여 반도체 메모리의 신뢰성을 향상시키는 효과가 있다.

Claims (1)

1. 기판의 상부에 셀영역과 주변회로영역을 정의하고, 상기 셀영역과 주변회로영역에 모스 트랜지스터를 제조하는 모스 트랜지스터 제조단계와; 상기 셀영역에 형성한 모스 트랜지스터의 드레인에 접속되는 캐패시터를 제조하는 캐패시터 제조단계와; 상기 셀영역과 주변회로영역의 상부에 절연층을 증착하고, 그 절연층에 콘택홀을 형성한 후, 상기 주변회로영역에 제조한 모스 트랜지스터의 소스 및 드레인에 소정신호의 인가를 위한 금속배선을 형성하는 단계를 포함하여 구성되는 반도체 메모리 제조방법에 있어서, 상기 셀영역에 캐패시터를 형성하는 캐패시터 제조단계와 동시에 상기 주변회로영역에 형성한 모스 트랜지스터의 소스 및 드레인에 접속되는 캐패시터 하부전극을 형성하는 것을 특징으로 하는 반도체 메모리 제조방법.