KR100306908B1 - 반도체장치의제조방법 - Google Patents

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Abstract

본 발명은 반도체장치의 제조방법에 관한 것으로서, 특히, 산소원자를 포함하는 고유전막을 사용하는 디램셀의 캐패시터 제조시 수소에 대한 배리어 물질로 캐패시터를 감싸주어 고유전막을 보호하므로서 수소 어닐링에 의한 고유전막의 손상을 방지하며 산화막의 큐어링(curing) 효과를 극대화하여 누설전류를 방지하도록 한 반도체장치의 디램 캐패시터 제조방법에 관한 것이다.
본 발명에 따른 반도체장치의 제조방법은 셀부와 페리부가 정의되고 비트라인이 형성된 반도체기판의 상부에 층간절연층을 형성하는 단계와, 층간절연층 위에 수소의 침투를 방지하는 제 1 보호층을 형성하는 단계와, 제 1 보호층과 층간절연층의 소정 부위를 제거하여 개구부를 형성하는 단계와, 개구부에 도전성 플러그를 형성하는 단계와, 플러그의 표면에 하부전극을 형성하는 단계와, 하부전극 표면 및 제 1 보호층의 표면에 유전막을 형성하는 단계와, 유전막 위에 상부전극을 형성하는 단계와, 상부전극 위에 제 2 보호층을 형성하는 단계와, 제 2 보호층, 상부전극, 유전막 그리고 제 1 보호층의 소정 부위를 제거하여 층간절연층의 일부 표면을 노출시키는 단계와, 잔류하여 노출된 유전막의 측면에 측벽형태의 제 3 보호층을 형성하는 단계를 포함하여 이루어진다.

Description

반도체장치의 제조방법
본 발명은 반도체장치의 제조방법에 관한 것으로서, 특히, 산소원자를 포함하는 고유전막을 사용하는 디램셀의 캐패시터 제조시 수소에 대한 배리어 물질로 캐패시터를 감싸주어 고유전막을 보호하므로서 수소 어닐링에 의한 고유전막의 손상을 방지하며 산화막의 큐어링(curing) 효과를 극대화하여 누설전류를 방지하도록 한 반도체장치의 디램 캐패시터 제조방법에 관한 것이다.
반도체장치의 디램 소자 제조에 있어서, 캐패시터의 정전용량을 극대화하기 위하여 고유전막을 사용한다. 그러나, 주로 산소원자를 포함하는 물질로 이루어진 이러한 고유전막은 금속배선 형성 이후 산화막으로 이루어진 절연막의 큐어링을 위해서 채용되는 수소 어닐링 공정에 취약하여 고유전막의 유전률의 감소 및 캐패시터 누설전류를 증가시키게 된다.
즉, 수소 어닐링시 수소 분위기에 노출된 고유전막의 산소가 유전막 밖으로 빠져나와 고유전막을 파괴하고 산소와의 결합이 끊어진 금속 등의 잔류물은 고유전막 내에서 전자의 이동 경로로 작용하여 캐패시터의 누살전류를 증가시키게 된다.
도 1a 내지 도 1b는 종래 기술에 따른 반도체장치의 디램 셀(DRAM cell) 제조방법을 도시하는 공정단면도이다. 이때, 필드산화막을 경계로 하여 좌측은 반도체 디램의 셀부이고 우측은 페리부이다.
도 1a를 참조하면, 활성영역과 필드영역을 정의하는 트렌치형 필드산화막(11)이 형성 반도체기판인 실리콘기판(10)상에 게이트절연막(12)을 열산화막으로 형성한 후 게이트 형성을 위한 도핑된 폴리실리콘층을 증착하여 형성한 다음 그위에 캡핑용절연막으로 질화막(14)을 증착하여 형성하고 사진식각공정을 실시하여 워드라인(13)인 게이트라인(13)을 패터닝하여 형성한다.
그리고, 워드라인(13)를 이용한 이온주입으로 고농도이온주입으로 게이트(13) 주변 기판의 활성영역에 고농도 불순물 확산영역(15)을 형성한다.
그다음, 워드라인(13)을 포함하는 기판(10) 전면에 절연막으로 산화막을 화학기상증착법으로 증착한 다음, 산화막에 에치백을 실시하여 잔류한 산화막으로 이루어진 워드라인 측벽스페이서(16)를 형성한다.
그리고, 비트라인 및 캐패시터와 연결될 콘택 플러그를 형성하기 위하여 기판(10)의 전면에 도핑된 폴리실리콘층(16)을 CVD법으로 증착하여 형성한다.
그리고, 증착된 폴리실리콘층을 평탄화 시키기 위하여 폴리실리콘층에 화학기계적연마(chemical mechanical polishing)를 실시하여 평탄화된 폴리실리콘층(100,101)을 잔류시켜 제 1, 제 2 콘택플러그(100,101)를 형성한다. 이때, 제 1 콘택플러그(100)는 비트라인과 연결되고 제 2 콘택플러그(101)는 캐패시터 하부전극과 연결될 부위이다.
그리고, 노출된 캡핑용절연막(14)과 평탄화된 제 1 내지 제 2 콘택플러그(100,101) 표면을 포함하는 기판(10)의 전면에 제 1 층간절연층(17)으로 산화막을 CVD법으로 증착하여 형성한다.
그다음 비트라인과 연결될 부위의 제 1 콘택플러그(100) 표면을 노출시키기 위하여 제 1 층간절연층(17) 위에 포토레지스트를 도포한 후 적절한 포토마스크를 이용한 노광 및 현상을 실시하여 포토레지스트패턴(도시안함)을 형성한다. 포토레지스트패턴으로 보호되지 않는 부위의 산화막을 식각하여 비트라인 콘택부위의 제 1 콘택플러그(100) 표면을 노출시킨다.
그리고, 노출된 제 1 콘택플러그(100) 표면을 포함하는 산화막인 제 1 층간절연층(17) 표면에 도전층으로 텅스텐층을 CVD 또는 스퍼터링법으로 증착한 다음, 텅스텐층 위에 비트라인 캡핑용절연막으로 질화막을 증착하여 형성한다.
그다음, 적절히 사진식각공정으로 비트라인 캡핑용절연막과 텅스텐층을 패터닝하여 잔류한 비트라인 캡핑용절연막(19)으로 상부가 덮힌 비트라인(18)을 형성한다.
그리고, 비트라인(18) 및 캡핑용절연막(19) 표면을 포함하는 기판의 전면에 비트라인 측벽 스페이서를 형성하기 위하여 질화막을 증착한 다음 이를 에치백하여 비트라인(18) 및 캡핑용절연막(19)의 측면에 비트라인 측벽스페이서(20)를 형성한다.
그다음, 제 2 층간절연층(21)으로 산화막을 비트라인(18) 상부를 포함하는 제 1 층간절연층(17)의 표면에 증착하여 형성한다. 이때, 제 2 층간절연층(21) 형성공정은 그 표면이 평탄화되도록 CMP(chemical-mechanical polishing)공정을 포함한다.
그리고, 제 2 층간절연층(21) 및 제 1 층간절연층(17)의 소정부위를 포토리쏘그래피로 적절히 제거하여 제 2 콘택플러그(101)의 상부 표면을 노출시키는 비어홀(via hole)을 형성한다.
그다음, 캐패시터의 하부전극과 연결될 비어플러그(22)를 도전물질로 도핑된 폴리실리콘을 사용하여 비어홀을 매립하도록 형성한다.
도 1b를 참조하면, 비어플러그(22) 표면을 포함하는 제 2 층간절연층(21)의 표면에 캐패시터의 하부전극 형성용 도핑된 폴리실리콘층을 증착한 다음 포토리쏘그래피로 적절히 패터닝하여 하부전극(23)을 형성한다.
그리고, 노출된 하부전극(23) 표면을 포함하는 제 2 층간절연층(21)의 표면에 고유전막(24)을 증착하여 형성한다. 이때, 고유전막은 유전물질의 유전률이 높은 BST, PZT, Ta2O5, Y3O3, ZrO2, Nb2O2, HfO2등을 사용하여 형성한다.
고유전막(24) 위에 상부전극을 형성하기 위한 도핑된 폴리실리콘층(25)을 증착하여 형성한 다음, 그 위에 상부전극 보호층(26)을 증착하여 형성한다.
그리고 필드산화막(11)을 기준으로 디램의 페리부에 형성된 보호층(26)/폴리실리콘층(25)/고유전막(24)을 포토리쏘그래피로 제거하여 제 2 층간절연층(22)의 일부 표면을 노출시킨다. 이때, 페리부와 셀부의 경계면에서 고유전막(24)의 측면부가 노출된다.
이후 도시되지는 않았으나, 캐패시터와 제 2 층간절연층(21)의 표면을 포함하는 기판의 전면에 제 3 층간절연층으로 산화막을 증착한 후 소정부위를 제거하고 금속배선을 형성한다.
그리고,게이트산화막 등의 큐어링을 위하여 수소 어닐닝을 기판에 실시한다.
그러나, 상술한 종래 기술에 따른 반도체장치의 제조방법은 노출된 고유전막의 측면이 수소 어닐링시 노출되어 환원되므로 고유전막의 유전률이 감소하여 캐패시터의 정전용량을 감소시키며 또한, 캐패시터의 누설전류가 증가하여 디램셀의 리프레쉬 특성 및 소자의 신뢰성을 열화시키는 문제점이 있다.
따라서, 본 발명의 목적은 산소원자를 포함하는 고유전막을 사용하는 디램셀의 캐패시터 제조시 수소에 대한 배리어 물질로 캐패시터를 감싸주어 고유전막을 보호하므로서 수소 어닐링에 의한 고유전막의 손상을 방지하며 산화막의 큐어링(curing) 효과를 극대화하여 누설전류를 방지하도록 한 반도체장치의 디램 캐패시터 제조방법을 제공하는데 있다.
상기 목적들을 달성하기 위한 본 발명에 따른 반도체장치의 제조방법은 셀부와 페리부가 정의되고 비트라인이 형성된 반도체기판의 상부에 층간절연층을 형성하는 단계와, 층간절연층 위에 수소의 침투를 방지하는 제 1 보호층을 형성하는 단계와, 제 1 보호층과 층간절연층의 소정 부위를 제거하여 개구부를 형성하는 단계와, 개구부에 도전성 플러그를 형성하는 단계와, 플러그의 표면에 하부전극을 형성하는 단계와, 하부전극 표면 및 제 1 보호층의 표면에 유전막을 형성하는 단계와, 유전막 위에 상부전극을 형성하는 단계와, 상부전극 위에 제 2 보호층을 형성하는 단계와, 제 2 보호층, 상부전극, 유전막 그리고 제 1 보호층의 소정 부위를 제거하여 층간절연층의 일부 표면을 노출시키는 단계와, 잔류하여 노출된 유전막의 측면에 측벽형태의 제 3 보호층을 형성하는 단계를 포함하여 이루어진다.
도 1a 내지 도 1b는 종래 기술에 따른 반도체장치의 디램 셀(DRAM cell) 제조방법을 도시하는 공정단면도
도 2a 내지 도 2c는 본 발명에 따른 반도체장치의 디램 셀 제조방법을 도시하는 공정단면도
본 발명은 1 기가급 이상의 디램 제조시 캐패시터의 고유전막의 특성을 안정화시키는 디램의 캐패시터 제조방법에 관한 것이다.
캐패시터의 정전용량 확보 방법에는 하부전극의 표면적을 최대한으로 확장시키는 방법과 유전막을 유전률이 높은 물질로 고유전막을 형성하는 방법 등이 있다. 따라서, 캐패시터의 전전용량 확보는 유전막의 특성을 확보하는 것이 중요하다.
그러나, 고유전막은 금속배선 형성 이후에 게이트산화막 등의 큐어링을 위해 실시하는 수소 어닐링에 취약하여 고유전막의 유전률 감소와 캐패시터의 누설전류 증가라는 치면적인 약점을 갖고 있다.
본 발명은 수소 어닐링시, 수소에 대한 배리어 물질로 일려진 금속, 질화막 또는 산화막 등을 이용하여 캐패시터를 캡슐링(capsuling)시켜 고유전막의 특성을 보존한다. 이때, 하부전극은 질화막으로 감싸고 상부전극은 금속, 질화막 또는 산화막 등으로 보호한다. 그러나, 캡슐링을 하여도, 비트라인의 하부에 있는 게이트라인은 캡슐링시키지 않으므로 수소에 의해 큐어링이 일어나도록 형성한다.
이하, 첨부한 도면을 참조하여 본 발명을 상세히 설명한다.
도 2a 내지 도 2c는 본 발명에 따른 반도체장치의 디램 셀 제조방법을 도시하는 공정단면도이다. 이때, 필드산화막을 경계로 하여 좌측은 반도체 디램의 셀부이고 우측은 페리부이다.
도 2a를 참조하면, 활성영역과 필드영역을 정의하는 트렌치형 필드산화막(31)이 형성 반도체기판인 실리콘기판(30)상에 게이트절연막(32)을 열산화막으로 형성한 후 게이트 형성을 위한 도핑된 폴리실리콘층을 증착하여 형성한 다음 그위에 캡핑용절연막으로 질화막(34)을 증착하여 형성하고 사진식각공정을 실시하여 워드라인(33)인 게이트라인(33)을 패터닝하여 형성한다.
그리고, 워드라인(33)를 이용한 이온주입으로 고농도이온주입으로 게이트(33) 주변 기판의 활성영역에 고농도 불순물 확산영역(35)을 형성한다.
그다음, 워드라인(33)을 포함하는 기판(30) 전면에 절연막으로 산화막을 화학기상증착법으로 증착한 다음, 산화막에 에치백을 실시하여 잔류한 산화막으로 이루어진 워드라인 측벽스페이서(36)를 형성한다.
그리고, 비트라인 및 캐패시터와 연결될 콘택 플러그를 형성하기 위하여 기판(30)의 전면에 도핑된 폴리실리콘층(36)을 CVD법으로 증착하여 형성한다.
그리고, 증착된 폴리실리콘층을 평탄화 시키기 위하여 폴리실리콘층에 화학기계적연마(chemical mechanical polishing)를 실시하여 평탄화된 폴리실리콘층(200,201)을 선택적으로 잔류시켜 제 1, 제 2 콘택플러그(200,201)를 형성한다. 이때, 제 1 콘택플러그(200)는 비트라인과 연결되고 제 2 콘택플러그(201)는 캐패시터 하부전극과 연결될 부위이다.
그리고, 노출된 캡핑용절연막(34)과 평탄화된 제 1 내지 제 2 콘택플러그(200,201) 표면을 포함하는 기판(30)의 전면에 제 1 층간절연층(37)으로 산화막을 CVD법으로 증착하여 형성한다.
그다음 비트라인과 연결될 부위의 제 1 콘택플러그(200) 표면을 노출시키기 위하여 제 1 층간절연층(37) 위에 포토레지스트를 도포한 후 적절한 포토마스크를 이용한 노광 및 현상을 실시하여 포토레지스트패턴(도시안함)을 형성한다. 포토레지스트패턴으로 보호되지 않는 부위의 산화막을 식각하여 비트라인 콘택부위의 제 1 콘택플러그(200) 표면을 노출시킨다.
그리고, 노출된 제 1 콘택플러그(200) 표면을 포함하는 산화막인 제 1 층간절연층(37) 표면에 도전층으로 텅스텐층을 CVD 또는 스퍼터링법으로 증착한 다음, 텅스텐층 위에 비트라인 캡핑용 절연막으로 질화막을 증착하여 형성한다.
그다음, 적절히 사진식각공정으로 비트라인 캡핑용절연막과 텅스텐층을 패터닝하여 잔류한 비트라인 캡핑용 절연막(39)으로 상부가 덮힌 비트라인(38)을 형성한다.
그리고, 비트라인(38) 및 비트라인 캡핑용 절연막(39) 표면을 포함하는 기판의 전면에 비트라인 측벽 스페이서를 형성하기 위하여 질화막을 증착한 다음 이를 에치백하여 비트라인(38) 및 캡핑용절연막(39)의 측면에 비트라인 측벽스페이서(41)를 형성한다.
그다음, 제 2 층간절연층(42)으로 산화막을 비트라인(38) 상부를 포함하는 제 1 층간절연층(37)의 표면에 증착하여 형성한다. 이때, 제 2 층간절연층(42) 형성공정은 그 표면이 평탄화되도록 CMP(chemical-mechanical polishing)공정을 포함한다.
그리고, 제 2 층간절연층(42) 위에 버퍼용 질화막(202)을 CVD로 증착하여 형성한다.
도 2b를 참조하면, 버퍼용질화막(202), 제 2 층간절연층(42) 및 제 1 층간절연층(37)의 소정부위를 포토리쏘그래피로 적절히 제거하여 제 2 콘택플러그(201)의 상부 표면을 노출시키는 비어홀(via hole)을 형성한다.
그다음, 캐패시터의 하부전극과 연결될 비어플러그(43)를 도전물질로 불순물이 도핑된 폴리실리콘을 사용하여 비어홀을 매립하도록 형성한다.
그다음, 비어플러그(43) 표면을 포함하는 버퍼용 질화막의 표면에 캐패시터의 하부전극 형성용 도핑된 폴리실리콘층을 증착한 다음 포토리쏘그래피로 적절히 패터닝하여 하부전극(44)을 형성한다.
그리고, 노출된 하부전극(44) 표면을 포함하는 버퍼용 질화막의 표면에 고유전막(45)을 증착하여 형성한다. 이때, 고유전막은 유전물질의 유전률이 높은 BST, PZT, Ta2O5, Y3O3, ZrO2, Nb2O2, HfO2등을 사용하여 형성한다.
고유전막(45) 위에 상부전극을 형성하기 위한 도핑된 폴리실리콘층(46)을 증착하여 형성한 다음, 그 위에 상부전극 보호층(47)을 증착하여 형성한다. 이때, 상부전극 보호층(47)은 수소에 대한 효과적인 배리어층 역할을 할 수 있는 질화막, 금속층 또는 산화막 등으로 형성한다.
그리고 필드산화막(31)을 기준으로 디램의 페리부에 형성된 보호층(47)/폴리실리콘층(46)/고유전막(45)/버퍼용 질화막(203)을 포토리쏘그래피로 제거하여 제 2 층간절연층(42)의 일부 표면을 노출시킨다. 이때, 페리부와 셀부의 경계면에서 고유전막(45)의 측면부가 노출되고, 하부전극(44) 및 고유전막(45)의 하부에는 잔류한 버퍼용 질화막(203)이 위치한다.
도 2c를 참조하면, 기판의 전면에 질화막을 CVD법으로 증착하여 소정 두께로 형성한 다음 에치백하여 노출된 보호층(47)/상부전극(46)/고유전막(45)/버퍼용 질화막(203)의 측면에 측벽(48)을 형성한다.
따라서 고유전막(45)은 잔류한 버퍼용 질화막(203)과 잔류한 질화막으로 이루어진 측벽(48)으로 캡슐링되어 수소 어닐링을 이용한 큐어링시 수소로부터 완전히 보호되게 된다.
이후 도시되지는 않았으나, 캐패시터와 노출된 제 2 층간절연층(42)의 표면을 포함하는 기판의 전면에 제 3 층간절연층으로 산화막을 증착한 후 소정부위를 제거하고 금속배선을 형성한다.
따라서, 본 발명은 수소에 대한 배리어 물질로 캐패시터를 감싸주어 고유전막을 보호하므로서 수소 어닐링에 의한 고유전막의 손상을 방지하며 산화막의 큐어링(curing) 효과를 극대화하여 누설전류를 방지하는 장점이 있다.

Claims (1)

  1. 셀부와 페리부가 정의되고 비트라인이 형성된 반도체기판의 상부에 층간절연층을 형성하는 단계와,
    상기 층간절연층 위에 수소의 침투를 방지하기위해 질화막으로 이루어진 제 1 보호층을 형성하는 단계와,
    상기 제 1 보호층과 상기 층간절연층의 소정 부위를 제거하여 개구부를 형성하는 단계와,
    상기 개구부에 도전성 플러그를 형성하는 단계와,
    상기 플러그의 표면에 하부전극을 형성하는 단계와,
    상기 하부전극 표면 및 상기 제 1 보호층의 표면에 유전막을 형성하는 단계와,
    상기 유전막 위에 상부전극을 형성하는 단계와,
    상기 상부전극 위에 질화막, 금속층 또는 산화막으로 형성된 제 2 보호층을 형성하는 단계와,
    상기 제 2 보호층, 상기 상부전극, 상기 유전막, 그리고 상기 제 1 보호층의 소정 부위를 제거하여 상기 층간절연층의 일부 표면을 노출시키는 단계와,
    잔류하여 노출된 상기 유전막의 측면 및 상기 셀부와 페리부의 경계부위에 측벽형태의 질화막으로 이루어진 제 3 보호층을 형성하는 단계를 포함하여 이루어진 반도체장치의 제조방법.
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