CN116547757A - 半导体存储装置 - Google Patents

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美濃明良
田上政由
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Abstract

本发明的实施方式的半导体存储装置包括：衬底、多个第1导电体层、柱、以及第2导电体层。多个第1导电体层设置在衬底的上方，在第1方向上彼此分开。柱贯通多个第1导电体层设置，包括沿所述第1方向延伸的第1半导体层。柱与第1导电体层的交叉部分作为存储器单元发挥功能。第2导电体层设置在多个第1导电体层的上方，与第1半导体层接触。第2导电体层是金属或硅化物。

Description

半导体存储装置
技术领域
实施方式涉及一种半导体存储装置。
背景技术
已知能够非挥发地存储数据的NAND型闪存。
[背景技术文献]
[专利文献]
专利文献1：日本特开2020-145233号公报
发明内容
[发明要解决的问题]
实施方式抑制半导体存储装置的制造成本。
[解决问题的技术手段]
实施方式的半导体存储装置包括：衬底、多个第1导电体层、柱、以及第2导电体层。多个第1导电体层设置在衬底的上方，在第1方向上彼此分开。柱贯通多个第1导电体层地设置，包括沿所述第1方向延伸的第1半导体层。柱与第1导电体层的交叉部分作为存储器单元发挥功能。第2导电体层设置在多个第1导电体层的上方，与第1半导体层接触。第2导电体层是金属或硅化物。
附图说明
图1是表示第1实施方式的半导体存储装置的结构的一例的方块图。
图2是表示第1实施方式的半导体存储装置所具备的存储器单元阵列的电路结构的一例的电路图。
图3是表示第1实施方式的半导体存储装置所具备的行解码模块的电路结构的一例的电路图。
图4是表示第1实施方式的半导体存储装置所具备的感测放大器模块的电路结构的一例的电路图。
图5是表示第1实施方式的半导体存储装置的构造的一例的立体图。
图6是表示第1实施方式的半导体存储装置的存储区域的平面布局的一例的平面图。
图7是表示第1实施方式的半导体存储装置的存储区域的截面构造的一例的剖视图。
图8是表示第1实施方式的半导体存储装置的存储柱的截面构造的一例的沿着图7的VIII-VIII线的剖视图。
图9是表示包含第1实施方式的半导体存储装置的存储区域及感测放大器区域的截面构造的一例的剖视图。
图10是表示第1实施方式的半导体存储装置的制造方法的一例的流程图。
图11是表示第1实施方式的半导体存储装置的制造中途的截面构造的一例的剖视图。
图12是表示第1实施方式的半导体存储装置的制造中途的截面构造的一例的剖视图。
图13是表示第1实施方式的半导体存储装置的制造中途的截面构造的一例的剖视图。
图14是表示第1实施方式的半导体存储装置的制造中途的截面构造的一例的剖视图。
图15是表示第1实施方式的半导体存储装置的读出动作的一例的时序图。
图16是表示第1实施方式的半导体存储装置的读出动作时的NAND串的带构造的一例的示意图。
图17是表示第1实施方式的半导体存储装置的擦除动作的一例的时序图。
图18是表示第1实施方式的半导体存储装置的擦除动作时的NAND串的带构造的一例的示意图。
图19是表示第1实施方式的比较例的半导体存储装置的存储区域的截面构造的一例的剖视图。
图20是表示第2实施方式的半导体存储装置的读出动作的一例的时序图。
图21是表示第2实施方式的半导体存储装置的读出动作时的NAND串的带构造的一例的示意图。
图22是表示第3实施方式的半导体存储装置的存储区域的截面构造的一例的剖视图。
图23是表示第3实施方式的半导体存储装置的存储柱与源极线的连接部分的截面构造的一例的剖视图。
图24是表示第3实施方式的半导体存储装置的存储柱与源极线的连接部分的截面构造的一例的剖视图。
图25是表示第3实施方式的半导体存储装置的制造方法的一例的流程图。
图26是表示第3实施方式的半导体存储装置的制造中途的截面构造的一例的剖视图。
图27是表示第3实施方式的半导体存储装置的制造中途的截面构造的一例的剖视图。
图28是表示第3实施方式的半导体存储装置的制造中途的截面构造的一例的剖视图。
图29是表示第3实施方式的半导体存储装置的制造中途的截面构造的一例的剖视图。
图30是表示第3实施方式的半导体存储装置的制造中途的截面构造的一例的剖视图。
图31是表示第4实施方式的半导体存储装置的存储区域的截面构造的一例的剖视图。
图32是表示第4实施方式的半导体存储装置的存储柱与源极线的连接部分的截面构造的一例的剖视图。
图33是表示第4实施方式的半导体存储装置的存储柱与源极线的连接部分的截面构造的一例的剖视图。
图34是表示第4实施方式的半导体存储装置的制造方法的一例的流程图。
图35是表示第4实施方式的半导体存储装置的制造中途的截面构造的一例的剖视图。
图36是表示第4实施方式的半导体存储装置的制造中途的截面构造的一例的剖视图。
图37是表示第1实施方式的变化例的半导体存储装置的存储区域的截面构造的一例的剖视图。
具体实施方式
以下参照图式对于实施方式进行说明。实施方式例示用于将发明的技术性思想具体化的装置或方法。图式为示意性或概念性，各图式的尺寸及比率等不一定与现实的尺寸及比率相同。本发明的技术性思想并非由结构要素的形状、构造、配置等特定。
另外，在以下的说明中，对于具有大致同一功能及结构的结构要素，赋予同一参考符号。构成参考符号的文字之后的数字是通过包含相同文字的参考符号来参照，且为了区别具有同样的结构的要素彼此而使用。同样地，构成参考符号的数字之后的文字是通过包含相同数字的参考符号来参照，且为了区别具有同样的结构的要素彼此而使用。在无需将以包含相同文字或数字的参考符号示出的要素相互区别的情况下，所述要素分别通过仅包含文字或数字的参考符号来参照。
＜1＞第1实施方式第1实施方式的半导体存储装置1是能够非挥发地存储数据的NAND型闪存的一种。以下，对于第1实施方式的半导体存储装置1进行说明。
＜1-1＞结构
＜1-1-1＞半导体存储装置1的整体结构
图1是表示第1实施方式的半导体存储装置1的结构的一例的方块图。如图1所示，半导体存储装置1构成为可通过外部的存储控制器2来控制。此外，半导体存储装置1例如包括：存储器单元阵列10、指令寄存器11、地址寄存器12、序列发生器13、驱动模块14、行解码模块15、以及感测放大器模块16。
存储器单元阵列10包括多个块BLK0～BLKn(n是1以上的整数)。各块BLK包括能够非挥发地存储数据的多个存储器单元的集合。块BLK例如使用作数据的擦除单位。在存储器单元阵列10，设置有后述的多条位线及多条字线。各存储器单元与1条位线及1条字线建立关联。
指令寄存器11存储半导体存储装置1从存储控制器2接收到的指令CMD。指令CMD包括用于使序列发生器13执行读出动作、写入动作、擦除动作等的命令。
地址寄存器12存储半导体存储装置1从存储控制器2接收到的地址信息ADD。地址信息ADD例如包括块地址BA、页地址PA、以及列地址CA。块地址BA、页地址PA、以及列地址CA分别与块BLK、字线、以及位线建立关联。
序列发生器13控制半导体存储装置1的整体动作。例如，序列发生器13基于存储在指令寄存器11的指令CMD来控制驱动模块14、行解码模块15、以及感测放大器模块16等，执行读出动作、写入动作、擦除动作等。
驱动模块14经由多条信号线连接在行解码模块15，产生读出动作、写入动作、擦除动作等所使用的电压。例如，驱动模块14分别对连接在基于保持在地址寄存器12的页地址PA而选择的字线的信号线、以及连接在其它字线的信号线施加规定的电压。
行解码模块15将通过驱动模块14施加在多条信号线的电压朝存储器单元阵列10传送。此外，行解码模块15在存储器单元阵列10内，选择与存储在地址寄存器12的块地址BA建立关联的1个块BLK，在所选择的块BLK与非选择的块BLK，传送施加在互不相同的信号线之组的电压。
感测放大器模块16经由省略图示的输入/输出电路，在与存储控制器2之间收发数据DAT。在写入动作中，感测放大器模块16将与从存储控制器2接收到的写入数据相应的电压施加于各位线。在读出动作中，感测放大器模块16基于位线的电压而判定存储在存储器单元的数据，并将基于判定结果而确定出的读出数据向存储控制器2发送。
半导体存储装置1与存储控制器2之间的通讯例如支持NAND接口规格。在半导体存储装置1与存储控制器2之间的通讯中，例如使用输入/输出信号I/O、指令锁存使能信号CLE、地址锁存使能信号ALE、写入使能信号WEn、读出使能信号REn、以及就绪/忙信号RBn。
输入/输出信号I/O例如是8位宽度的信号，可包含指令CMD、地址信息ADD、数据DAT等。指令锁存使能信号CLE是表示半导体存储装置1接收到的输入/输出信号I/O是否为指令CMD的信号。地址锁存使能信号ALE是表示半导体存储装置1所接收到的输入/输出信号I/O是否为地址信息ADD的信号。写入使能信号WEn是用于对半导体存储装置1命令输入/输出信号I/O的输入的信号。读出使能信号REn是用于对半导体存储装置1命令输入/输出信号I/O的输出的信号。就绪/忙信号RBn是对存储控制器2通知半导体存储装置1为就绪状态及忙状态的哪一者的信号。就绪状态是半导体存储装置1受理来自存储控制器2的命令的状态。忙状态是半导体存储装置1不受理来自存储控制器2的命令的状态。
另外，可通过半导体存储装置1及存储控制器2的组合而构成1个半导体装置。作为这样的半导体装置，例如可举出如SDTM卡的记忆卡、或SSD(solid state drive，固态硬盘)等。
＜1-1-2＞半导体存储装置1的电路结构
(存储器单元阵列10的电路结构)
图2是表示第1实施方式的半导体存储装置1所具备的存储器单元阵列10的电路结构的一例的电路图。图2摘取存储器单元阵列10所含的1个块BLK而示出。如图2所示，块BLK例如包含4个串单元SU0～SU3。在块BLK，连接有多条位线BL0～BLm(m是1以上的整数)、多条字线WL0～WL7、多条选择栅极线SGD0～SGD3、选择栅极线SGS、以及源极线SL。
各串单元SU包括多个NAND串NS。对于多个NAND串NS分配有互不相同的列地址。各串单元SU内的多个NAND串NS分别与位线BL0～BLm建立关联。在各位线BL，连接有分配有同一列地址的多个NAND串NS。多条字线WL0～WL7与多条选择栅极线SGD0～SGD3及选择栅极线SGS的组针对每一块BLK而设置。源极线SL在多个块BLK间被共有。
各NAND串NS包含存储器单元晶体管MT0～MT7、以及选择晶体管STD及STS。存储器单元晶体管MT包含控制栅极及电荷蓄积层，根据阈值电压而非挥发地保持数据。选择晶体管STD及STS各者在读出动作、写入动作、以及擦除动作等中，使用于串单元SU的选择等。
在各NAND串NS中，存储器单元晶体管MT0～MT7串联连接。选择晶体管STD的漏极连接于建立关联的位线BL。选择晶体管STD的源极连接于串联连接的存储器单元晶体管MT0～MT7的一端。选择晶体管STS的漏极连接于串联连接的存储器单元晶体管MT0～MT7的另一端。选择晶体管STS的源极连接于源极线SL。
同一块BLK所含的存储器单元晶体管MT0～MT7的控制栅极分别连接于字线WL0～WL7。串单元SU0所含的选择晶体管STD的栅极连接于选择栅极线SGD0。串单元SU1所含的选择晶体管STD的栅极连接于选择栅极线SGD1。串单元SU2所含的选择晶体管STD的栅极连接于选择栅极线SGD2。串单元SU3所含的选择晶体管STD的栅极连接于选择栅极线SGD3。同一块BLK所含的选择晶体管STS的栅极连接于选择栅极线SGS。
在1个串单元SU内连接在共用的字线WL的多个存储器单元晶体管MT的集合例如称为“胞元单位CU”。例如，将包含各自记忆1位数据的多个存储器单元晶体管MT的胞元单位CU的存储容量定义为“1页数据”。存储器单元晶体管MT可具有2位数据以上的存储容量。胞元单位CU根据存储器单元晶体管MT所存储的位数，可具有2页数据以上的存储容量。在第1实施方式中，对于1个存储器单元晶体管MT存储3位数据的情况的结构及动作进行说明。
另外，存储器单元阵列10也可为其它电路结构。例如，各块BLK所含的串单元SU的个数、或各NAND串NS所含的存储器单元晶体管MT以及选择晶体管STD及STS的个数可变更。NAND串NS可包含1个以上的虚设晶体管。选择栅极线SGS可针对每一串单元SU而设置。
(行解码模块15的电路结构)
图3是表示第1实施方式的半导体存储装置1所具备的行解码模块15的电路结构的一例的电路图。如图3所示，行解码模块15经由信号线CG0～CG7、SGDD0～SGDD3、SGSD、USGD、以及USGS，连接在驱动模块14。此外，行解码模块15包含行解码器RD0～RDn(n是1以上的整数)。行解码器RD0～RDn分别与块BLK0～BLKn建立关联。以下，着眼于行解码器RD0，对于行解码器RD的详细的电路结构进行说明。
行解码器RD例如包括：晶体管TR0～TR17、传送栅极线TG及bTG、以及块解码器BD。
晶体管TR0～TR17各者是高耐压的N型MOS晶体管。晶体管TR0～TR12各者的栅极连接于传送栅极线TG。晶体管TR13～TR17各者的栅极连接于传送栅极线bTG。而且，各晶体管TR的漏极及源极连接于与驱动模块14连接的多条信号线的任一者和连接于与所述行解码器RD建立关联的块BLK的多条布线的任一者之间。
具体来说，晶体管TR0的漏极连接于信号线SGSD。晶体管TR0的源极连接于选择栅极线SGS。晶体管TR1～TR8各者的漏极分别连接于信号线CG0～CG7。晶体管TR1～TR8各者的源极分别连接于字线WL0～WL7。晶体管TR9～TR12各者的漏极分别连接于信号线SGDD0～SGDD3。晶体管TR9～TR12各者的源极分别连接于选择栅极线SGD0～SGD3。晶体管TR13的漏极连接于信号线USGS。晶体管TR13的源极连接于选择栅极线SGS。晶体管TR14～TR17各者的漏极连接于信号线USGD。晶体管TR14～TR17各者的源极分别连接于选择栅极线SGD0～SGD3。
块解码器BD将块地址BA解码。然后，块解码器BD基于解码结果，对传送栅极线TG及bTG分别施加规定的电压。施加在传送栅极线TG的电压与施加在传送栅极线bTG的电压具有互补的关系。换句话说，在传送栅极线bTG输入有输入到传送栅极线TG的信号的反转信号。
行解码模块15通过对行解码器RD0～RDn各者的块解码器BD输入块地址BA，而选择块BLK。例如，在读出动作或写入动作时，与所选择的块BLK建立关联的块解码器BD将“H”电平及“L”电平的电压分别施加在传送栅极线TG及bTG。另一方面，与非选择的块BLK建立关联的块解码器BD将“L”电平及“H”电平的电压分别施加在传送栅极线TG及bTG。借此，在所选择的块BLK与非选择的块BLK，传送有施加在互不相同的信号线的组的电压。
另外，行解码模块15也可为其它电路结构。例如，行解码模块15所含的晶体管TR的个数可根据设置在各块BLK的布线的条数而变更。信号线CG在多个块BLK间被共有，因此也可称为“全局字线”。字线WL针对每一块而设置，因此也可称为“局部字线”。信号线SGDD及SGSD各者在多个块BLK间被共有，因此也可称为“全局传送栅极线”。选择栅极线SGD及SGS各者针对每一块而设置，因此也可称为“局部传送栅极线”。
(感测放大器模块16的电路结构)
图4是表示第1实施方式的半导体存储装置1所具备的感测放大器模块16的电路结构的一例的电路图。如图4所示，感测放大器模块16包含感测放大器单元SAU0～SAUm(m是1以上的整数)。感测放大器单元SAU0～SAUm分别与位线BL0～BLm建立关联。以下，着眼于感测放大器单元SAU0，对于感测放大器单元SAU的电路结构进行说明。
感测放大器单元SAU例如包括：位线连接部BLHU、感测放大器部SA、总线LBUS、以及锁存电路SDL、ADL、BDL、CDL、VLDL、VHDL、及XDL。位线连接部BLHU包含连接在位线BL与感测放大器部SA之间的高耐压的晶体管。感测放大器部SA包含用于基于位线BL的电压来判定存储器单元晶体管MT的阈值电压的电路。锁存电路SDL、ADL、BDL、及XDL各者是能暂时性地存储数据的电路。
感测放大器部SA、以及锁存电路SDL、ADL、BDL、及XDL连接于总线LBUS。锁存电路SDL、ADL、BDL、及XDL可经由总线LBUS相互收发数据。锁存电路XDL使用于半导体存储装置1的输入/输出电路与感测放大器单元SAU之间的数据DAT的输入/输出。锁存电路XDL也可使用作半导体存储装置1的高速缓存CM。如果至少锁存电路XDL空出，那么半导体存储装置1可成为就绪状态。
在各感测放大器部SA，输入有由序列发生器13产生的控制信号STB。在控制信号STB断言时，感测放大器部SA判定所选择的存储器单元晶体管MT的阈值电压、即存储在存储器单元晶体管MT的数据。简单来说，感测放大器部SA在控制信号STB断言时，根据建立关联的位线BL的电压，使总线LBUS放电。然后，基于此时的总线LBUS的电压的数据(“0”或“1”)，被存储在共有总线LBUS的任一锁存电路。
另外，感测放大器模块16也可为其它电路结构。例如，各感测放大器单元SAU所具备的锁存电路的个数可根据1个存储器单元晶体管MT能够存储的位数而变更。1个感测放大器单元SAU可分配给多条位线BL。
＜1-1-3＞半导体存储装置1的构造
以下，对于第1实施方式的半导体存储装置1的构造的一例进行说明。另外，在以下所参照的图式中，X方向与字线WL的延伸方向对应，Y方向与位线BL的延伸方向对应，Z方向与相对于使用于半导体存储装置1的形成的半导体衬底的表面的铅直方向对应。在平面图中，为了便于观察图而适当附加阴影。附加在平面图的阴影与附加有阴影的结构要素的材料或特性未必一定关联。在平面图及剖视图各者中，为了便于观察图，而适当省略布线、接触部、层间绝缘膜等的图示。
(半导体存储装置1的整体构造)
图5是表示第1实施方式的半导体存储装置1的构造的一例的立体图。如图5所示，半导体存储装置1具备存储芯片MC及CMOS芯片CC。存储芯片MC的下表面与CMOS芯片CC的上表面贴合。存储芯片MC包含与存储器单元阵列10对应的构造。CMOS芯片CC例如包含与序列发生器13、指令寄存器11、地址寄存器12、序列发生器13、驱动模块14、行解码模块15、及感测放大器模块16对应的构造。
存储芯片MC的区域例如分成存储区域MR、引出区域HR1及HR2、以及垫区域PR1。存储区域MR占存储芯片MC的大部分，使用于数据的存储。引出区域HR1及HR2沿X方向夹着存储区域MR。引出区域HR1及HR2使用于设置在存储芯片MC的积层布线与设置在CMOS芯片CC的行解码模块15之间的连接。垫区域PR1与存储区域MR以及引出区域HR1及HR2各者在Y方向上相邻。垫区域PR1例如包含与半导体存储装置1的输入/输出电路关联的电路。
此外，存储芯片MC在存储区域MR、引出区域HR1及HR2、以及垫区域PR1各者的下部，具有多个贴合垫BP。贴合垫BP也可称为接合金属。存储区域MR内的贴合垫BP连接于建立关联的位线BL。引出区域HR内的贴合垫BP连接于设置在存储区域MR的积层布线中建立关联的布线(例如字线WL)。垫区域PR1内的贴合垫BP与设置在存储芯片MC上的垫(未图示)电连接。设置在存储芯片MC上的垫例如使用于半导体存储装置1与存储控制器2间的连接。
CMOS芯片CC的区域例如分成感测放大器区域SR、外围电路区域PERI、传送区域XR1及XR2、以及垫区域PR2。感测放大器区域SR及外围电路区域PERI在Y方向上相邻地配置，与存储区域MR重叠。感测放大器区域SR包含感测放大器模块16。外围电路区域PERI包含序列发生器13等。传送区域XR1及XR2在X方向上夹着感测放大器区域SR及外围电路区域PERI的组，分别与引出区域HR1及HR2重叠。传送区域XR1及XR2包含行解码模块15所含的多个晶体管。垫区域PR2与存储芯片MC内的垫区域PR1重叠地配置，包含半导体存储装置1的输入/输出电路。
此外，CMOS芯片CC在感测放大器区域SR、外围电路区域PERI、传送区域XR1及XR2、以及垫区域PR2各者的上部，具有多个贴合垫BP。感测放大器区域SR内的多个贴合垫BP与存储区域MR内的多个贴合垫BP分别重叠地配置。传送区域XR1内的多个贴合垫BP与引出区域HR1内的多个贴合垫BP分别重叠地配置。传送区域XR2内的多个贴合垫BP与引出区域HR2内的多个贴合垫BP分别重叠地配置。垫区域PR1内的多个贴合垫BP与垫区域PR2内的多个贴合垫BP分别重叠地配置。
设置在半导体存储装置1的多个贴合垫BP中在存储芯片MC及CMOS芯片CC间对向的2个贴合垫BP贴合(图5“贴合”)。借此，存储芯片MC内的电路与CMOS芯片CC内的电路之间电连接。在存储芯片MC及CMOS芯片CC间对向的2个贴合垫BP的组可具有边界，也可一体化。
另外，半导体存储装置1也可为其它构造。例如，相邻的引出区域HR只要与存储区域MR邻接地设置至少1个即可。半导体存储装置1可具备多组存储区域MR及引出区域HR。这种情况下，感测放大器区域SR、传送区域XR、及外围电路区域PERI的组与存储区域MR及引出区域HR的配置对应地适当设置。
(半导体存储装置1的存储区域MR的构造)
图6是表示第1实施方式的半导体存储装置1的存储区域MR的平面布局的一例的平面图。图6显示包含1个块BLK(即串单元SU0～SU4)的区域。如图6所示，半导体存储装置1在存储区域MR，包含多个狭缝SLT、多个狭缝SHE、多个存储柱MP、多个接触部CV、以及多条位线BL。
多个狭缝SLT各者具有沿着X方向延伸地设置的部分，将存储区域MR以及引出区域HR1及HR2沿着X方向横切。多个狭缝SLT在Y方向上排列。在狭缝SLT的内部，埋入绝缘部件。各狭缝SLT经由所述狭缝SLT将相邻的布线(例如，字线WL0～WL7、以及选择栅极线SGD及SGS)绝缘。
多个狭缝SHE各者具有沿着X方向延伸地设置的部分，将存储区域MR横切。多个狭缝SHE在Y方向上排列。狭缝SHE至少将选择栅极线SGD分断。在本例中，3个狭缝SHE分别配置在相邻的狭缝SLT之间。在狭缝SHE的内部，埋入绝缘部件。各狭缝SHE经由所述狭缝SLT将相邻的布线(至少为选择栅极线SGD)绝缘。
多个存储柱MP各者例如作为1个NAND串NS发挥功能。多个存储柱MP在相邻的2个狭缝SLT之间的区域，例如配置成19列的错落状。而且，例如，从纸面的上侧计数，在第5列的存储柱MP与第10列的存储柱MP及第15列的存储柱MP各者重叠有1个狭缝SHE。
多条位线BL各者具有沿着Y方向延伸地设置的部分，将设置有多个块BLK的区域沿着Y方向横切。多条位线在X方向上排列。各位线BL以每一串单元SU至少与1个存储柱MP重叠的方式配置。在本例中，在各存储柱MP重叠有2条位线BL。
各接触部CV设置在与存储柱MP重叠的多条位线BL中的1条位线BL与所述存储柱MP之间。而且，建立关联的存储柱MP与位线BL之间，经由接触部CV电连接。另外，省略与狭缝SHE重叠的存储柱MP与位线BL之间的接触部CV。换句话说，省略与不同的2条选择栅极线SGD相接的存储柱MP与位线BL之间的接触部CV。
例如，在存储区域MR中，以上所说明的平面布局在Y方向上重复配置。由狭缝SLT区划出的区域与块BLK对应。在存储区域MR内且为与块BLK对应的区域中，由狭缝SLT及SHE区划出的区域各者与1个串单元SU对应。即，在本例中，针对每一块BLK，各自在X方向上延伸的串单元SU0～SU3在Y方向上排列。
另外，半导体存储装置1的存储区域MR的平面布局，也可为其它布局。例如，配置在相邻的狭缝SLT之间的狭缝SHE的条数，可设计成任意条数。形成于相邻的狭缝SLT之间的串单元SU的个数，可基于配置在相邻的狭缝SLT之间的狭缝SHE的条数而变更。相邻的狭缝SLT间的存储柱MP的个数及配置，可适当变更。与各存储柱MP重叠的位线BL的条数，可设计成任意的条数。
图7是表示第1实施方式的半导体存储装置1的存储区域MR的截面构造的一例的剖视图。图7显示包括存储柱MP及狭缝SLT，且沿着Y方向的截面。另外，图7中的Z方向相对于图5反转地示出。即，在图7中，“上方”与纸面的下侧对应，“下方”与纸面的上侧对应。如图7所示，半导体存储装置1在存储区域MR中，包括绝缘体层20～27、导电体层30～36、以及接触部V1及V2。
绝缘体层20例如设置在存储芯片MC的最上层。并不限定于此，也可在绝缘体层20之上设置布线层或绝缘体层等。在绝缘体层20之下，设置导电体层30。导电体层30各者例如形成为沿着XY平面扩展的板状，使用作源极线SL。作为导电体层30，使用金属。作为使用作导电体层30的金属，可使用铝、钛、氮化钛、钨、氮化钛及铝的积层构造等。另外，作为导电体层30也可使用硅化物。这种情况下，作为导电体层30可使用硅化镍、或硅化钛等。
在导电体层30之下设置有绝缘体层21。在绝缘体层21之下，交替地设置有导电体层31及绝缘体层22。导电体层31例如形成为沿着XY平面扩展的板状。在本例中，多个导电体层31使用作选择栅极线SGS。导电体层32例如含有钨。选择栅极线SGS可由1层导电体层32构成，可构成为能够对最上层的导电体层32与其它导电体层32施加不同的电压。最上层的导电体层32与其它导电体层32，可由互不相同的导电体构成。此外，优选的是导电体层30与最上层的导电体层31的间隔设计为50nm以下。
在最下层的导电体层31之下，设置有绝缘体层23。在绝缘体层23之下，交替地设置有导电体层32与绝缘体层24。多个导电体层32各者例如形成为沿着XY平面扩展的板状。多个导电体层32从导电体层30侧依序分别被使用作字线WL0～WL7。导电体层32例如含有钨。
在最下层的导电体层32之下，设置有绝缘体层25。在绝缘体层25之下，交替地设置有导电体层33及绝缘体层26。导电体层33例如形成为沿着XY平面扩展的板状。在本例中，多个导电体层33使用作选择栅极线SGD。导电体层33例如含有钨。选择栅极线SGD可由1层导电体层33构成。
在最下层的导电体层33之下，设置有绝缘体层27。在绝缘体层27之下，设置有导电体层34。导电体层34例如形成为沿Y方向延伸的线状，使用作位线BL。即，在未图示的区域内，多个导电体层34在X方向上排列。导电体层34例如含有铜。设置有导电体层34的布线层例如称为“M0”。
各存储柱MP沿着Z方向延伸地设置，贯通绝缘体层21～26、及导电体层31～33。存储柱MP的上部与导电体层30相接。存储柱MP的下部与绝缘体层27相接。此外，各存储柱MP例如包含芯部件40、半导体层41、以及积层膜42。
芯部件40沿着Z方向延伸地设置。芯部件40的上端设置在绝缘体层21的高度。芯部件40的下端设置在绝缘体层27的高度。半导体层41覆盖芯部件40。半导体层41的上部与导电体层30接触。半导体层41与导电体层30的接触部分形成肖特基接面。半导体层41的下部与半导体层41的上部及侧部以不同的工序形成。积层膜42覆盖半导体层41的侧面。积层膜42可设置在至少导电体层31～33各者与半导体层41之间。
芯部件40例如包括氧化硅等绝缘体。半导体层41例如是非掺杂或低杂质浓度(例如1019(atoms/cm3)以下)的硅。存储柱MP与多个导电体层31(选择栅极线SGS)交叉的部分作为选择晶体管STS发挥功能。存储柱MP与导电体层32(字线WL)交叉的部分，作为存储器单元晶体管MT发挥功能。存储柱MP与多个导电体层33(选择栅极线SGD)交叉的部分作为选择晶体管STD发挥功能。
在各存储柱MP的半导体层41之下，设置有柱状的接触部CV。在图示的区域内，示出与2个存储柱MP中的1个存储柱MP对应的接触部CV。于在所述区域内未连接有接触部CV的存储柱MP，在未图示的区域内连接有接触部CV。在接触部CV之下，接触有1个导电体层34(位线BL)。
在导电体层34之下，设置有柱状的接触部V1。在接触部V1之下，设置有导电体层35。导电体层34及35之间经由接触部V1电连接。导电体层35是使用于半导体存储装置1内的电路的连接的布线。设置有导电体层35的布线层例如称为“M1”。
在导电体层35之下，设置有柱状的接触部V2。在接触部V2之下，设置有导电体层36。导电体层35及36之间经由接触部V2电连接。导电体层36与存储芯片MC的界面相接，使用作贴合垫BP。导电体层36例如含有铜。设置有导电体层36的布线层例如称为“M2”。
埋入狭缝SLT的构造体形成为至少一部分沿着XZ平面而扩展的板状，将绝缘体层21～26、及导电体层31～33分断。在狭缝SLT内，至少与导电体层31～33各者接触的部分由绝缘体构成。狭缝SLT的下端设置在绝缘体层27的高度。狭缝SLT的上端例如与导电体层30接触。
图8是表示第1实施方式的半导体存储装置1的存储柱MP的截面构造的一例的沿着图7的VIII-VIII线的剖视图。图8显示包括存储柱MP与导电体层32且与半导体存储装置1的衬底平行的截面。如图8所示，积层膜42例如包括通道绝缘膜43、绝缘膜44、以及块绝缘膜45。在包含导电体层32的层中，芯部件40例如设置在存储柱MP的中央部。半导体层41包围芯部件40的侧面。通道绝缘膜43包围半导体层41的侧面。绝缘膜44包围通道绝缘膜43的侧面。块绝缘膜45包围绝缘膜44的侧面。导电体层32包围块绝缘膜45的侧面。
半导体层41使用作存储器单元晶体管MT0～MT7以及选择晶体管STD及STS的通道(电流路径)。通道绝缘膜43及块绝缘膜45各者例如含有氧化硅。绝缘膜44使用作存储器单元晶体管MT的电荷蓄积层，例如含有氮化硅。借此，存储柱MP各者作为1个NAND串NS发挥功能。
(半导体存储装置1的感测放大器区域SR的构造)
图9是表示包含第1实施方式的半导体存储装置1的存储区域MR及感测放大器区域SR的截面构造的一例的剖视图。如图6所示，半导体存储装置1在感测放大器区域SR内包含半导体衬底50、导电体层GC及51～54、以及柱状的接触部CS及C0～C3。
半导体衬底50使用于CMOS芯片CC的形成。半导体衬底50例如包含P型杂质。此外，半导体衬底50包含省略图示的多个井区。在多个井区各者内，例如形成有晶体管。而且，多个井区之间例如由STI(Shallow Trench Isolation，浅沟槽隔离)分离。
在感测放大器区域SR内，在半导体衬底50之上隔着栅极绝缘膜而设置有导电体层GC。感测放大器区域SR内的导电体层GC使用作位线连接部BLHU所含的晶体管Tr的栅极电极。与晶体管Tr的栅极对应地在导电体层GC之上设置有接触部C0。与晶体管Tr的源极及漏极对应地在半导体衬底50之上设置有2个接触部CS。例如，接触部CS及C0各者的上表面对齐。在接触部CS之上与接触部C0之上分别设置有1个导电体层51。
在导电体层51之上设置有接触部C1。在接触部C1之上设置有导电体层52。导电体层51及52之间经由接触部C1电连接。在导电体层52之上设置有接触部C2。在接触部C2之上设置有导电体层53。导电体层52及53之间经由接触部C2电连接。在导电体层53之上设置有接触部C3。在接触部C3之上，设置有导电体层54。导电体层53及54之间经由接触部C3电连接。例如，将设置有导电体层51～54的布线层分别称为“D0”、“D1”、“D2”、及“D3”。
导电体层54与CMOS芯片CC的界面相接，使用作贴合垫BP。感测放大器区域SR内的导电体层54与对向地配置的存储区域MR内的导电体层37(存储芯片MC的贴合垫BP)贴合。而且，感测放大器区域SR内的各导电体层54与1条位线BL电连接。导电体层54例如含有铜。虽省略图示，但在感测放大器区域SR设置具有与晶体管Tr同样的构造的多个晶体管。
另外，半导体存储装置1的存储区域MR及感测放大器区域SR的截面构造也可为其它构造。设置在CMOS芯片CC的布线层的数目可设计成任意的数目。连接在导电体层51～53各者的接触部可根据电路的设计而适当省略。用于连接存储芯片MC内的电路与CMOS芯片CC内的电路的布线的布局可适当变更。
＜1-2＞制造方法
图10是表示第1实施方式的半导体存储装置1制造方法的一例的流程图。图11～图14是表示第1实施方式的半导体存储装置1制造中途的截面构造的一例的剖视图。图11～图14表示包含图7所示的区域的截面的构造。以下，适当参照图10，对于第1实施方式的半导体存储装置1的源极线SL的形成方法进行说明。
首先，如图11所示，形成存储芯片MC(步骤S10)，存储芯片MC使用半导体衬底60形成。然后，在半导体衬底60之上，形成使用图7说明的绝缘体层20～27、导电体层30～36、以及接触部CV、V1及V2。存储柱MP的底部与半导体衬底60接触。导电体层31～33通过利用狭缝SLT的置换处理而形成。简单来说，在置换处理中，在交替地积层牺牲部件与绝缘体层之后，通过狭缝SLT分断包含牺牲部件与绝缘体层的积层体。然后，经由狭缝SLT去除牺牲部件，在去除了牺牲部件的空间埋入导电体层。其后，在狭缝SLT，例如埋入绝缘体。
接着，形成CMOS芯片CC(步骤S11)。存储芯片MC及CMOS芯片CC使用不同的半导体衬底(晶片)形成。具体来说，存储芯片MC使用半导体衬底60形成，CMOS芯片CC使用半导体衬底50形成。因此，形成存储芯片MC的工序与形成CMOS芯片CC工序可调换，也可并行进行。
接着，如图12所示，存储芯片MC与CMOS芯片CC贴合(步骤S12)。具体来说，制造装置以在存储芯片MC上露出的多个贴合垫BP与在CMOS芯片CC上露出的多个贴合垫BP在Z方向上对向的状态使存储芯片MC与CMOS芯片CC接触。其后，通过执行热处理，而对向的贴合垫BP彼此接合。借此，对向的贴合垫BP彼此电连接。
接着，去除存储芯片MC的半导体衬底60(步骤S13)，并去除各存储柱MP的积层膜42的一部分(步骤S14)。于是，如图13所示，形成有在各存储柱MP的底部半导体层41露出的构造。另外，半导体衬底60通过机械性或化学性研磨而去除。步骤S13及S14的处理可一并执行，也可通过不同的制程来执行。
接着，如图14所示，形成使用作源极线SL的金属(步骤S15)。在本例中，在绝缘体层21及各存储柱MP的底部之上，依序形成导电体层61及导电体层62。导电体层61例如是氮化钛。导电体层62例如是铝。使用作源极线SL的金属例如在400度以下的低温下形成。导电体层61及62的组作为源极线SL的一部分发挥功能，与各存储柱MP的半导体层41的底部连接。
如以上所说明的那样，形成源极线SL与存储柱MP内的半导体层41之间电连接的构造。其后，在导电体层62之上形成绝缘体层20，适当执行与连接在源极线SL的接触部的形成、或垫的形成相关的工序。另外，以上所说明的制造工序终极而言仅为一例。可在各制造工序之间插入其它工序。
＜1-3＞动作
以下，对于第1实施方式的半导体存储装置1的读出动作及擦除动作各者的一例进行说明。另外，以下对于施加在各种布线的电压仅适当记载参考符号。将作为动作的对象的块BLK称为选择块BLK，将不是动作的对象的块BLK称为非选择块BLK。将作为动作的对象的字线WL称为选择字线WL，将不是动作的对象的字线WL称为非选择字线WL。施加在各种布线及节点的电压由驱动模块14产生，并经由行解码模块15等而施加。
＜1-3-1＞读出动作
图15是表示第1实施方式的半导体存储装置1的读出动作的一例的时序图。图15表示位线BL、选择栅极线SGD、选择字线WL、非选择字线WL、选择栅极线SGS、及源极线SL各者的电压。如图15所示，在读出动作的开始前，位线BL、选择栅极线SGD、选择字线WL、非选择字线WL、选择栅极线SGS、及源极线SL各者的电压例如是接地电压VSS。
在读出动作开始时，对位线BL施加VBL，对选择栅极线SGD施加VSGD，对选择字线WL施加VCG，对非选择字线WL施加VREAD，对选择栅极线SGS施加VSGS。VBL是高于VSS的电压。VSGD及VSGS是在读出动作中，使所选择的块BLK的选择晶体管STD及STS分别导通的电压。VCG是用于判定存储在存储器单元晶体管MT的数据的读出电压。施加有VCG的存储器单元晶体管MT根据针对所记忆的每一数据而设定的阈值电压而成为导通状态或关断状态。VREAD是无关于所记忆的数据而使存储器单元晶体管MT导通的电压。
如果施加有上述的电压，那么形成NAND串NS的通道。然后，与连接在选择字线WL的存储器单元晶体管MT的阈值电压相应地流动有通道电流。在感测放大器单元SAU中，相应于NAND串NS的状态而感测节点的电压变化。然后，如果序列发生器13断言控制信号STB，那么各感测放大器单元SAU基于感测节点的电压而判定存储器单元晶体管MT的阈值电压。半导体存储装置1基于所述阈值电压的判定结果，确定读出数据。在读出动作结束时，各布线的状态返回到读出动作开始前的状态。
图16是表示第1实施方式的半导体存储装置的读出动作时的NAND串的带构造的一例的示意图。在图16中，纵轴表示能量，横轴表示NAND串NS的通道至源极线SL的区域。如图16所示，在NAND串NS的通道与源极线SL之间，形成肖特基势垒。在读出动作中，在非选择字线WL施加有VREAD，在选择栅极线SGD及SGS分别施加有VSGD及VSGS，借此传导带的能量下降。
借此，形成于通道与源极线SL之间的肖特基势垒的厚度降低。然后，从源极线SL向NAND串NS的通道供给电子(图16所示的“e”)。即，在第1实施方式的半导体存储装置1的读出动作中，施加针对肖特基接面的逆向偏压，且利用从源极线SL前往通道的通道电流。
＜1-3-2＞擦除动作
图17是表示第1实施方式的半导体存储装置1的擦除动作的一例的时序图。图17表示位线BL、选择栅极线SGD、选择字线WL、非选择字线WL、选择栅极线SGS、以及源极线SL各者的电压。如图17所示，在擦除动作开始前，位线BL、选择栅极线SGD、选择字线WL、非选择字线WL、选择栅极线SGS、及源极线SL各者的电压例如是接地电压VSS。
在擦除动作开始时，序列发生器13将位线连接部BLHU的晶体管Tr设为关断状态而遮断位线BL及感测放大器部SA之间的电流路径。此外，序列发生器13将选择栅极线SGS及SGD各者和与非选择块BLK对应的字线WL设为浮动状态。其后，序列发生器13使位线BL及源极线SL各者的电压上升到擦除电压VERA，将选择块BLK中的字线WL的电压维持为VISO。VERA是比VSS高、而在擦除动作中使用的高电压。VISO是比VERA低的电压，例如是与VSS相同的电压。在位线BL的电压上升到VERA时，在形成有选择晶体管STD的部分形成高电场区域。借此，在选择晶体管STD的附近，产生由GIDL(Gate-Induced-Drain-Leakage，栅极引发漏极漏电流)所致的空穴，且空穴注入到存储柱MP内的通道。
此外，伴随着位线BL及源极线SL的电压上升到VERA，而存储柱MP内的通道(半导体层41)的电压上升。于是，相应于通道的电压上升，选择栅极线SGD及SGS和与非选择块BLK对应的字线WL各者的电压上升。例如，选择栅极线SGD及SGS各者的电压上升到VSGERA，与非选择块BLK对应的字线WL的电压上升到VWLERA。
另一方面，与选择块BLK对应的字线WL维持为VISO。因此，在择块BLK，在存储器单元晶体管MT的控制栅极-通道间产生电压差。换句话说，在高的通道电压与低的字线WL电压之间形成电压的梯度。于是，通道内的空穴注入到电荷蓄积层(绝缘膜44)，产生基于所写入的数据而保持在电荷蓄积层的电子与所注入的空穴的再结合。结果，存储器单元晶体管MT的阈值电压下降，而擦除存储在存储器单元晶体管MT的数据。在擦除动作结束时，各布线的状态返回到擦除动作开始前的状态。
图18是表示第1实施方式的半导体存储装置的擦除动作时的NAND串的带构造的一例的示意图。在图18中，纵轴表示能量，横轴表示位线BL至源极线SL的区域。如图18所示，在NAND串NS的通道与源极线SL之间，形成肖特基势垒。在擦除动作中，通过对位线BL及源极线SL施加VERA，而在选择栅极线SGD的附近产生因GIDL所致的空穴。
借此，在选择栅极线SGD的附近产生的空穴(图18所示的“h”)注入到NAND串NS的通道。然后，注入到NAND串NS的通道的空穴，使用于记忆在各存储器单元晶体管MT的数据的擦除。
＜1-4＞第1实施方式的效果
根据以上所说明的第1实施方式的半导体存储装置1，可抑制半导体存储装置1的制造成本。以下，对于第1实施方式的半导体存储装置1的效果的详情进行说明。
存储器单元三维地积层而成的半导体存储装置例如具有积层的多条字线WL、以及贯通所述多条字线WL的存储柱MP。在这样的半导体存储装置中，为了在存储柱MP内连接使用作通道的半导体层41与源极线SL，例如进行去除设置在用于形成存储柱MP的孔(以下称为记忆孔)之底的积层膜42的加工。然而，去除设置在记忆孔之底的积层膜42的加工的难易度，伴随着为了增加存储容量而使字线WL的积层数增加而变高。
作为使半导体存储装置的每单位面积的存储容量增加的方法，考虑将存储器单元阵列10与外围电路在不同的半导体衬底形成，之后将所述2个半导体衬底进行接合的构造(以下称为贴合构造)。贴合构造可提高存储器单元阵列10相对于半导体存储装置的芯片面积的占有率，进而，可减少每一半导体衬底的工序的制约。在贴合构造中，于在设置有外围电路的CMOS芯片之上配置设置有存储器单元阵列10的存储芯片的情况下，存储柱MP之底配置在半导体存储装置的芯片的上表面侧。
因此，第1实施方式的半导体存储装置1具有在存储芯片MC与CMOS芯片CC接合之后，存储柱MP与源极线SL连接的构造。简单来说，在存储芯片MC的形成时，省略存储柱MP内的半导体层41与源极线SL的连接。然后，在存储芯片MC与CMOS芯片CC接合之后，从芯片的上表面侧去除存储柱MP内的积层膜42的一部分，而形成源极线SL。借此，可将源极线SL与存储柱MP内的半导体层41进行连接。
从经贴合的芯片的上表面侧加工存储柱MP的底部，为浅蚀刻加工。因此，用于连接半导体层41与源极线SL的蚀刻加工的难易度，比在存储芯片MC的形成时去除设置在记忆孔之底的积层膜42的工序低。结果，第1实施方式的半导体存储装置1可抑制基于用于连接源极线SL与存储柱MP内的半导体层41的加工的不良的产生。结果，第1实施方式的半导体存储装置1可改善成品率，而可抑制制造成本。
图19是表示第1实施方式的比较例的半导体存储装置1的存储区域MR的截面构造的一例的剖视图。如图19所示，作为源极线SL，考虑使用掺杂有n型杂质的多晶硅70(图19：n+Poly)。于在多晶硅掺杂有杂质的情况下，执行用于将所掺杂的杂质活化的热处理(以下称为退火处理)。
然而，存储芯片MC与CMOS芯片CC接合之后的退火处理会成为形成于CMOS芯片CC的外围电路的晶体管的性能劣化、或因特定的金属(例如铜)扩散所致的不良的产生等的原因。在不易对贴合构造或铜布线的可靠性带来影响的400度以下的退火处理中，多晶硅的结晶化率及杂质活化率下降。在所述结晶化率及杂质活化率变得不充分的情况下，源极线SL及源极线SL的接触电阻上升，而有读出性能下降的担忧。
相对于此，第1实施方式的半导体存储装置1具有贴合构造，且具有在源极线SL使用金属或硅化物的结构。简单来说，在第1实施方式中，在存储芯片MC与CMOS芯片CC贴合之后，去除半导体衬底60与积层膜42的一部分，而半导体层41的一部分露出。然后，使用作源极线SL的金属或硅化物在400度以下的低温下形成。这样，在第1实施方式的半导体存储装置1中，在存储芯片MC与CMOS芯片CC的贴合之后，无需进行高温的退火处理，而形成源极线SL。结果，第1实施方式的半导体存储装置1可抑制铜布线等的可靠性的下降，且形成低成本的源极线SL。
另外，在第1实施方式的半导体存储装置1中，非掺杂或低杂质浓度的半导体层41(通道)与金属或硅化物的源极线SL直接接触。因此，可在通道及源极线SL的接触部分形成肖特基势垒。在第1实施方式的半导体存储装置1中，在读出动作时对位线BL施加比源极线SL高的电压。然后，基于与所选择的存储器单元晶体管MT的阈值电压的大小相应的电流值，感测放大器单元SAU判定数据。
在这样的读出动作中，因对通道及源极线SL之间的接触部分施加肖特基接面的逆向偏压，因此读出电流会下降。例如，于在通道使用杂质浓度为1020(atoms/cm3)以上的多晶硅的情况下，通道与源极线SL成为欧姆接触，而可降低接触电阻。然而，如果提高使用于通道的半导体层41的杂质浓度，存储器单元晶体管MT的导通/关断比或阈值电压的特性会劣化，因此不令人满意。
因此，在第1实施方式的半导体存储装置1中，导电体层30与最上层的导电体层31的间隔设计为50nm以下。这种情况下，在读出动作中，在对选择栅极线SGS施加电压时，在选择栅极线SGS及源极线SL之间产生边缘电场。这样的边缘电场可在通道形成反转层，而可降低通道及源极线SL之间的接触电阻(换句话说为通道的寄生电阻)。
结果，第1实施方式的半导体存储装置1在使用肖特基接面的逆向偏压的读出动作中，可抑制读出电流的下降，而可提高读出动作的性能。此外，第1实施方式的半导体存储装置1可在非掺杂或低杂质浓度下形成半导体层41(通道)，因此可抑制存储器单元晶体管MT的导通/关断比的劣化，且可将存储器单元晶体管MT的阈值电压适当化。
＜2＞第2实施方式
第2实施方式的半导体存储装置1的结构与第1实施方式相同。第2实施方式的半导体存储装置1执行对通道及源极线SL间的肖特基接面部施加正向偏压的读出动作。以下，对于第2实施方式的半导体存储装置1说明与第1实施方式不同的方面。
＜2-1＞读出动作
图20是表示第2实施方式的半导体存储装置的读出动作的一例的时序图。图20表示位线BL、选择栅极线SGD、选择字线WL、非选择字线WL、选择栅极线SGS、及源极线SL各者的电压。如图20所示，在读出动作开始前，位线BL、选择栅极线SGD、选择字线WL、非选择字线WL、选择栅极线SGS、及源极线SL各者的电压例如是接地电压VSS。
在读出动作开始时，对位线BL施加VSS，对选择栅极线SGD施加VSGD，对选择字线WL施加VCG，对非选择字线WL施加VREAD，对选择栅极线SGS施加VSGS。VSL是高于VSS的电压。即，第2实施方式的读出动作在对源极线SL施加比位线BL更高的电压的状态下执行。然后，在施加所述的电压的期间，序列发生器13断言控制信号STB。第2实施方式的半导体存储装置1的其它动作例如与第1实施方式相同。
图21是表示第2实施方式的半导体存储装置的读出动作时的NAND串的带构造的一例的示意图。在图21中，纵轴表示能量，横轴表示NAND串NS的通道至源极线SL的区域。如图21所示，在NAND串NS的通道与源极线SL之间，形成肖特基势垒。
然后，在第2实施方式的读出动作中，由于与位线BL的电压相比源极线SL的电压更高，因此对通道及源极线SL之间的肖特基接面施加正向偏压。借此，在第2实施方式的半导体存储装置1中，读出动作中的形成于通道与源极线SL之间的肖特基势垒的高度降低。结果，可从NAND串NS的通道向源极线SL，流动电子(图16所示的“e”)。
＜2-2＞第2实施方式的效果
如以上所说明的那样，在第2实施方式的半导体存储装置1中，与第1实施方式同样地，在半导体层41(通道)与源极线SL的接触部分形成肖特基接面。然后，在读出动作时，对源极线SL施加比位线BL更高的电压，基于与所选择的存储器单元晶体管MT的阈值电压的大小相应的电流值，感测放大器单元SAU判定数据。这样，在读出动作中，通过对通道及源极线SL之间的接触部分施加肖特基接面的正向偏压，而抑制读出电流的下降。结果，第2实施方式的半导体存储装置1可与第1实施方式同样地抑制半导体存储装置1的制造成本，且提高读出动作的性能。
另外，第2实施方式的半导体存储装置1可执行使用电子的读出动作，也可执行使用空穴的读出动作。半导体存储装置1如果执行对通道及源极线SL之间的肖特基接面施加正向偏压的读出动作，便可获得第2实施方式中所说明的效果。
＜3＞第3实施方式
第3实施方式的半导体存储装置1具有在存储柱MP内的半导体层41与源极线SL的连接部分，形成有硅化物的构造。以下，对于第3实施方式的半导体存储装置1，说明与第1及第2实施方式不同的方面。
＜3-1＞存储器单元阵列10的构造
图22是表示第3实施方式的半导体存储装置1的存储区域MR的截面构造的一例的剖视图。如图22所示，在第3实施方式的半导体存储装置1中，相对于图7所示的第1实施方式的半导体存储装置1，仅存储柱MP的底部的构造不同。具体来说，在第3实施方式中，各存储柱MP进一步含有硅化物46。
硅化物46覆盖芯部件40的底部。硅化物46设置在存储柱MP内的半导体层41与导电体层30之间。硅化物46与半导体层41及导电体层30各者接触。作为硅化物46，使用硅化镍或硅化钛等。在第3实施方式中，存储柱MP内的半导体层41与导电体层30分隔。而且，硅化物46将导电体层30与半导体层41之间电连接。另外，也可将硅化物46视为源极线SL的一部分。硅化物46与半导体层41的接触部分(边界部)形成肖特基接面。硅化物46与半导体层41的边界部，例如设置在绝缘体层21的高度。在第3实施方式中，硅化物46与半导体层41的边界部，也可为其它位置。
图23及图24是表示第3实施方式的半导体存储装置1的存储柱MP与源极线SL的连接部分的截面构造的一例的剖视图。图23及图24分别摘取图22所示的存储柱MP的底部区域BR而示出。如图23所示，硅化物46与半导体层41的边界部，可设置在导电体层31的高度。此外，如图24所示，硅化物46与半导体层41的边界部，也可设置在绝缘体层22的高度。
另外，在第3实施方式的半导体存储装置1中，只要硅化物46与半导体层41的边界部至少设置在绝缘体层21的高度或绝缘体层22的高度即可。而且，在第3实施方式的半导体存储装置1中，优选的是硅化物46与半导体层41的边界部设置在导电体层31的高度。第3实施方式的半导体存储装置1的其它构造与第1实施方式相同。
＜3-2＞制造方法
图25是表示第3实施方式的半导体存储装置1制造方法的一例的流程图。图26～图30是表示第3实施方式的半导体存储装置1制造中途的截面构造的一例的剖视图。图26～图30表示包含图22所示的区域的截面的构造。以下，适当参照图25，对于第3实施方式的半导体存储装置1的源极线SL的形成方法进行说明。
首先，与第1实施方式同样地，形成存储芯片MC(步骤S10)，形成CMOS芯片CC(步骤S11)。然后，与第1实施方式同样地，存储芯片MC与CMOS芯片CC贴合(步骤S12)。然后，与第1实施方式同样地，去除存储芯片MC的半导体衬底60(步骤S13)，去除积层膜42的一部分(步骤S14)。
此时，在第3实施方式中，如图26所示，优选的是形成在存储柱MP的底部半导体层41突出且露出的构造。换句话说，优选的是将存储柱MP的底部的积层膜42比第1实施方式更深地去除。这种情况下，积层膜42所露出的部分的高度例如低于芯部件40的顶点部分的高度。在去除积层膜42的一部分的工序中，例如执行使用能够选择性地去除积层膜42所含的材料的条件的湿式蚀刻。此外，本工序中的积层膜42的去除以不到达导电体层31的方式进行调整。
接着，如图27所示，形成金属膜80(步骤S20)。借此，金属膜80与存储柱MP的底部的半导体层41接触。作为金属膜80，例如使用镍。
接着，如28所示，通过热扩散而形成硅化物46(步骤S21)。具体来说，通过执行退火处理，而金属膜80所含的金属原子(例如镍)扩散到存储柱MP内的半导体层41。在半导体层41内扩散有金属原子的部分与硅化物46对应。根据退火处理的时间，而金属原子的扩散范围会变化。因此，在本工序中，以半导体层41与硅化物46的边界部落入使用图22～图24所说明的范围内的方式，调整退火处理的参数。
接着，如图29所示，去除金属膜80(步骤S22)。在本工序中，执行金属膜80与硅化物46的选择比为大的蚀刻处理。另外，金属膜80也可在步骤S22的处理之后残存。此外，在第3实施方式中，也可省略步骤S22。
接着，如图30所示，形成使用作源极线SL的金属(步骤S23)。在本例中，作为源极线SL而形成有单相的导电体层30。并不限定于此，可与第1实施方式同样地，形成氮化钛与铝的积层构造，也可形成其它金属布线或硅化物。
如以上所说明的那样，形成源极线SL与存储柱MP内的半导体层41之间经由硅化物46电连接的构造。其后，在导电体层62之上形成绝缘体层20，适当执行与连接在源极线SL的接触部的形成、及垫的形成相关的工序。另外，以上所说明的制造工序终极而言仅为一例。可在各制造工序之间插入其它工序。
＜3-3＞第3实施方式的效果
如以上所说明的那样，在第3实施方式的半导体存储装置1中，通道(半导体层41)的一部分置换成硅化物46，硅化物46连接在使用作源极线SL的金属。硅化物46与金属膜80可低电阻地连接。而且，通道与硅化物46的边界部形成肖特基接面并进入在存储柱MP内形成有半导体层41的区域。更具体地说，通道与硅化物46的边界部配置在选择栅极线SGS的附近、即选择晶体管ST2的附近。
这样的情况下，在读出动作时，在选择栅极线SGS及源极线SL之间产生的边缘电场容易到达形成肖特基接面的边界部。结果，第3实施方式的半导体存储装置1可使通道及源极线SL之间的接触电阻(换句话说为通道的寄生电阻)比第1实施方式降低。因此，第3实施方式的半导体存储装置1可与第1实施方式同样地抑制半导体存储装置1的制造成本，且可提高读出动作的性能。
另外，第3实施方式可与第1实施方式与第2实施方式任一者组合。即，第3实施方式的半导体存储装置1可执行在第1实施方式中所说明的对肖特基接面施加逆向偏压的读出动作，也可执行在第2实施方式中所说明的对肖特基接面施加正向偏压的读出动作。在任一情况下，第3实施方式的半导体存储装置1与所组合的实施方式相比，均可提高读出动作的性能。
＜4＞第4实施方式
第3实施方式的半导体存储装置1具有使存储柱MP内的半导体层41与源极线SL的连接部分靠近选择栅极线SGS的构造。以下，对于第4实施方式的半导体存储装置1说明与第1～第3实施方式不同的方面。
＜4-1＞存储器单元阵列10的构造
图31是表示第4实施方式的半导体存储装置的存储区域的截面构造的一例的剖视图。如图31所示，在第4实施方式的半导体存储装置1中，相对于图22所示的第3实施方式的半导体存储装置1，仅存储柱MP的底部的构造不同。具体来说，在第4实施方式中，在第3实施方式中设置有硅化物46的部分被导电体层30埋入。
具体来说，在第4实施方式中，导电体层30覆盖芯部件40的底部。导电体层30具有在存储柱MP内设置在芯部件40与积层膜42之间的部分。导电体层30的设置在芯部件40与积层膜42之间的部分与半导体层41接触。导电体层30与半导体层41的接触部分(边界部)形成肖特基接面。导电体层30与半导体层41的边界部，例如设置在绝缘体层21的高度。在第4实施方式中，导电体层30与半导体层41的边界部也可为其它位置。
图32及图33是表示第4实施方式的半导体存储装置的存储柱与源极线的连接部分的截面构造的一例的剖视图。图32及图33分别摘取图31所示的存储柱MP的底部区域BR而示出。如图32所示，导电体层30与半导体层41的边界部，也可设置在导电体层31的高度。此外，如图32所示，导电体层30与半导体层41的边界部，也可设置在绝缘体层22的高度。
另外，在第4实施方式的半导体存储装置1中，导电体层30与半导体层41的边界部只要至少设置在绝缘体层21的高度或绝缘体层22的高度即可。而且，在第4实施方式的半导体存储装置1中，优选的是导电体层30与半导体层41的边界部设置在导电体层31的高度。第4实施方式的半导体存储装置1的其它构造与第3实施方式相同。
＜4-2＞制造方法
图34是表示第4实施方式的半导体存储装置1制造方法的一例的流程图。图35及图36是表示第4实施方式的半导体存储装置1制造中途的截面构造的一例的剖视图。图35～图36表示包含图31所示的区域的截面的构造。以下，适当参照图34，对于第4实施方式的半导体存储装置1的源极线SL的形成方法进行说明。
首先，与第1实施方式同样地，形成存储芯片MC(步骤S10)，形成CMOS芯片CC(步骤S11)。然后，与第1实施方式同样地，存储芯片MC与CMOS芯片CC贴合(步骤S12)。然后，与第1实施方式同样地，去除存储芯片MC的半导体衬底60(步骤S13)，去除积层膜42的一部分(步骤S14)。
接着，如图35所示，去除半导体层41的一部分(步骤S30)。在本工序中，例如执行使用能够选择性地去除半导体层41的条件的湿式蚀刻。此时，可形成芯部件40在存储柱MP的底部突出的构造。半导体层41的表面设置在使用图31～图33所说明的范围内。即，半导体层41的表面设置在绝缘体层21及22以及导电体层31的高度。
接着，如图36所示，形成使用作源极线SL的金属(步骤S31)。在本例中，作为源极线SL而形成有单相的导电体层30。并不限定于此，可与第1实施方式同样地，形成氮化钛与铝的积层构造，也可形成其它金属布线。导电体层30也埋入存储柱MP内经去除半导体层41的部分。借此，在存储柱MP内，半导体层41与导电体层30接触。
如以上所说明的那样，形成使用作源极线SL的导电体层30进入在存储柱MP形成有半导体层41的部分的构造。其后，在导电体层62之上形成绝缘体层20，适当执行与连接在源极线SL的接触部的形成、及垫的形成相关的工序。另外，以上所说明的制造工序终极而言仅为一例。可在各制造工序之间插入其它工序。
＜4-3＞第4实施方式的效果
如以上所说明的那样，在第4实施方式的半导体存储装置1中，去除通道(半导体层41)的一部分，使用作源极线SL的金属进入在存储柱MP内形成有半导体层41的区域。更具体地说，通道与源极线SL的边界部配置在选择栅极线SGS的附近、即选择晶体管ST2的附近。
这样的情况下，与第3实施方式同样地，在读出动作时，在选择栅极线SGS及源极线SL之间产生的边缘电场容易到达形成肖特基接面的边界部。结果，第4实施方式的半导体存储装置1可使通道及源极线SL之间的接触电阻比第1实施方式降低。因此，第4实施方式的半导体存储装置1可与第1实施方式同样地抑制半导体存储装置1的制造成本，且可提高读出动作的性能。
另外，第4实施方式可与第1实施方式与第2实施方式任一者组合。即，第4实施方式的半导体存储装置1可执行在第1实施方式中所说明的对肖特基接面施加逆向偏压的读出动作，也可执行在第2实施方式中所说明的对肖特基接面施加正向偏压的读出动作。在任一情况下，第4实施方式的半导体存储装置1与所组合的实施方式相比，均可提高读出动作的性能。
＜5＞变化例等
在上述实施方式中，源极线SL可经由设置在狭缝SLT内的接触部施加电压。图37是表示第1实施方式的变化例的半导体存储装置的存储区域的截面构造的一例的剖视图。如图37所示，在第1实施方式的变化例中，各狭缝SLT包括接触部LI及间隔件SP。接触部LI是具有在X方向上延伸的部分的导电体。间隔件SP是设置在接触部LI的侧面的绝缘体。接触部LI和与所述接触部LI在Y方向上相邻的导电体之间通过间隔件SP分隔及绝缘。借此，接触部LI可使用作源极线SL的一部分。具有接触部LI的构造也可适用于第2～第4实施方式的任一者。
在上述实施方式中，存储柱MP可为多个柱在Z方向上连结2个以上的构造。此外，存储柱MP也可为与选择栅极线SGD对应的柱和与字线WL对应的柱连结而成的构造。存储柱MP、以及接触部CV、CS、C0～C3、V1、及V2各者可具有锥形形状或倒锥形形状，也可具有中间部分膨出的形状(弓形形状)。同样地，狭缝SLT可具有锥形形状或倒锥形形状，也可具有中间部分膨出的形状。存储柱MP的截面构造可为椭圆形，可设计成任意的形状。
在上述实施方式中，存储器单元阵列10可在字线WL0及选择栅极线SGS间、和字线WL7及选择栅极线SGD间分别具有1条以上的虚设字线。在设置有虚设字线的情况下，在存储器单元晶体管MT0及选择晶体管STS间、和存储器单元晶体管MT7及选择晶体管STD间，分别与虚设字线的条数对应地设置虚设晶体管。虚设晶体管是具有与存储器单元晶体管MT同样的构造、且不使用于数据的存储的晶体管。在存储柱MP在Z方向上连结有2个以上的情况下，柱的连接部分的附近的存储器单元晶体管MT可用作虚设晶体管。
在上述实施方式中所说明的读出动作及擦除动作终极而言仅为一例。在半导体存储装置1执行第1实施方式的读出动作的情况下，只要至少位线BL的电压设定为比源极线SL的电压高即可。另一方面，在半导体存储装置1执行第2实施方式的读出动作的情况下，只要至少源极线SL的电压设定为比位线BL的电压高即可。
在本说明书中，所谓“连接”表示电连接，并不排除在中间夹介其它组件。“电连接”只要能与电连接者同样地进行动作即可，可夹介绝缘体。“柱状”表示设置于在半导体存储装置1的制造工序中所形成的孔内的构造体。俯视”例如与在相对于半导体衬底50的表面铅直的方向上观察对象物相对应。“区域”可视为CMOS芯片CC的由半导体衬底50包含的结构。例如，在规定为半导体衬底50包括存储区域MR的情况下，存储区域MR与半导体衬底50的上方的区域建立关联。“高度”表示以半导体衬底50为基准、半导体衬底50与对象结构在Z方向上的间隔。层的高度也包含所述层的与半导体衬底50接近的面和远离的面之间的部分。所谓“晶体管的导通/关断比”，表示存储器单元晶体管MT的导通时与关断时的电流的比。为了能够进行存储器单元晶体管MT的导通与关断的识别，需要一定程度地增大导通关断比。
对于本发明的若干个实施方式进行了说明，但所述实施方式作为示例而提出，并非意图限定发明的范围。所述新颖的实施方式可利用其它各种形态实施，在不脱离发明的要旨的范围内可进行各种省略、置换、变更。所述实施方式及其变化与包含在发明的范围及要旨内同样地，也包含在申请专利范围所记载的发明及其均等的范围内。

Claims (10)

1.一种半导体存储装置，包括：衬底；
多个第1导电体层，设置在所述衬底的上方，在第1方向上彼此分开；
柱，贯通所述多个第1导电体层设置，包括沿所述第1方向延伸的第1半导体层，与所述第1导电体层的交叉部分作为存储器单元发挥功能；以及
第2导电体层，设置在所述多个第1导电体层的上方，与所述第1半导体层接触；且
所述第2导电体层是金属或硅化物。
2.根据权利要求1所述的半导体存储装置，其进一步包括第1绝缘体层，所述第1绝缘体层设置在所述多个第1导电体层与所述第2导电体层之间，与所述第2导电体层接触，且
所述第1半导体层与所述第2导电体层的边界部、和所述衬底之间的所述第1方向的间隔，比所述第1绝缘体层与所述衬底之间的所述第1方向的间隔短。
3.根据权利要求2所述的半导体存储装置，其进一步包括第3导电体层，所述第3导电体层设置在所述多个第1导电体层与所述第1绝缘体层之间，被所述柱贯通，且
所述边界部的位置，包含在设置有所述第3导电体层的层的高度。
4.根据权利要求1所述的半导体存储装置，其进一步包括第3导电体层，所述第3导电体层设置在所述多个第1导电体层与所述第2导电体层之间，被所述柱贯通，且
在所述第3导电体层与所述第2导电体层之间，不包含导电体层，
所述第3导电体层与所述第2导电体层的所述第1方向的间隔为50nm以下。
5.根据权利要求1至4中任一项所述的半导体存储装置，其进一步包括第4导电体层，所述第4导电体层设置在所述衬底与所述多个第1导电体层之间，与所述第1半导体层电连接，且
所述第2导电体层使用作源极线，
所述第4导电体层使用作位线。
6.根据权利要求5所述的半导体存储装置，其进一步包括执行读出动作的控制电路，且所述控制电路在读出动作中，在判定存储器单元的阈值电压时，对所述源极线施加第1电压，且对所述位线施加比所述第1电压高的第2电压。
7.根据权利要求5所述的半导体存储装置，其进一步包括执行读出动作的控制电路，且所述控制电路在读出动作中，在判定存储器单元的阈值电压时，对所述源极线施加第3电压，且对所述位线施加比所述第3电压低的第4电压。
8.根据权利要求1至7中任一项所述的半导体存储装置，其中所述第2导电体层包括由钛、硅化钛、氮化钛、硅化镍、以及钨组成的群的任一者。
9.根据权利要求1至8中任一项所述的半导体存储装置，其中所述第1半导体层的杂质浓度为1019(atoms/cm3)以下。
10.根据权利要求1至9中任一项所述的半导体存储装置，其进一步包括：第1芯片，包括所述衬底、以及与形成于所述衬底的电路连接的第1接合金属；以及
第2芯片，包括所述多个第1导电体层、所述第2导电体层、所述柱、连接在所述柱的第2接合金属；且
所述第1接合金属与所述第2接合金属接合。
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