CN112563287B - 半导体装置及半导体装置的制造方法 - Google Patents

半导体装置及半导体装置的制造方法 Download PDF

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Abstract

实施方式提供一种抑制晶体管性能下降的半导体装置及半导体装置的制造方法。实施方式的半导体装置包含第1芯片(MC)、第2芯片(CC)、及第1导电体(72)。第1芯片包含第1衬底(20)、设置在第1衬底的第1电路、及连接于第1电路的第1接合金属。第2芯片包含具有P型阱区域及N型阱区域(DN)的第2衬底(60)、设置在第2衬底且包含第1晶体管(HV)的第2电路、以及连接于第2电路及第1接合金属的第2接合金属，且设置在第1芯片上。第1导电体从第2芯片的上方连接于N型阱区域。P型阱区域配置在第1晶体管的栅极电极与N型阱区域之间。

Description

半导体装置及半导体装置的制造方法
[相关申请]
本申请享有以日本专利申请2019-164884号(申请日：2019年9月10日)为基础申请的优先权。本申请通过参照该基础申请而包含基础申请的全部内容。
技术领域
实施方式涉及一种半导体装置及半导体装置的制造方法。
背景技术
已知有一种能够非易失地存储数据的NAND(Not and，与非)型闪速存储器。
发明内容
本发明要解决的问题在于提供一种能够抑制晶体管性能下降的半导体装置及半导体装置的制造方法。
实施方式的半导体装置包含第1芯片、第2芯片、及第1导电体。第1芯片包含第1衬底、设置在第1衬底的第1电路、及连接于第1电路的第1接合金属。第2芯片包含具有P型阱区域及N型阱区域的第2衬底、设置在第2衬底且包含第1晶体管HV的第2电路、以及连接于第2电路及第1接合金属的第2接合金属，且设置在第1芯片上。第1导电体从第2芯片的上方连接于N型阱区域。P型阱区域配置在第1晶体管的栅极电极与N型阱区域之间。
附图说明
图1是实施方式的半导体装置的框图。
图2是实施方式的半导体装置所具备的存储单元阵列的电路图。
图3是表示实施方式的半导体装置所具备的感测放大器模块的电路构成的一例的电路图。
图4是表示实施方式的半导体装置中的感测放大器单元的电路构成的一例的电路图。
图5是表示实施方式的半导体装置中的行解码器模块的电路构成的一例的电路图。
图6是表示实施方式的半导体装置的结构的一例的立体图。
图7是表示实施方式的半导体装置中的存储器芯片的平面布局的一例的俯视图。
图8是表示实施方式的半导体装置的存储器区域中的剖面结构的一例的剖视图。
图9是表示实施方式的半导体装置的存储器区域、引出区域、感测放大器区域、及传送区域中的剖面结构的一例的剖视图。
图10是表示实施方式的半导体装置的焊垫区域中的剖面结构的一例的剖视图。
图11是表示实施方式的半导体装置的制造方法的一例的流程图。
图12、图13、图14、图15、图16、图17、图18、图19、图20、及图21是表示实施方式的半导体装置的制造中途的剖面结构的一例的剖视图。
图22是表示实施方式的半导体装置的抹除动作的一例的时序图。
图23是表示实施方式的变化例的半导体装置的焊垫区域中的剖面结构的一例的剖视图。
具体实施方式
以下，参照附图对实施方式进行说明。实施方式例示用来将发明的技术思想具体化的装置或方法。附图是示意图或概念图，各附图的尺寸及比率等未必与现实情况相同。本发明的技术思想并不由构成要素的形状、结构、配置等特定。
另外，在以下说明中，对于具有大致相同功能及构成的构成要素标注相同符号。构成参照符号的文字之后的数字通过包含相同文字的参照符号进行参照，且用来将具有同样构成的要素彼此区别。在无须将由包含相同文字的参照符号表示的要素彼此区别的情况下，这些要素分别通过仅包含文字的参照符号进行参照。
[1]实施方式
实施方式的半导体装置1具有将多个芯片贴合而成的构成。以下，对于实施方式的半导体装置1，以能够非易失地存储数据的NAND型闪速存储器为例进行说明。
[1-1]半导体装置1的构成
[1-1-1]半导体装置1的整体构成
图1表示实施方式的半导体装置1的构成例。如图1所示，半导体装置1能够由外部的存储器控制器2控制。此外，半导体装置1例如具备存储单元阵列10、命令寄存器11、地址寄存器12、定序器13、感测放大器模块14、驱动器模块15、及行解码器模块16。
存储单元阵列10包含多个区块BLK0～BLKn(n为1以上的整数)。区块BLK是能够非易失地存储数据的多个存储单元的集合，例如作为数据的抹除单位而使用。此外，在存储单元阵列10中设置多个位线及多个字线。各存储单元例如与1条位线及1条字线建立关联。
命令寄存器11保存半导体装置1从存储器控制器2接收的命令CMD。命令CMD例如包含使定序器13执行读出动作、写入动作、抹除动作等的命令。
地址寄存器12保存半导体装置1从存储器控制器2接收的地址信息ADD。地址信息ADD例如包含区块地址BAd、页地址PAd、及列地址CAd。例如，区块地址BAd、页地址PAd、及列地址CAd分别用于选择区块BLK、字线、及位线。
定序器13控制半导体装置1整体的动作。例如，定序器13基于命令寄存器11中所保存的命令CMD，控制感测放大器模块14、驱动器模块15、行解码器模块16等，执行读出动作、写入动作、抹除动作等。
感测放大器模块14在写入动作中，根据从存储器控制器2接收的写入数据DAT，向各位线施加所需电压。此外，感测放大器模块14在读出动作中，基于位线的电压判定存储单元中所存储的数据，然后读出判定结果并以数据DAT的形式传送到存储器控制器2。
驱动器模块15产生读出动作、写入动作、抹除动作等中使用的电压。而且，驱动器模块15例如将所产生的电压施加于与基于地址寄存器12中所保存的页地址PAd选择的字线对应的信号线。
行解码器模块16基于地址寄存器12中所保存的区块地址BAd，选择对应的存储单元阵列10内的1个区块BLK。而且，行解码器模块16例如将施加于与所选择的字线对应的信号线的电压传送到所选择的区块BLK内所选择的字线。
以上所说明的半导体装置1及存储器控制器2也可以通过它们的组合构成1个半导体装置。作为这种半导体装置，例如列举如SDTM卡的存储卡、或SSD(solid state drive，固态驱动器)等。
[1-1-2]半导体装置1的电路构成
(存储单元阵列10的电路构成)
图2是实施方式的半导体装置1所具备的存储单元阵列10的电路构成的一例，抽选存储单元阵列10所包含的多个区块BLK中的1个区块BLK进行表示。如图2所示，区块BLK例如包含4个串单元SU0～SU3。
各串单元SU包含分别与位线BL0～BLm(m为1以上的整数)建立关联的多个NAND串NS。各NAND串NS例如包含存储单元晶体管MT0～MT7、以及选择晶体管ST1及ST2。存储单元晶体管MT包含控制栅极及电荷储存层，而非易失地保存数据。选择晶体管ST1及ST2分别用于各种动作时的串单元SU的选择。
在各NAND串NS中，存储单元晶体管MT0～MT7串联连接。选择晶体管ST1的漏极连接于与其建立关联的位线BL，选择晶体管ST1的源极连接于串联连接的存储单元晶体管MT0～MT7的一端。选择晶体管ST2的漏极连接于串联连接的存储单元晶体管MT0～MT7的另一端。选择晶体管ST2的源极连接于源极线SL。
在同一区块BLK中，存储单元晶体管MT0～MT7的控制栅极分别共通连接于字线WL0～WL7。串单元SU0～SU3内的各选择晶体管ST1的栅极分别共通连接于选择栅极线SGD0～SGD3。同一区块BLK所包含的选择晶体管ST2的栅极共通连接于选择栅极线SGS。
对位线BL0～BLm分配各不相同的列地址。各位线BL在多个区块BLK间由被分配同一列地址的NAND串NS共有。字线WL0～WL7各自针对每个区块BLK设置。源极线SL在多个区块BLK间共有。
在1个串单元SU内连接于共通的字线WL的多个存储单元晶体管MT的集合例如称为单元组件CU。例如，将包含分别存储1比特数据的存储单元晶体管MT的单元组件CU的存储容量定义为“1页数据”。单元组件CU根据存储单元晶体管MT存储的数据的比特数，可以具有2页数据以上的存储容量。
另外，实施方式的半导体装置1所具备的存储单元阵列10的电路构成并不限定于以上所说明的构成。例如，各区块BLK所包含的串单元SU的个数、或各NAND串NS所包含的存储单元晶体管MT以及选择晶体管ST1及ST2的个数分别可以为任意个数。
(感测放大器模块14的电路构成)
图3表示实施方式的半导体装置1所具备的感测放大器模块14的电路构成的一例。如图3所示，感测放大器模块14例如包含感测放大器单元SAU0～SAUm。感测放大器单元SAU0～SAUm分别与位线BL0～BLm建立关联。各感测放大器单元SAU例如包含位线连接部BLHU、感测放大器部SA、总线LBUS、以及锁存电路SDL、ADL、BDL及XDL。
位线连接部BLHU连接于建立关联的位线BL与感测放大器部SA之间。感测放大器部SA例如在读出动作中，基于建立关联的位线BL的电压，判定读出数据为“0”或“1”。换句话说，感测放大器部SA对读出到建立关联的位线BL的数据进行感测，而判定所选择的存储单元存储的数据。锁存电路SDL、ADL、BDL及XDL分别暂时保存读出数据或写入数据等。
感测放大器部SA、以及锁存电路SDL、ADL、BDL及XDL分别连接于总线LBUS，能够经由总线LBUS相互收发数据。锁存电路XDL连接于未图示的输入输出电路，而用于感测放大器单元SAU与输入输出电路之间的数据的输入输出。此外，锁存电路XDL例如也可以用作半导体装置1的高速缓冲存储器。例如，即便锁存电路SDL、ADL及BDL正在使用中，在锁存电路XDL空闲的情况下半导体装置1也可以成为就绪状态。
图4表示实施方式的半导体装置1中的感测放大器单元SAU的电路构成的一例。如图4所示，例如感测放大器部SA包含晶体管T0～T7以及电容器CA，位线连接部BLHU包含晶体管T8及T9。
晶体管T0是P型MOS晶体管。晶体管T1～T7分别是N型MOS晶体管。晶体管T8及T9分别是耐受电压比晶体管T0～T7的每一个高的N型MOS晶体管。以下，也将晶体管T0～T7称为低耐受电压晶体管，将晶体管T8及T9称为高耐受电压晶体管。
晶体管T0的源极连接于电源线。晶体管T0的漏极连接于节点ND1。晶体管T0的栅极例如连接于锁存电路SDL内的节点INV。晶体管T1的漏极连接于节点ND1。晶体管T1的源极连接于节点ND2。将控制信号BLX输入到晶体管T1的栅极。晶体管T2的漏极连接于节点ND1。晶体管T2的源极连接于节点SEN。将控制信号HLL输入到晶体管T2的栅极。
晶体管T3的漏极连接于节点SEN。晶体管T3的源极连接于节点ND2。将控制信号XXL输入到晶体管T3的栅极。晶体管T4的漏极连接于节点ND2。将控制信号BLC输入到晶体管T4的栅极。晶体管T5的漏极连接于节点ND2。晶体管T5的源极连接于节点SRC。晶体管T5的栅极例如连接于锁存电路SDL内的节点INV。
晶体管T6的源极接地。晶体管T6的栅极连接于节点SEN。晶体管T7的漏极连接于总线LBUS。晶体管T7的源极连接于晶体管T6的漏极。将控制信号STB输入到晶体管T7的栅极。电容器CA的一电极连接于节点SEN。将时脉CLK输入到电容器CA的另一电极。
晶体管T8的漏极连接于晶体管T4的源极。晶体管T8的源极连接于位线BL。将控制信号BLS输入到晶体管T8的栅极。晶体管T9的漏极连接于节点BLBIAS。晶体管T9的源极连接于位线BL。将控制信号BIAS输入到晶体管T9的栅极。
在以上所说明的感测放大器单元SAU的电路构成中，例如将电源电压VDD施加于连接于晶体管T0的源极的电源线。例如将接地电压VSS施加于节点SRC。例如将抹除电压VERA施加于节点BLBIAS。控制信号BLX、HLL、XXL、BLC、STB、BLS、及BIAS、以及时脉CLK分别例如由定序器13产生。感测放大器部SA例如基于断定控制信号STB的时序判定读出到位线BL的数据。
另外，实施方式的半导体装置1所具备的感测放大器模块14并不限定于以上所说明的电路构成。例如，各感测放大器单元SAU所具备的锁存电路的个数可以基于1个单元组件CU存储的页数适当进行变更。感测放大器部SA只要能够判定读出到位线BL的数据，便可以是其他电路构成。
(行解码器模块16的电路构成)
图5表示实施方式的半导体装置1所具备的行解码器模块16的电路构成的一例。如图5所示，行解码器模块16例如经由信号线CG0～CG7、SGDD0～SGDD3、SGSD、USGD、及USGS而连接于驱动器模块15。
以下，着眼于与区块BLK0对应的行解码器RD0，对行解码器RD的详细电路构成进行说明。行解码器RD例如包含区块解码器BD、传送栅极线TG及bTG、以及晶体管TR0～TR17。
区块解码器BD对区块地址BAd进行解码。接着，区块解码器BD基于解码结果，将指定电压分别施加于传送栅极线TG及bTG。施加于传送栅极线TG的电压与施加于传送栅极线bTG的电压存在互补关系。换句话说，将传送栅极线TG的反相信号输入到传送栅极线bTG。
晶体管TR0～TR17分别是高耐受电压的N型MOS晶体管。晶体管TR0～TR12各自的栅极共通连接于传送栅极线TG。晶体管TR13～TR17各自的栅极共通连接于传送栅极线bTG。此外，各晶体管TR连接于从驱动器模块15配线的信号线与对应的区块BLK中所设置的配线之间。
具体来说，晶体管TR0的漏极连接于信号线SGSD。晶体管TR0的源极连接于选择栅极线SGS。晶体管TR1～TR8各自的漏极分别连接于信号线CG0～CG7。晶体管TR1～TR8各自的源极分别连接于字线WL0～WL7。晶体管TR9～TR12各自的漏极分别连接于信号线SGDD0～SGDD3。晶体管TR9～TR12各自的源极分别连接于选择栅极线SGD0～SGD3。晶体管TR13的漏极连接于信号线USGS。晶体管TR13的源极连接于选择栅极线SGS。晶体管TR14～TR17各自的漏极共通连接于信号线USGD。晶体管TR14～TR17各自的源极分别连接于选择栅极线SGD0～SGD3。
根据以上构成，行解码器模块16能够选择区块BLK。具体来说，在各种动作时，与所选择的区块BLK对应的区块解码器BD将“H”电平及“L”电平的电压分别施加于传送栅极线TG及bTG，与非选择的区块BLK对应的区块解码器BD将“L”电平及“H”电平的电压分别施加于传送栅极线TG及bTG。
另外，以上所说明的行解码器模块16的电路构成仅为一例，可以适当进行变更。例如，行解码器模块16所包含的晶体管TR的个数可以设计为基于各区块BLK中所设置的配线的条数的个数。
[1-1-3]存储单元阵列10的结构
以下，对实施方式的半导体装置1的结构的一例进行说明。另外，在以下所参照的附图中，X方向对应于字线WL的延伸方向，Y方向对应于位线BL的延伸方向，Z方向对应于相对于半导体装置1的形成中所使用的半导体衬底的表面的铅直方向。俯视图中，为了容易观察图而适当添加影线。俯视图中添加的影线未必与添加了影线的构成要素的原材料或特性相关。剖视图中，为了容易观察图而适当省略配线、接点、层间绝缘膜等的图示。
(关于半导体装置1的整体结构)
图6示出实施方式的半导体装置1的整体结构的一例。如图6所示，半导体装置1包含存储器芯片MC及CMOS(Complementary Metal Oxide Semiconductor，互补金属氧化物半导体)芯片CC，且具有将存储器芯片MC的上表面与CMOS芯片CC的下表面贴合而成的结构。存储器芯片MC例如包含对应于存储单元阵列10的结构。CMOS芯片CC例如包含对应于命令寄存器11、地址寄存器12、定序器13、感测放大器模块14、驱动器模块15、及行解码器模块16的结构。
存储器芯片MC的区域例如分为存储器区域MR、引出区域HR1及HR2、以及焊垫区域PR1。存储器区域MR是包含多个NAND串NS而用于存储数据的区域。存储器区域MR例如在X方向上由引出区域HR1及HR2夹着。引出区域HR1及HR2是用于存储器芯片MC内的存储单元阵列10与CMOS芯片CC内的行解码器模块16之间的连接的区域。焊垫区域PR1例如在Y方向上与存储器区域MR以及引出区域HR1及HR2相邻。在焊垫区域PR1例如设置半导体装置1的输入输出电路等。
CMOS芯片CC的区域例如分为感测放大器区域SR、周边电路区域PERI、传送区域XR1及XR2、以及焊垫区域PR2。感测放大器区域SR包含感测放大器模块14。周边电路区域PERI例如包含定序器13等。感测放大器区域SR及周边电路区域PERI在Y方向上相邻。例如，感测放大器区域SR及周边电路区域PERI的组与存储器芯片MC内的存储器区域MR重叠配置，且在X方向上由传送区域XR1及XR2夹着。传送区域XR1及XR2例如包含行解码器模块16。传送区域XR1及XR2分别与存储器芯片MC内的引出区域HR1及HR2重叠。焊垫区域PR2与存储器芯片MC内的焊垫区域PR1重叠。在焊垫区域PR2例如设置半导体装置1的输入输出电路等。
存储器芯片MC在存储器区域MR、引出区域HR1及HR2、以及焊垫区域PR1各自的上部具有多个贴合焊垫BP。CMOS芯片CC在感测放大器区域SR、周边电路区域PERI、传送区域XR1及XR2、以及焊垫区域PR2各自的下部具有多个贴合焊垫BP。
存储器区域MR内的贴合焊垫BP例如与位线BL电连接，并与感测放大器区域SR内的贴合焊垫BP重叠配置。引出区域HR1内的贴合焊垫BP例如与字线WL电连接，并与传送区域XR1内的贴合焊垫BP重叠配置。引出区域HR2内的贴合焊垫BP例如与字线WL电连接，并与传送区域XR2内的贴合焊垫BP重叠配置。焊垫区域PR1内的贴合焊垫BP与焊垫区域PR2内的贴合焊垫BP重叠配置。各区域中，在存储器芯片MC及CMOS芯片CC间对向的贴合焊垫BP彼此贴合而电连接。
另外，虽省略了图示，但在CMOS芯片CC上设置多个焊垫。该焊垫用于半导体装置1与存储器控制器2等外部设备的连接。此外，实施方式的半导体装置1的整体结构并不限定于以上所说明的结构。例如，与存储器区域MR相邻的引出区域HR只要设置至少1个即可。半导体装置1也可以具有多个存储器区域MR及引出区域HR的组。在该情况下，感测放大器区域SR、传送区域XR、及周边电路区域PERI的组对应于存储器区域MR及引出区域HR的配置而适当设置。焊垫区域PR1及PR2也可以省略。在该情况下，半导体装置1的输入输出电路等设置在CMOS芯片CC的周边电路区域PERI。
(关于存储器芯片MC的结构)
图7是实施方式的半导体装置1中的存储器芯片MC的平面布局的一例，示出存储器区域MR以及引出区域HR1及HR2中对应于1个区块BLK(即串单元SU0～SU3)的区域。如图7所示，存储器芯片MC包含多个狭缝SLT、多个存储器柱MP、多个位线BL、以及多个接点CT及CV。
多个狭缝SLT分别沿着X方向延伸而设置，在X方向上横穿存储器区域MR以及引出区域HR1及HR2。此外，多个狭缝SLT排列在Y方向上。狭缝SLT将设置在相同配线层且介隔该狭缝SLT相邻的导电体层间分断。具体来说，狭缝SLT将分别对应于字线WL0～WL7、以及选择栅极线SGD及SGS的多个配线层分断。
各存储器柱MP例如作为1个NAND串NS发挥功能。例如，多个存储器柱MP在存储器区域MR内且相邻的2个狭缝SLT间的区域中配置为4列的锯齿状。并不限定于此，相邻的2个狭缝SLT间的存储器柱MP的个数及配置可以适当进行变更。
多个位线BL各自的至少一部分在Y方向上延伸并排列在X方向上。各位线BL以在每个串单元SU中与至少1个存储器柱MP重叠的方式配置。在本例中，2条位线BL与各存储器柱MP重叠配置。在重叠于存储器柱MP的多个位线BL中的1条位线BL与该存储器柱MP之间设置接点CV。而且，各存储器柱MP经由接点CV而与对应的位线BL电连接。
在引出区域HR1及HR2中，选择栅极线SGS、字线WL0～WL7、及选择栅极线SGD分别具有不与上层的配线层(导电体层)重叠的部分(阶台部分)。引出区域HR1及HR2中不与上层的配线层重叠的部分的形状类似于阶梯(step)、阶台(terrace)、缘石(rimstone)等。具体来说，在选择栅极线SGS与字线WL0之间、字线WL0与字线WL1之间、…、字线WL6与字线WL7之间、字线WL7与选择栅极线SGD之间分别设置阶差。
各接点CT用于连接于NAND串NS的字线WL0～WL7以及选择栅极线SGS及SGD与行解码器模块16之间的连接。在图示的区域中，在引出区域HR1内的字线WL0～WL7以及选择栅极线SGS及SGD各自的阶台部分，配置着1个接点CT。另外，只要在相邻的2个狭缝SLT间的区域中，在字线WL0～WL7、以及选择栅极线SGD及SGS各自的阶台部分配置至少1个接点CT即可。
在以上所说明的实施方式中的存储单元阵列10的平面布局中，由狭缝SLT分隔的区域分别对应于1个串单元SU。也就是说，在本例中，各自在X方向上延伸的串单元SU0～SU3排列在Y方向上。而且，在存储器区域MR以及引出区域HR1及HR2中，例如图7所示的布局重复配置在Y方向上。
另外，在图7所示的一例中，对应于同一区块BLK的串单元SU由狭缝SLT分隔。在该情况下，对应于同一区块BLK且设置在同一配线层的字线WL或选择栅极线SGS分别经由不同的配线层而电连接。并不限定于此，对应于区块BLK的边界的狭缝SLT所夹着的狭缝SLT只要至少将选择栅极线SGD分断即可。在该情况下，同一区块BLK中设置在同一配线层的字线WL在引出区域HR1及HR2中连续地设置并电连接。
图8是实施方式的半导体装置1所具备的存储单元阵列10的存储器区域MR中的剖面结构的一例，示出包含图7所示的存储器柱MP的沿着Y方向的剖面。如图8所示，存储单元阵列10包含P型阱区域20、绝缘体层22、导电体层23～27、及接合金属28。
P型阱区域20设置在半导体衬底的表面附近，且包含N型半导体区域21。N型半导体区域21是设置在P型阱区域20的表面附近的N型杂质的扩散区域。N型半导体区域21中例如掺杂着磷。
在P型阱区域20上设置绝缘体层22。在绝缘体层22上交替地积层导电体层23及绝缘体层30。导电体层23例如形成为沿着XY平面扩展的板状。积层的多个导电体层23用作选择栅极线SGS。导电体层23例如含有钨。
在最上层的导电体层23的上方交替地积层绝缘体层30及导电体层24。导电体层24例如形成为沿着XY平面扩展的板状。积层的多个导电体层24从P型阱区域20侧依次分别用作字线WL0～WL7。导电体层24例如含有钨。
在最上层的导电体层24的上方交替地积层绝缘体层30及导电体层25。导电体层25例如形成为沿着XY平面扩展的板状。积层的多个导电体层25用作选择栅极线SGD。导电体层25例如含有钨。
在最上层的导电体层25的上方，介隔绝缘体层31而设置导电体层26。导电体层26例如形成为在Y方向上延伸的线状，并用作位线BL。也就是说，在未图示的区域中，多个导电体层26沿着X方向排列。导电体层26例如含有铜。
各存储器柱MP沿着Z方向延伸而设置，贯通绝缘体层22、导电体层23～25、绝缘体层30。存储器柱MP的底部与P型阱区域20相接。此外，各存储器柱MP例如包含半导体层40、隧道绝缘膜41、绝缘膜42、及阻挡绝缘膜43。
半导体层40沿着Z方向延伸而设置。例如，半导体层40的上端包含在比最上层的导电体层25更靠上层，半导体层40的下端与P型阱区域20接触。隧道绝缘膜41覆盖半导体层40的侧面。绝缘膜42覆盖隧道绝缘膜41的侧面。阻挡绝缘膜43覆盖绝缘膜42的侧面。隧道绝缘膜41及阻挡绝缘膜43分别例如含有氧化硅(SiO2)。绝缘膜42例如含有氮化硅(SiN)。另外，各存储器柱MP在半导体层40的内侧进而包含绝缘体层，该绝缘体层也可以位于存储器柱MP的中央部。
在以上所说明的存储器柱MP的结构中，存储器柱MP与导电体层23交叉的部分作为选择晶体管ST2发挥功能。存储器柱MP与导电体层24交叉的部分作为存储单元晶体管MT发挥功能。存储器柱MP与导电体层25交叉的部分作为选择晶体管ST1发挥功能。也就是说，半导体层40作为存储单元晶体管MT0～MT7以及选择晶体管ST1及ST2各自的信道发挥功能。绝缘膜42作为存储单元晶体管MT的电荷储存层发挥功能。
在存储器柱MP内的半导体层40上设置柱状的接点CV。在图示的区域中，显示着对应于2个存储器柱MP中的1个存储器柱MP的接点CV。在该区域中未连接接点CV的存储器柱MP中，在未图示的区域中连接接点CV。
1个导电体层26、即1条位线BL与接点CV的上表面接触。在1个导电体层26(1条位线BL)中，在由狭缝SLT分隔的空间中分别连接1个接点CV。也就是说，于各导电体层26电连接相邻的2个狭缝SLT间的1个存储器柱MP。
在导电体层26上设置柱状的接点V1。在接点V1上设置导电体层27。导电体层27是用于半导体装置1内的电路间的连接的配线。在导电体层27上设置接合金属28。接合金属28与存储器芯片MC的界面相接，而用作贴合焊垫BP。接合金属28例如含有铜。以下，将分别设置着导电体层26及27的2层配线层分别称为配线层M0及M1，将接合金属28露出的与存储器芯片MC的界面相接的配线层称为配线层M2。
狭缝SLT形成为至少一部分沿着XZ平面扩展的板状，而将绝缘体层22、导电体层23～25、绝缘体层30分断。狭缝SLT的上端包含在最上层的导电体层25与导电体层26之间的层中。狭缝SLT的下端与P型阱区域20内的N型半导体区域21接触。此外，狭缝SLT例如包含接点LI及间隔件SP。
接点LI形成为至少一部分沿着XZ平面扩展的板状。接点LI的底部与N型半导体区域21电连接。接点LI用作源极线SL。接点LI可以是半导体，也可以是金属。间隔件SP覆盖接点LI的侧面。接点LI与导电体层23～25、绝缘体层30的各层之间由间隔件SP隔开。也就是说，接点LI与邻接于狭缝SLT的多个配线层之间通过间隔件SP而绝缘。作为间隔件SP，使用氧化硅(SiO2)或氮化硅(SiN)等绝缘体。
图9示出实施方式的半导体装置1的存储器区域MR、引出区域HR、感测放大器区域SR、及传送区域XR中的剖面结构的一例。以下，参照图9，对引出区域HR中的存储器芯片MC的结构进行说明。
如图9所示，在引出区域HR中，选择栅极线SGS、字线WL0～WL7、及选择栅极线SGD各自的端部设置为在X方向上具有阶差的阶梯状。此外，在引出区域HR中，半导体装置1包含多个接点CT及V2、多个导电体层50及51、以及多个接合金属52。
多个接点CT分别设置在对应于选择栅极线SGS的导电体层23、分别对应于字线WL0～WL7的多个导电体层24、及对应于选择栅极线SGD的多个导电体层25各自的阶台部分。
在各接点CT上设置1个导电体层50。在导电体层50上设置柱状的接点V2。在接点V2上设置导电体层51。在导电体层51上设置接合金属52。导电体层50及51分别包含在配线层M0及M1。接合金属52包含在配线层M2。接合金属52与存储器芯片MC的界面相接，而用作贴合焊垫BP。接合金属52例如含有铜。
另外，在图9中，仅示出对应于字线WL2的接点V2、导电体层51、及接合金属52的组，但在未图示的区域中，对于其他导电体层50也连接接点V2、导电体层51、及接合金属52的组。
(关于CMOS芯片CC的结构)
接着参照图9，对CMOS芯片CC的结构进行说明。在图9中，抽选对应于感测放大器区域SR内的晶体管T8的构成、及对应于传送区域XR内的晶体管TR的构成进行表示。如图9所示，CMOS芯片CC例如包含P型阱区域60、导电体层GC及61～64、柱状的接点CS及C0～C3、以及多个接合金属65。
P型阱区域60含有P型杂质，包含在CMOS芯片CC的形成中所使用的半导体衬底中。另外，在图9中，例示出连续地形成感测放大器区域SR与传送区域XR之间的P型阱区域60的情况，但感测放大器区域SR内的P型阱区域60与传送区域XR内的P型阱区域60之间也可以例如由STI(Shallow Trench Isolation，浅槽隔离)分离。
在感测放大器区域SR中，在P型阱区域60下设置至少2个接点CS，并介隔栅极绝缘膜设置导电体层GC。导电体层GC例如用作晶体管T8的栅极电极。在导电体层GC下设置接点C0。例如，接点CS及C0各自的下表面对齐。
在接点CS及C0各自之下分别设置1个导电体层61。在导电体层61下设置接点C1。在接点C1下设置导电体层62。在导电体层62下设置接点C2。在接点C2下设置导电体层63。在导电体层63下设置接点C3。在接点C3下设置导电体层64。在导电体层64下设置接合金属65。接合金属65例如含有铜。以下，将分别设置着导电体层61、62、63及64的多个配线层分别称为配线层D0、D1、D2及D3，将接合金属65露出的与CMOS芯片CC的界面相接的配线层称为配线层D4。
接合金属65用作贴合焊垫BP，配置在感测放大器区域SR的最下部。而且，感测放大器区域SR内的接合金属65与对向的存储器区域MR内的接合金属28电连接。换句话说，感测放大器区域SR内的接合金属65与对向的存储器区域MR内的接合金属28贴合。
对应于传送区域XR内的晶体管TR的构成例如与对应于感测放大器区域SR内的晶体管T8的构成相同。传送区域XR内的接合金属65用作贴合焊垫BP，配置于传送区域XR的最下部。而且，传送区域XR内的接合金属65与对向的引出区域HR内的接合金属52电连接。换句话说，传送区域XR内的接合金属65与对向的引出区域HR内的接合金属52贴合。
图10示出实施方式的半导体装置1的焊垫区域PR中的剖面结构的一例。在图10中，抽选与设置在焊垫区域PR内的高耐受电压晶体管HV对应的构成、及与贯通P型阱区域60而连接于CMOS芯片CC内的配线的焊垫对应的构成进行表示。如图10所示，在焊垫区域PR中，半导体装置1例如包含N型半导体区域NP、N型阱区域DN、多个接点CP、绝缘体层70、71、及73～75、导电体层72、以及焊垫PD1及PD2。
晶体管HV的构成例如与晶体管TR相同。N型半导体区域NP设置在P型阱区域60内且接点CS与P型阱区域60接触的部分。在P型阱区域60内，N型阱区域DN对向于与共通的晶体管HV对应且相邻的N型半导体区域NP间的区域而设置。换句话说，在晶体管HV的栅极电极(导电体层GC)的上方配置N型阱区域DN。
此外，N型阱区域DN例如以不包围设置着对向的晶体管HV的P型阱区域60的一部分的方式设置。N型阱区域DN优选为与P型阱区域60的上表面及下表面各不相接。N型阱区域DN只要至少与N型半导体区域NP分离且在俯视下不与导电体层GC重叠即可。N型阱区域DN含有N型杂质，作为N型阱区域DN内的N型杂质，例如使用磷、砷等。
接点CP例如穿过配线层D0而设置，并与包含P型阱区域60的下表面的层相接。接点CP经由其他配线层D1～D3等而电连接于CMOS芯片CC内的电路。接点CP也可以经由CMOS芯片CC内的贴合焊垫BP而电连接于存储器芯片MC内的电路。
绝缘体层70及71、导电体层72、以及绝缘体层73～75依次设置在P型阱区域60上。导电体层72分别电连接于N型阱区域DN及接点CP。导电体层72与N型阱区域DN连接的部分、及导电体层72与接点CP连接的部分穿过绝缘体层70及P型阱区域60的一部分。此外，连接于N型阱区域DN的导电体层72与连接于接点CP的导电体层72通过分断部DIV而分离。
连接于N型阱区域DN的导电体层72只要至少与N型阱区域DN接触即可，也可以贯通N型阱区域DN而设置。在连接于N型阱区域DN的导电体层72上设置焊垫PD1，在连接于接点CP的导电体层72上设置焊垫PD2。焊垫PD1及PD2分别露出于半导体装置1的上表面，并例如连接于存储器控制器2。此外，焊垫PD1及PD2各自的一部分穿过绝缘体层73～75。
绝缘体层70、71、及73例如为氧化硅。绝缘体层74例如为氮化硅。只要耐受电压不存在问题，便可以适当省略绝缘体层73～75。焊垫PD1及PD2例如为铝等金属。焊垫PD1及PD2也可以不经由导电体层72而直接连接于N型阱区域DN或接点CP。
[1-2]半导体装置的制造方法
以下，适当参照图11，对实施方式的半导体装置1的制造工艺的一例进行说明。图11是表示实施方式的半导体装置的制造方法的一例的流程图。图12～图21分别为实施方式的半导体装置1的制造中途的剖面结构的一例，抽选与图10相同的区域进行表示。
首先，形成存储器芯片MC(步骤S10)，并形成CMOS芯片CC(步骤S11)。另外，存储器芯片MC及CMOS芯片CC使用不同的半导体衬底而形成，因此形成存储器芯片MC的工艺与形成CMOS芯片CC的工艺也可以并行推进。
接着，通过存储器芯片MC与CMOS芯片CC的贴合处理，如图12所示，将存储器芯片MC与CMOS芯片CC贴合(步骤S12)。简单来说，在未图示的区域中，以在存储器芯片MC上露出的贴合焊垫BP与在CMOS芯片CC上露出的贴合焊垫BP对向的方式进行配置。接着，通过热处理，将对向的贴合焊垫BP彼此接合。此后，CMOS芯片CC的衬底(例如P型阱区域60)通过CMP(Chemical Mechanical Polishing，化学机械研磨)等而被加工得较薄。
接着，如图13所示，形成N型阱区域DN(步骤S13)。具体来说，首先，通过光刻法等，形成对应于N型阱区域DN的区域开口的掩模。此后，通过使用该掩模的离子注入处理及此后的热处理，在晶体管HV的上方形成N型阱区域DN。本工艺中所使用的掩模在离子注入处理后去除。
接着，形成接点孔CH1及CH2(步骤S14)。具体来说，首先如图14所示，在P型阱区域60上形成绝缘体层70。接着，通过光刻法等，形成对应于N型阱区域DN的区域开口的掩模81。此后，通过使用所形成的掩模81的各向异性蚀刻，而如图15所示形成接点孔CH1。在本工艺中，只要至少在接点孔CH1的底部，N型阱区域DN露出即可。在形成接点孔CH1之后，去除掩模81。
接着，通过光刻法等，形成对应于接点CP的区域开口的掩模82。此后，通过使用所形成的掩模82的各向异性蚀刻，而如图16所示形成接点孔CH2。在本工艺中，只要至少在接点孔CH2的底部，接点CP的一部分露出即可。在形成接点孔CH2之后，去除掩模82。
接着，形成导电体层72(步骤S15)。具体来说，首先如图17所示，在绝缘体层70上形成绝缘体层71。此时，在接点孔CH1及CH2各自的侧面也形成绝缘体层71。此后，通过各向异性的蚀刻，如图18所示，去除设置在接点孔CH1及CH2的底部的绝缘体层71的一部分。另外，也可以通过去除接点孔CH1及CH2底部的绝缘体层71的蚀刻，而去除绝缘体层70上的绝缘体层71。
由此，在接点孔CH1的底部，N型阱区域DN露出，在接点孔CH2的底部，接点CP的一部分露出。接着，在绝缘体层71上、以及接点孔CH1及CH2内露出的部分形成导电体层72。此后，例如通过使用光刻法及蚀刻的处理，而如图19所示形成分断部DIV。也就是说，将导电体层72加工成所需形状，并针对每个配线分离。
接着，如图20所示，形成绝缘体层73及74(步骤S16)。在本工艺中，接点孔CH1及CH2也可以由所形成的绝缘体层73及74埋入。作为绝缘体层73，例如使用氧化硅。作为绝缘体层74，例如使用氮化硅。
接着，如图21所示，形成接点孔PH1及PH2(步骤S17)。具体来说，首先在绝缘体层74上形成绝缘体层75。作为绝缘体层75，例如使用聚酰亚胺。接着，通过光刻法等，形成对应于接点孔CH1及CH2的区域开口的掩模。此后，通过使用所形成的掩模的各向异性蚀刻，而形成接点孔PH1及PH2。在本工艺中，只要至少在接点孔PH1及PH2各自的底部，导电体层72的一部分露出即可。在形成接点孔PH1及PH2之后，去除该掩模。
接着，形成焊垫PD1及PD2(步骤S18)。具体来说，首先以将接点孔PH1及PH2填埋的方式形成导电体。接着，使用光刻法及蚀刻并通过处理，针对每个焊垫PD将该导电体分离。由此，形成使用图10说明的半导体装置1的结构。
另外，以上所说明的实施方式的半导体装置1的制造工艺仅为一例，可以在各制造工艺之间插入其他处理，也可以在不存在问题的范围内进行替换。此外，形成N型阱区域DN的工艺也可以在形成CMOS芯片CC时执行。在该情况下，在形成CMOS芯片CC内的晶体管结构之前，通过离子注入处理执行N型阱区域DN的形成。
[1-3]半导体装置的动作
以下，对实施方式的半导体装置1的抹除动作的一例进行说明。另外，以下对于施加于各种配线的电压仅适当以参照符号进行记载。将抹除动作的对象的区块BLK称为选择区块BLK，将作为抹除动作的对象外的区块BLK称为非选择区块BLK。施加于各种配线及节点的电压例如由驱动器模块15产生，并经由行解码器模块16等施加。
图22是表示实施方式的半导体装置1中的抹除动作的一例的时序图。在图22中，示出抹除动作中的节点BLBIAS、控制信号BIAS、位线BL、选择栅极线SGD、字线WL、选择栅极线SGS、源极线SL、及焊垫PD1各自的电压的一例。
如图22所示，抹除动作前的节点BLBIAS、控制信号BIAS、位线BL、选择栅极线SGD、字线WL、选择栅极线SGS、源极线SL、及焊垫PD1各自的电压例如为接地电压VSS。当开始抹除动作时，定序器13使晶体管T8成为断开状态而阻断位线BL及感测放大器部SA间的电流路径，而使各选择栅极线SGS及SGD、以及对应于非选择区块BLK的字线WL成为浮动状态。
此后，定序器13使节点BLBIAS及源极线SL各自的电压上升到抹除电压VERA，使控制信号BIAS的电压上升到VERAH，并将选择区块BLK中的字线WL的电压维持在VISO。VERA是高于VSS且在抹除动作中使用的高电压。VERAH是高于VERA的电压。VISO是低于VERA的电压，例如是与VSS相同的电压。
VERAH及VERA分别施加于栅极及漏极的晶体管T9成为接通状态，从而将节点BLBIAS的电压传送到位线BL。因此，位线BL的电压上升到VERA，从而在存储器柱MP的下部形成高电场区域。同样地，通过源极线SL的电压上升到VERA，而在存储器柱MP的上部形成高电场区域。由此，在各选择晶体管ST1及ST2的附近，产生因GIDL(Gate-Induced-Drain-Leakage，栅致漏极漏电流)引起的空穴，且空穴被注入到储器柱MP内的信道。
此外，伴随着位线BL及源极线SL的电压上升到VERA，存储器柱MP内的信道(半导体层40)的电压上升。因此，与信道的电压上升相对应地，选择栅极线SGD及SGS、以及对应于非选择区块BLK的字线WL各自的电压上升。例如，各选择栅极线SGD及SGS的电压上升到SGERA，对应于非选择区块BLK的字线WL的电压上升到WLERA。
另一方面，对应于选择区块BLK的字线WL维持在电压VISO，因此在存储单元晶体管MT的控制栅极-信道间产生电压差。换句话说，在较高的信道电压与较低的字线WL电压之间形成电压梯度。因此，信道内的空穴被注入到电荷储存层(绝缘膜42)，从而产生基于所写入的数据而保存在电荷储存层的电子与所注入的空穴的再结合。
结果，存储单元晶体管MT的阈值电压下降，从而将存储存储单元晶体管MT中所存储的数据抹除。此后，定序器13使各种配线的电压恢复到抹除动作开始前的状态。由此，实施方式的半导体装置1能够抹除存储单元晶体管MT中所存储的数据。
此外，在实施方式的半导体装置中，与上述抹除动作的执行并行地执行对焊垫PD1的电压的施加。具体来说，例如存储器控制器2在半导体装置1的抹除动作时，例如将高于抹除电压VERA的高电压VHIGH施加于焊垫PD1。因此，对CMOS芯片CC内的N型阱区域DN，施加基于高电压VHIGH的高电压。如果将高电压VHIGH施加于N型阱区域DN，就能够去除与N型阱区域DN对向的晶体管中所捕获的电子。
另外，抹除动作时施加于焊垫PD1的电压只要至少高于施加于晶体管HV的栅极的电压即可。将高电压VHIGH施加于焊垫PD1的构成并不限定于存储器控制器2，只要能够与半导体装置1的动作时间点同步，便也可以是其他外部连接设备。将高电压VHIGH施加于焊垫PD1的动作并不限定于抹除动作中，可以在任意时间点执行。
在以上说明中，对于经由焊垫PD1而将高电压VHIGH施加于N型阱区域DN的情况进行了例示，但产生高电压VHIGH的构成只要为能够对N型阱区域DN施加电压的构成即可。例如，也可以将由驱动器模块15产生的高电压VHIGH施加于N型阱区域DN。在该情况下，驱动器模块15经由接点CP及导电体层72、即经由CMOS芯片CC的上表面的配线而连接于N型阱区域DN。
[1-4]实施方式的效果
根据实施方式的半导体装置1，能够抑制晶体管性能下降。以下，对实施方式的半导体装置1的详细效果进行说明。
在半导体装置中，形成在半导体衬底上的N型高耐受电压晶体管可能产生因热载子注入(HCI)引起的性能劣化。因此，N型高耐受电压晶体管的栅极长度考虑因HCI引起的性能劣化而进行设计。例如，为了确保性能的容限，而将N型高耐受电压晶体管的尺寸设计得略大。
可能会注入到N型高耐受电压晶体管的热载子能够通过将高电压施加于该晶体管的下方所设置的N型阱区域(Deep N-WELL)而去除。然而，为了对该N型阱区域施加电压，必须经由形成N型高耐受电压晶体管的P型阱区域的侧部而在半导体衬底上形成接点。也就是说，为了形成用来抑制HCI的影响的电路，有半导体装置的芯片面积变大从而制造成本变高的担忧。
相对于此，实施方式的半导体装置1具有将2各芯片贴合而成的结构，包含N型高耐受电压晶体管的电路设置在贴合的芯片中配置着焊垫PD的一侧的芯片内。而且，在形成着N型高耐受电压晶体管的半导体衬底(P型阱区域60)内，设置在俯视下与该晶体管重叠配置的N型阱区域DN。
进而，在实施方式的半导体装置1中，通过贴合结构，能够使CMOS芯片CC的半导体衬底形成得较薄。因此，导电体层72从CMOS芯片CC的背面(换句话说，图10中的CMOS芯片CC的上表面、或半导体装置1的上表面)侧连接于N型阱区域DN。也就是说，相对于N型阱区域DN的接点设置在晶体管HV的上方的区域而不经由P型阱区域60内形成着晶体管HV的区域的侧部。
由此，实施方式的半导体装置1能够经由导电体层72而将电压施加于N型阱区域DN，从而能够去除注入到N型高耐受电压晶体管的热载子。也就是说，实施方式的半导体装置1能够使因HCI而下降的高耐受电压晶体管的性能适当恢复。
此外，由于导电体层72经由CMOS芯片CC的背面而连接，因此P型阱区域60内的N型阱区域DN的形成范围受到抑制，从而省略CMOS芯片CC内的接点CS的形成。也就是说，在实施方式的半导体装置1中，能够抑制CMOS芯片CC的芯片面积。
[2]实施方式的变化例
以下，对实施方式的变化例的半导体装置1进行说明。在实施方式的变化例的半导体装置1中，N型阱区域DN的层结构与实施方式不同。图23是实施方式的变化例的半导体装置1的焊垫区域PR中的剖面结构的一例，示出与图10同样的区域。如图23所示，N型阱区域DN例如包含第1扩散层90、第2扩散层91、及第3扩散层92。
第1扩散层90、第2扩散层91、及第3扩散层92分别含有N型杂质。所掺杂的N型杂质浓度按照第1扩散层90、第2扩散层91、第3扩散层92的顺序变高。换句话说，N型阱区域DN内的杂质浓度例如设计为随着从半导体装置1的焊垫PD侧靠近存储器芯片MC而变高。第1扩散层中的N型杂质浓度例如为1012左右。
这样一来，在N型阱区域DN内设置着杂质浓度的梯度的情况下，步骤S14中的接点孔CH1形成时的蚀刻的控制性提升。具体来说，在形成接点孔CH1的蚀刻处理中，根据第1扩散层90、第2扩散层91、及第3扩散层92的杂质浓度不同，容易检测出蚀刻的推进情况。
由此，在实施方式的变化例的半导体装置1中，能够提升将导电体层72与N型阱区域DN之间连接的精度，从而能够抑制因形成接点孔CH1引起的不良的产生。也就是说，根据实施方式的变化例的半导体装置1，能够降低到达N型阱区域DN的接点孔CH1的形成难度，从而能够提升半导体装置1的良率。
另外，N型阱区域DN内所形成的扩散层的层数并不限定于3层，可以设计为任意总数。在实施方式的变化例中，只要在N型阱区域DN内，至少设置沿着Z方向的杂质浓度的梯度即可。此外，在N型阱区域DN内，各扩散层优选为具有能够由蚀刻时的EPD(End PointDetector，端点检测器)检测出的厚度。
[3]其他变化例等
在实施方式中，对于半导体装置1在焊垫区域PR内具有对应于高耐受电压晶体管的N型阱区域DN的情况进行了例示，但并不限定于此。例如，设置着N型阱区域DN的高耐受电压晶体管也可以是例如感测放大器区域SR内的晶体管T8及T9，还可以是传送区域XR内的晶体管TR。也就是说，可以对CMOS芯片CC内的高耐受电压晶体管中的任一个设置N型阱区域DN及对应于该N型阱区域DN的配线等。
在实施方式中，对于在存储器芯片MC内设置配线层M0～M2且在CMOS芯片CC内设置配线层D0～D4的情况进行了例示，但半导体装置1内设置在各芯片的配线层可以设计为任意层数。
在实施方式中，对于半导体装置1为NAND型闪速存储器的情况进行了例示，但半导体装置1的结构也可以对其他半导体装置适用。也就是说，实施方式的半导体装置1只要具有将2个芯片贴合而成的结构且具有对于N型阱区域DN从CMOS芯片CC的背面侧形成着接点的结构即可。
在所述实施方式中，存储器柱MP也可以具有多个柱在Z方向上连结2根以上而成的结构。此外，存储器柱MP也可以具有对应于选择栅极线SGD的柱与对应于字线WL的柱连结而成的结构。存储器柱MP、以及接点CV、CP、CS、C0～C3、V1及V2分别可以具有锥形状或倒锥形状，也可以具有中间部分鼓出的形状。同样地，狭缝SLT可以具有锥形状或倒锥形状，也可以具有中间部分鼓出的形状。
在所述实施方式中，对于字线WL等积层配线在引出区域HR中形成在X方向上具有阶差的阶梯结构的情况进行了例示，但并不限定于此。例如，积层的字线WL以及选择栅极线SGD及SGS的端部也可以在Y方向上形成阶差。引出区域HR中积层的字线WL以及选择栅极线SGD及SGS的端部可以设计为任意列数的阶梯状。所形成的阶梯结构也可以在选择栅极线SGS、字线WL及选择栅极线SGD之间不同。
在本说明书中，“P型阱区域”也可以表示含有P型杂质的半导体衬底。在本说明书中，对半导体衬底(P型阱区域)新掺杂了杂质的区域对应于N型阱区域DN或N型半导体区域NP等。也可以在半导体衬底内形成晶体管HV等的区域，进一步掺杂P型杂质。
在本说明书中，“连接”表示电连接，不排除例如其间介隔其他元件的情况。“电连接”只要能够与电连接同样地动作，便也可以介隔绝缘体。“柱状”表示半导体装置1的制造工艺中形成的孔内所设置的结构体。
对本发明的若干实施方式进行了说明，但这些实施方式是作为示例而提出的，并非意图限定发明的范围。这些新颖的实施方式可以通过其他各种方式实施，可以在不脱离发明主旨的范围内，进行各种省略、置换、变更。这些实施方式或其变化包含在发明的范围或主旨中，并且包含在权利要求书所记载的发明及其等同的范围内。
符号的说明
1 半导体装置
2 存储器控制器
10 存储单元阵列
11 命令寄存器
12 地址寄存器
13 定序器
14 感测放大器模块
15 驱动器模块
16 行解码器模块
20、60 P型阱区域
21 N型半导体区域
22、30、31、70、71、73～75 绝缘体层
23～27、50、51、61～64、72 导电体层
28、52、65 接合金属
40 半导体层
41 隧道绝缘膜
42 绝缘膜
43 阻挡绝缘膜
81、82 掩模
90～92 扩散层
SLT 狭缝
CS、C0～C3、V1、V2、CV、CT、CP 接点
CG、SGDD、SGSD、USGD、USGS 信号线
MR 存储器区域
HR 引出区域
SR 感测放大器区域
XR 传送区域
PR 焊垫区域
SAU 感测放大器单元
RD 行解码器
BLK 区块
SU 串单元
BL 位线
WL 字线
SL 源极线
SGS、SGD 选择栅极线
MT 存储单元晶体管
ST1、ST2 选择晶体管
T0～T9、TR0～TR17 晶体管

Claims (20)

1.一种半导体装置，具备：第1芯片，包含第1衬底、设置在所述第1衬底的第1电路、及连接于所述第1电路的第1接合金属；
第2芯片，包含具有P型阱区域及N型阱区域的第2衬底、设置在所述第2衬底且包含第1晶体管的第2电路、以及连接于所述第2电路及所述第1接合金属的第2接合金属，且设置在所述第1芯片上；以及
第1导电体，从所述第2芯片的上方连接于所述N型阱区域；且
所述P型阱区域配置在所述第1晶体管的栅极电极与所述N型阱区域之间。
2.根据权利要求1所述的半导体装置，其中
所述N型阱区域不包围所述P型阱区域。
3.根据权利要求1所述的半导体装置，其中
所述N型阱区域不与所述第1衬底的设置着所述第1电路的面相接。
4.根据权利要求1所述的半导体装置，其中
所述N型阱区域不与所述第1衬底的相对于设置着所述第1电路的面为相反侧的面相接。
5.根据权利要求1所述的半导体装置，其中
所述第2衬底包含分别对应于所述第1晶体管的漏极及源极的第1及第2N型半导体区域，且
所述N型阱区域与所述第1及第2N型半导体区域分离。
6.根据权利要求1所述的半导体装置，其中
所述N型阱区域包含第1扩散层、及所述第1扩散层上的第2扩散层，且所述第2扩散层中的N型杂质浓度比所述第1扩散层中的N型杂质浓度高。
7.根据权利要求1所述的半导体装置，其中
所述N型阱区域含有磷或砷。
8.根据权利要求1所述的半导体装置，其还具备所述第1导电体与所述第2衬底之间的第1绝缘体层。
9.根据权利要求1所述的半导体装置，其还具备：第2导电体，与所述第1导电体隔开且贯通所述第2衬底而设置；及所述第2导电体与所述第2衬底之间的第2绝缘体层；且
所述第2芯片还包含与所述第2导电体接触的接点。
10.根据权利要求1所述的半导体装置，其还具备所述第1导电体层上的焊垫。
11.根据权利要求10所述的半导体装置，其中
所述焊垫含有铝。
12.根据权利要求1所述的半导体装置，其中
所述第1接合金属及所述第2接合金属分别含有铜。
13.根据权利要求1所述的半导体装置，其中
所述第1接合金属与所述第2接合金属之间接合。
14.根据权利要求1所述的半导体装置，其中
所述第1芯片还具备：多个第3导电体，在所述第1衬底的上方相互分离；及柱，贯通所述多个第3导电体而设置，且其与所述第3导电体的交叉部分作为存储单元发挥功能；且所述多个第3导电体中的1个第3导电体电连接于所述第1接合金属。
15.根据权利要求14所述的半导体装置，其中
所述第2芯片还包含行解码器，所述行解码器设置在所述第2衬底并电连接于所述第2接合金属。
16.根据权利要求1所述的半导体装置，其中
在第1时刻，向所述栅极电极施加第1电压，向所述第1导电体施加高于所述第1电压的第2电压。
17.一种半导体装置的制造方法，包括如下步骤：形成包含第1电路的第1芯片；
形成包含第2电路的第2芯片；
以使所述第2芯片设置于所述第1芯片上的方式将所述第1芯片与所述第2芯片接合；
通过将N型杂质掺杂到所述第2电路所包含的第1晶体管的上方，而形成与所述第1晶体管对向的N型杂质区域；
将所述第1芯片与所述第2芯片接合之后形成孔，所述孔从所述第2芯片的表面到达所述N型杂质区域；及
在所述孔内形成第1导电体。
18.根据权利要求17所述的半导体装置的制造方法，其中
将所述第1芯片与所述第2芯片接合的步骤包括：使所述第1芯片所包含的多个第1接合金属分别与所述第2芯片所包含的多个第2接合金属接触；及
使所述多个第1接合金属与所述多个第2接合金属接触之后，执行热处理。
19.一种半导体装置的制造方法，包括如下步骤：形成包含第1电路的第1芯片；
将N型杂质掺杂到衬底之后，形成包含第2电路的第2芯片，所述第2电路包含以与掺杂着所述N型杂质的区域在俯视下重叠的方式形成的第1晶体管；
将所述第1芯片与所述第2芯片接合；
将所述第1芯片与所述第2芯片接合之后形成孔，所述孔从所述第2芯片的表面到达掺杂着所述N型杂质的区域；及
在所述孔内形成第1导电体。
20.根据权利要求19所述的半导体装置的制造方法，其中
将所述第1芯片与所述第2芯片接合的步骤包括：使所述第1芯片所包含的多个第1接合金属分别与所述第2芯片所包含的多个第2接合金属接触；及
使所述多个第1接合金属与所述多个第2接合金属接触之后，执行热处理。
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