CN109755251A - 含衬底控制电路的垂直存储器器件和包含其的存储器系统 - Google Patents

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Abstract

一种非易失性存储器器件，包括：第一半导体层，所述第一半导体层包括上衬底和其中上衬底上的多个字线在第一方向上延伸并且多个位线在第二方向上延伸的存储器单元阵列。所述非易失性存储器器件包括在垂直于第一和第二方向的第三方向上位于第一半导体层下面的第二半导体层，所述第二半导体层包括下衬底和在下衬底上的并被配置为向上衬底输出偏置电压的衬底控制电路。所述第二半导体层被分成第一至第四区域，第一至第四区域中的每一个区域具有相同的面积，并且所述衬底控制电路在第三方向上与所述第一至第四区域的至少一部分重叠。

Description

含衬底控制电路的垂直存储器器件和包含其的存储器系统
相关申请的交叉引用
本申请要求于2017年11月6日在韩国知识产权局提交的韩国专利申请No.10-2017-0146793的权益，其公开内容通过引用整体并入本文。
技术领域
发明概念涉及垂直存储器器件，更具体地，涉及包括衬底控制电路的垂直存储器器件和包括该垂直存储器器件的存储系统。
背景技术
近年来，随着信息通信设备变得更加多功能化，存在对更大容量和更高集成度的存储器器件的需求。随着用于更高集成度的存储器器件的存储器单元尺寸的减小，包括在存储器器件中的、用于存储器器件的操作和电连接的操作电路和/或布线结构变得更加复杂。因此，期望一种在增加其集成度的同时具有改进的电特性的存储器器件。
发明内容
发明概念提供了一种垂直存储器器件，更具体地，提供了一种包括衬底控制电路的垂直存储器器件。
根据本发明概念的一些示例性实施例，提供了一种非易失性存储器器件，包括第一半导体层，该第一半导体层包括上衬底和其中上衬底上的多个字线在第一方向上延伸并且多个位线在第二方向上延伸的存储器单元阵列。非易失性存储器器件还包括在垂直于第一和第二方向的第三方向上位于第一半导体层下面的第二半导体层，该第二半导体层包括下衬底和下衬底上的被配置为向上衬底输出偏置电压的衬底控制电路。该第二半导体层被分成第一至第四区域，第一至第四区域中的每一个区域具有相同的面积，并且衬底控制电路在第三方向上与第一至第四区域的至少一部分重叠。
根据本发明概念的一些示例性实施例，提供了一种非易失性存储器器件，包括第一半导体层，该第一半导体层包括上衬底和在堆叠方向上堆叠在上衬底上的存储器单元阵列。该非易失性存储器器件还包括在堆叠方向上位于第一半导体层下面的第二半导体层，该第二半导体层包括下衬底、在下衬底和上衬底之间的衬底接触插塞以及在下衬底上的被配置为通过衬底接触插塞向上衬底提供偏置电压的衬底控制电路。该第二半导体层被分成具有相同面积的第一至第四区域，并且衬底控制电路在堆叠方向上与第一至第四区域中的至少两个区域的至少一部分重叠。
根据本发明概念的一些示例性实施例，提供了一种非易失性存储器器件，包括第一半导体层，该第一半导体层包括存储器单元阵列，其中多个字线在第一方向上延伸，并且多个位线在第二方向上延伸。该第一半导体层还包括位于存储器单元阵列下面的上衬底，并且该上衬底支撑存储器单元阵列。非易失性存储器器件还包括在垂直于第一和第二方向的第三方向上位于第一半导体层下面的第二半导体层，该第二半导体层包括下衬底、下衬底上的被配置为向上衬底输出偏置电压的衬底控制电路和将衬底控制电路电连接到上衬底的多个衬底接触插塞。该第二半导体层被彼此交叉的第一方向上的第一虚线和第二方向上的第二虚线分开，并且包括与存储器单元阵列重叠的第一至第四区域的至少一部分，并且多个衬底接触插塞中的至少一个位于第一至第四区域中。
附图说明
通过以下结合附图的详细描述，将更清楚地理解发明概念的实施例，其中：
图1是示出根据本发明概念的示例实施例的存储器器件的框图；
图2是示出根据本发明概念的示例实施例的衬底控制电路的框图；
图3示意性地示出了根据本发明概念的示例实施例的图1的存储器器件的结构；
图4是示出根据本发明概念的示例实施例的图1中的存储器块BLK1至BLKz中的存储器块BLK1的等效电路的电路图；
图5是示出根据本发明概念的示例实施例的与第一半导体层接触的第二半导体层的顶表面的平面图；
图6A是详细示出根据本发明概念的示例实施例的与第一半导体层接触的第二半导体层的顶表面的平面图；
图6B是示出沿着图6A中的线X-X'截取的第一半导体层和第二半导体层的各自配置的存储器器件的截面图；
图7是根据另一实施例的存储器器件的截面图，示出了沿着图6A中的线X-X'截取的第一和第二半导体层的各自配置；
图8是示出根据示例实施例的存储器器件的布局图；
图9是示出根据另一示例实施例的存储器器件的布局图；
图10是示出根据另一示例实施例的存储器器件的布局图；和
图11是示出根据示例实施例的包括存储器器件的固态驱动器(solid statedrive，SSD)系统1000的框图。
具体实施方式
在下文中，将参考附图详细描述发明概念的实施例。
图1是示出根据本发明概念的示例实施例的存储器器件10的框图。
参考图1，存储器器件10可以包括存储器单元阵列50和外围电路100。虽然未示出，但是存储器器件10还可以包括数据输入/输出电路和/或输入/输出接口。
存储器单元阵列50可以包括多个存储器单元，并且可以连接到串选择线SSL、字线WL、接地选择线GSL和位线BL。具体地说，存储器单元阵列50可以通过串选择线SSL、字线WL和接地选择线GSL连接到行解码器120，并且可以通过位线BL连接到页缓冲器130。
例如，包括在存储器单元阵列50中的多个存储器单元可以是即使在供电被中断时也能保持存储在其中的数据的非易失性存储器单元。具体地说，当存储器单元是非易失性存储器单元时，存储器器件10可以是或可包括电可擦除可编程只读存储器(read-onlymemory，ROM)(electrically erasable programmable ROM，EEPROM)、闪存、相变随机存取存储器(random access memory，RAM)(phase change RAM，PRAM)、电阻式RAM(resistanceRAM，RRAM)、纳米浮栅存储器(nano-floating gate memory，NFGM)、聚合物RAM(polymerRAM，PoRAM)、磁RAM(magnetic RAM，MRAM)或铁电RAM(ferroelectric RAM，FRAM)。在下文中，将通过将多个存储器单元是NAND闪存单元的情况作为示例来描述实施例，但是应当理解，发明概念不限于此。
存储器单元阵列50可以包括多个块BLK1至BLKz，并且块BLK1至BLKz中的每一个可以具有平面结构或三维(three-dimensional，3D)结构。存储器单元阵列50可以包括包括单级单元(single-level cell，SLC)的单级单元块、包括多级单元(multi-level cell，MLC)的多级单元块、包括三级单元(triple-level cell，TLC)的三级单元块和包括四级单元(quad-level cell，QLC)的四级单元块中的至少一个。例如，多个块BLK1至BLKz中的一些可以是单级单元块，而其他块可以是多级单元块、三级单元块或四级单元块。
外围电路100可以从存储器器件10的外部接收地址ADDR、命令CMD和控制信号CTRL，并且可以向存储器器件10外部的设备发送数据DATA以及从其接收数据DATA。外围电路100可以包括控制逻辑110、行解码器120、页缓冲器130和衬底控制电路(子控制电路)140。虽然未示出，但是外围电路100还可以包括各种子电路，诸如电压产生电路，以产生存储器器件10的操作所需的各种电压；以及纠错电路，以校正从存储器单元阵列50读取的数据的错误。
控制逻辑110可以控制存储器器件10的整体操作，并且例如，可以控制存储器器件10执行与从存储控制器(未示出)提供的命令CMD相对应的存储操作。控制逻辑110可以响应于从存储控制器(未示出)提供的控制信号CTRL产生在存储器器件10中使用的各种内部控制信号。
例如，控制逻辑110可以在执行诸如编程操作和/或擦除操作的存储操作时控制提供给字线WL和位线BL的电压电平。另外，当执行诸如编程操作和/或擦除操作的存储操作时，控制逻辑110可以将偏置控制信号CTRL_BIAS输出到衬底控制电路140。控制逻辑110可以通过输出偏置控制信号CTRL_BIAS来控制施加到支撑存储器单元阵列50的上衬底的偏置电压V_BIAS。
行解码器120可以响应于从存储控制器(未示出)提供的地址ADDR选择多个块BLK1至BLKz中的至少一个。行解码器120可以响应于地址ADDR选择所选存储器块的字线WL中的至少一个。
行解码器120可以将用于执行存储操作的电压发送到所选存储器块的字线WL。例如，当执行编程操作时，行解码器120可以将编程电压和验证电压发送到所选的字线WL，并且将通过电压发送到未选择的字线WL。此外，行解码器120可以响应于地址ADDR在串选择线SSL中选择一些串选择线SSL。
页缓冲器130可以通过位线BL连接到存储器单元阵列50。页缓冲器130可以作为写入驱动器和/或读出放大器操作。当执行编程操作时，页缓冲器130可以作为写入驱动器操作，以根据要存储在存储器单元阵列50中的数据DATA向位线BL施加电压。但是，当执行读取操作时，页缓冲器130可以用作读出放大器以读出存储在存储器单元阵列50中的数据DATA。
衬底控制电路140可以基于从控制逻辑110输出的偏置控制信号CTRL_BIAS输出偏置电压V_BIAS。偏置电压V_BIAS可以被施加到例如支撑存储器单元阵列50的上衬底。在该实施例中，衬底控制电路140被描述为与控制逻辑110分离，但是衬底控制电路140可以被配置为控制逻辑110的一部分。
图2是示出根据示例实施例的衬底控制电路140的框图。图2中示出的衬底控制电路140包括：例如，图2所示的衬底控制电路140可以是或可以包括图1所示的衬底控制电路140。
参考图2，衬底控制电路140可以包括偏置电路141和放电电路142。偏置电路141可以包括基于偏置控制信号CTRL_BIAS接通/关断的第一开关SW_1。例如，当第一开关SW_1接通时，可以输出偏置电源BIAS_SRC作为偏置电压V_BIAS。第一开关SW_1可以用一个或多个晶体管实现。例如，第一开关SW_1可以用金属氧化物半导体场效应晶体管(metal-oxide-semiconductor field effect transistor，MOSFET)实现，其中偏置开关控制信号CTRL_BIAS施加到栅极，偏置电源BIAS_SRC和偏置电压V_BIAS分别施加到漏极和源极。
放电电路142可以包括基于偏置控制信号CTRL_BIAS接通/关断的第二开关SW_2。第二开关SW_2可以相对于偏置控制信号CTRL_BIAS与第一开关SW_1互补地操作。
例如，当第二开关SW_2接通时，可以输出放电电源DISC_SRC作为偏置电压V_BIAS。第二开关SW_2可以用一个或多个晶体管实现。例如，第二开关SW_2可以用MOSFET实现，其中偏置控制信号CTRL_BIAS施加到栅极，放电电源DISC_SRC和偏置电压V_BIAS分别施加到漏极和源极。
偏置电源BIAS_SRC可以具有大于放电电源DISC_SRC的电压。例如，当执行存储器单元阵列50的擦除操作时，偏置电源BIAS_SRC可以具有施加到支撑存储器单元阵列50的上衬底的高电压。此外，放电电源DISC_SRC可以具有接地电压。然而，实施例不限于此，并且放电电源DISC_SRC可以具有各种电平的电压，其释放支撑存储器单元阵列50的上衬底的电压。
图3示意性地示出了根据实施例的图1的存储器器件10的结构。如上参考图1所述，存储器器件10可以包括存储器单元阵列50和外围电路100，并且存储器器件10的这些部件可以通过半导体制造工艺形成。在下文中，将参考图1描述图3。
参照图3，存储器器件10可以包括在第一和第二方向上延伸的第一半导体层20，以及在第一和第二方向上延伸的第二半导体层30。第一半导体层20可以沿第三方向在第二半导体层30上堆叠。根据示例实施例，图1中的存储器单元阵列50可以在第一半导体层20中形成，并且包括衬底控制电路140的外围电路100可以在第二半导体层30中形成。例如，第二半导体层30可以包括下衬底和诸如控制逻辑110、行解码器120和页缓冲器130的电路，并且与衬底控制电路140相对应的电路可以通过形成用于在下衬底上布线诸如晶体管和/或其他元件的半导体元件的图案来形成。
在示例实施例中，第二半导体层30可以被划分为具有相同面积的第一至第四区域，并且衬底控制电路140可以被布置为在第三方向上与第一至第四区域重叠。此外，可以在第二半导体层30中形成用于将下衬底电连接到上衬底的衬底接触插塞。
在第二半导体层30中形成电路之后，可以形成包括存储器单元阵列50的第一半导体层20。例如，第一半导体层20可以包括上衬底，并且存储器单元阵列50可以通过形成堆叠在上衬底上的多个栅极导电层和多个沟道层而形成在第一半导体层20中，其中该沟道层穿透多个栅极导电层并且在垂直于上衬底的顶表面的方向(例如，第三方向)上延伸。此外，可以形成图案以将存储器单元阵列50(即，字线WL和位线BL)电连接到形成在第二半导体层30中的电路。
因此，存储器器件10可以具有存储器单元阵列50和外围电路100处于堆叠方向(例如，第三方向)的结构，即，Peri上的单元或Peri之上的单元(cell-on-Peri or cell-over-Peri，COP)结构。COP结构可以有效地减小垂直于堆叠方向的表面所占据的面积，并且因此，通过将除存储器单元阵列50之外的电路布置在存储器单元阵列50下方，可以增加要集成在存储器器件10中的存储器单元的数量。
尽管未在图3中示出，但是可以布置多个焊盘用于电连接到存储器器件10的外部。例如，可以布置多个焊盘以用于从存储器器件10外部的器件接收的命令CMD、地址ADDR和控制信号CTRL，并且可以布置多个焊盘以用于输入/输出数据DATA。焊盘可以与外围电路100相邻，该外围电路100在垂直方向(第三方向)或水平方向(第一方向或第二方向)上处理从存储器器件10的外部接收到的信号或者发送到存储器器件10的外部的信号(第一方向或第二方向)。
图4是示出根据示例实施例的图1中的存储器块BLK1至BLKz中的第一存储器块BLK1的等效电路的电路图。
参考图4，第一存储器块BLK1可以是或可以包括垂直NAND闪存，并且图1中所示的存储器块BLK1至BLKz中的每一个可以如图4所示实现。第一存储器块BLK1可以包括多个NAND串NS11至NS33、多个字线WL1至WL8、多个位线BL1至BL3、多个接地选择线GSL1至GSL3、多个串选择线SSL1到SSL3以及公共源极线CSL。这里，根据实施例，可以不同地改变NAND串的数量、字线WL的数量、位线BL的数量、接地选择线GSL的数量以及串选择线的数量SSL。
NAND串NS11、NS21和NS31可以在第一位线BL1和公共源极线CSL之间，NAND串NS12、NS22和NS32可以在第二位线BL2和公共源极线CSL之间，并且NAND串NS13、NS23和NS33可以在第三位线BL3和公共源极线CSL之间。每个NAND串(例如，NS11)可以包括彼此串联连接的串选择晶体管SST、多个存储器单元MC1至MC8和接地选择晶体管GST。
共同连接到一个位线的NAND串可以包括在一列中。例如，共同连接到第一位线BL1的NAND串NS11、NS21和NS31可以对应于第一列，共同连接到第二位线BL2的NAND串NS12、NS22和NS32可以对应于第二列，并且共同连接到第三位线BL3的NAND串NS13、NS23和NS33可以对应于第三列。
共同连接到一个串选择线SSL的NAND串可以包括在一行中。例如，连接到第一串选择线SSL1的NAND串NS11、NS12和NS13可以对应于第一行，连接到第二串选择线SSL2的NAND串NS21、NS22和NS23可以对应于第二行，并且连接到第三串选择线SSL3的NAND串NS31、NS32和NS33可以对应于第三行。
串选择晶体管SST可以连接到对应的串选择线SSL1至SSL3中的每一个。多个存储器单元MC1至MC8可以分别连接到对应的字线WL1至WL8。接地选择晶体管GST可以连接到对应的接地选择线GSL1到GSL3，并且串选择晶体管SST可以连接到对应的位线BL1到BL3。接地选择晶体管GST可以连接到公共源极线CSL。
在该实施例中，相同高度的字线WL(例如，WL1)可以共同连接，串选择线SSL1至SSL3可以彼此分离，并且接地选择线GSL1至GSL3也可以彼此分离。例如，当对连接到第一字线WL1并且包括在与第一列对应的NAND串NS11、NS12和NS13中的存储器单元进行编程时，可以选择第一字线WL1和第一串选择线SSL1。然而，本发明概念不限于此，并且在其他实施例中，接地选择线GSL1至GSL3可以共同连接。
图5是示出根据示例实施例的与第一半导体层20接触的第二半导体层30的顶表面的平面图。图5是示出例如图3中所示的第二半导体层30的顶表面的平面图。
参考图5，第二半导体层30可以包括第一至第四区域R1至R4，第一至第四区域R1至R4由第一方向上的第一虚线L1和第二方向上的第二虚线L2限定。第一至第四区域R1至R4中的每一个可以，例如，在第三方向上与包括在第一半导体层20中的存储器单元阵列50的至少一部分重叠。在示例实施例中，第一至第四区域R1至R4可以具有相同的面积。
第二半导体层30可以包括衬底控制电路140。衬底控制电路140可以是或可以包括形成在包括在第二半导体层30中的下衬底上并且向包括在第一半导体层20中的上衬底输出偏置电压的电路。
衬底控制电路140可以在第三方向上与第一至第四区域R1至R4中的至少两个区域重叠。在示例实施例中，衬底控制电路140可以在第三方向上与第一至第四区域R1至R4中的每一个重叠。换句话说，衬底控制电路140的至少一部分可以在第三方向上与第一区域R1重叠，并且衬底控制电路140的至少一部分可以在第三方向上与第二区域R2重叠。此外，衬底控制电路140的至少一部分可以在第三方向上与第三区域R3重叠，并且衬底控制电路140的至少一部分可以在第三方向上与第四区域R4重叠。
衬底控制电路140与第一区域R1重叠的区域可以被称为第一重叠区域A1，衬底控制电路140与第二区域R2重叠的区域可以被称为第二重叠区域A2，衬底控制电路140与第三区域R3重叠的区域可以被称为第三重叠区域A3，并且衬底控制电路140与第四区域R4重叠的区域可以被称为第四重叠区域A4。在示例实施例中，第一至第四重叠区域A1至A4可以具有基本相同的面积。换句话说，衬底控制电路140可以布置在第二半导体层30与包括在第一半导体层20中的存储器单元阵列50重叠的区域的中心。然而，实施例不限于此，并且第一至第四重叠区域A1至A4可以具有各种比率的面积。
在另一示例实施例中，衬底控制电路140可以在第三方向上与第一至第四区域R1至R4中的两个或三个区域重叠。在一个示例中，衬底控制电路140可以在第三方向上与第一区域R1至第四区域R4至R4中的两个区域重叠，并且可以与第一虚线L1与第二虚线L2重叠的原点相邻地布置。
图6A是详细示出根据本发明概念的示例实施例的与第一半导体层20接触的第二半导体层30的顶表面的平面图。图6B是示出沿着图6A中的线X-X'截取的第一半导体层20和第二半导体层30的各自配置的存储器器件的截面图。图6A和6B可以分别是，例如，图3中所示的存储器器件10的顶视图和截面图。
参考图6A，行解码器120可以被划分为第一至第四行解码器RD_1至RD_4并且布置在第二半导体层30中，并且页缓冲器130可以被划分为第一至第四页缓冲器PB_1并且布置在第二半导体层30中。在示例实施例中，第一页缓冲器PB_1和第一行解码器RD_1可以布置在第一区域R1中，第二页缓冲器PB_2和第二行解码器RD_2可以布置在第二区域R2中，第三页缓冲器PB_3和第三行解码器RD_3可以布置在第三区域R3中，并且第四页缓冲器PB_4和第四行解码器RD_4可以布置在第四区域R4中。
例如，与第一和第三区域R1和R3重叠的存储器单元阵列50的一部分和与第二和第四区域R2和R4重叠的存储器单元阵列50的一部分可以分别形成彼此不同的子阵列。不同的子阵列中的每一个可以执行单独的存储器操作。如图6A所示，第一和第三页缓冲器PB_1和PB_3以及第一和第三行解码器RD_1和RD_3可以被布置为风车(windmill)以便与一个子阵列重叠。同样地，第二和第四页缓冲器PB_2和PB_4以及第二和第四行解码器RD_2和RD_4也可以被布置为风车以便与另一个子阵列重叠。
第二半导体层30可以具有第一至第四连接区域CTAR_1至CTAR_4，以将衬底控制电路140连接至包括在第一半导体层20中的上衬底。第一至第四连接区域CTAR_1至CTAR_4中的每一个可以包括将下衬底电连接至上衬底的至少一个衬底接触插塞。
在示例实施例中，第一至第四连接区域CTAR_1至CTAR_4可以分别布置在第一至第四区域R1至R4中。换句话说，第一连接区域CTAR_1可以在第一方向上形成在第一区域R1中，第二连接区域CTAR_2可以在第一方向上形成在第二区域R2中，第三连接区域CTAR_3可以在第一方向上形成在第三区域R3中，并且第四连接区域CTAR_4可以在第一方向上形成在第四区域R4中。
在示例实施例中，第一和第二连接区域CTAR_1和CTAR_2可以关于第一和第二区域R1和R2之间的边界对称地布置。第三和第四连接区域CTAR_3和CTAR_4可以关于第三和第四区域R3和R4之间的边界对称地布置。第一和第二区域R1和R2之间的边界以及第三和第四区域R3和R4之间的边界可以是或可以包括，例如，第一虚线L1。
参考图6B，存储器器件10可以包括第二半导体层30以及第一半导体层20，其中该第二半导体层30包括衬底控制电路140，该第一半导体层20包括栅极导电层GS和沟道层57。存储器器件10可以具有第一半导体层20堆叠在第二半导体层30上的结构。栅极导电层GS和沟道层57可以形成存储器单元阵列50。
第二半导体层30可以包括下衬底L_SUB、在下衬底L_SUB上的至少一个外围晶体管32、电连接到外围晶体管32的外围电路线PL以及覆盖外围晶体管32和外围电路线PL的下绝缘层IL1。例如，下衬底L_SUB可以是或可以包括半导体衬底，该半导体衬底包括诸如单晶硅或单晶锗的半导体材料，并且下衬底L_SUB可以由硅晶片制造。
衬底控制电路140可以形成在下衬底L_SUB的一些区域中。换句话说，一个或多个外围晶体管32可以形成在下衬底L_SUB上以构成衬底控制电路140。
外围电路线PL可以包括顺序堆叠在下衬底L_SUB上的第一外围导线PM1、第二外围导线PM2和第三外围导线PM3。此外，外围电路线PL还可以包括将外围晶体管32电连接到第一外围导线PM1的第一外围接触PMC1、将第一外围导线PM1电连接到第二外围导线PM2的第二外围接触PMC2、以及将第二外围导线PM2电连接到第三外围导线PM3的第三外围接触PMC3。
第二半导体层30可以包括连接区域(例如，第四连接区域CTAR_4)，其中形成在第三方向上穿透下绝缘层IL1的衬底接触插塞SUB_CT。衬底接触插塞SUB_CT可以将下衬底L_SUB电连接到上衬底U_SUB。在示例实施例中，衬底控制电路140可以通过衬底接触插塞SUB_CT可以向上衬底U_SUB提供偏置电压V_BIAS。
在一个示例中，衬底接触插塞SUB_CT可以包括掺杂有第一导电类型(例如，p型)杂质的多晶硅。在另一示例中，衬底接触插塞SUB_CT可包括金属(例如，钨、铜或铝)、导电金属氮化物(例如，氮化钛或氮化钽)、过渡金属(例如，钛或钽)和金属硅化物中的至少一种。
第一半导体层20可以包括上衬底U_SUB、在上衬底U_SUB上的栅极导电层GS、穿透栅极导电层GS并且沿第三方向延伸到上衬底U_SUB的顶表面的沟道层57、上接触UMC和位线BL。此外，第一半导体层20可以包括覆盖栅极导电层GS的上绝缘层IL2、上接触UMC和位线BL。例如，栅极导电层GS和沟道层57可以形成存储器单元阵列50。
上衬底U_SUB可以在栅极导电层GS和第二半导体层30之间。上衬底U_SUB可以是或可以包括支撑层以支撑栅极导电层GS。例如，上衬底U_SUB可以被称为基础衬底。
上衬底U_SUB可以是或可以包括以第一导电类型(例如，p型)掺杂的多晶硅膜。上衬底U_SUB可以是或可以包括体(bulk)硅衬底、绝缘体上硅(silicon on insulator，SOI)衬底、锗衬底、绝缘体上锗(germanium on insulator，GOI)衬底、硅锗衬底或通过执行选择性外延生长(selective epitaxial growth，SEG)操作而获得的外延薄膜。上衬底U_SUB可以包括半导体材料，并且可以包括硅(silicon，Si)、锗(germanium，Ge)、硅锗(silicongermanium，SiGe)、砷化镓(gallium arsenide，GaAs)、砷化铟镓(indium galliumarsenide，InGaAs)和砷化铝镓(aluminum gallium arsenide，AlGaAs)中的至少一种，或其组合。
栅极导电层GS可以包括接地选择线GSL、字线WL1至WL4和串选择线SSL。接地选择线GSL、字线WL1至WL4、串选择线SSL可以顺序地形成在上衬底U_SUB上，并且绝缘层52可以分别布置在栅导电层GS的顶表面和底表面上。在示例实施例中，四条字线WL被示出为以简化方式形成。然而，多条字线WL可以垂直地堆叠在接地选择线GSL和串选择线SSL之间的上衬底U_SUB上，并且可以形成绝缘层52位于相邻的字线WL之间的结构。此外，还可以形成两条或更多条接地选择线GSL和两条或更多条串选择线SSL沿垂直方向堆叠的结构。
沟道层57可以穿透栅极导电层GS和绝缘层52并且在垂直于上衬底U_SUB的顶表面的第三方向上延伸，并且沟道层57的底表面可以接触上衬底U_SUB的顶表面。例如，沟道层57可以包括掺杂有杂质的多晶硅，或者可选地可以包括未掺杂杂质的多晶硅。沟道层57可以形成为垂直延伸的杯形(或底部封闭的圆柱形)，并且掩埋的绝缘膜58可以布置在沟道层57的内壁上。掩埋的绝缘膜58可以包括诸如氧化硅和/或空气间隙的绝缘材料。作为另一示例，沟道层57可以形成为柱状，并且在这种情况下，可以不形成掩埋的绝缘膜58。
例如，接地选择线GSL和与接地选择线GSL相邻的沟道层57的一部分可以包括在接地选择晶体管(图4中的GST)中。此外，字线WL1至WL4和与字线WL1至WL4相邻的沟道层57的一部分可以构成存储器单元晶体管(图4中的MC1至MC8)。此外，串选择线SSL和与串选择线SSL相邻的沟道层57的一部分可以构成串选择晶体管(图4中的SST)。
可以在沟道层57和掩埋的绝缘膜58上形成漏极区DR。例如，漏极区DR可以包括掺杂有杂质的多晶硅。漏极区DR可以称为沟道焊盘。漏极区DR可以通过上接触UMC电连接到位线BL。
可以在漏极区DR的侧壁上形成蚀刻停止层53。蚀刻停止层53的顶表面可以形成在与漏极区DR的顶表面相同的水平上。蚀刻停止层53可以包括诸如氮化硅和氮氧化硅的绝缘材料。
第一半导体层20可以进一步包括在上衬底U_SUB下方的板电极(plateelectrode，PT)。板电极PT可以在上衬底U_SUB和第二半导体层30之间。
板电极PT可以电连接到上衬底U_SUB和衬底接触插塞SUB_CT。板电极PT的顶表面可以接触上衬底U_SUB。此外，板电极PT的底表面可以接触衬底接触插塞SUB_CT的顶表面。板电极PT的面积可以与上衬底U_SUB的面积基本相同，但是发明概念不限于此。
在一个示例中，板电极PT可以包括掺杂有第一导电类型(例如，p型)杂质的多晶硅。在示例实施例中，上衬底U_SUB、板电极PT和衬底接触插塞SUB_CT可以包括以相同导电类型掺杂的多晶硅。例如，板电极PT和/或衬底接触插塞SUB_CT的掺杂浓度可以高于上衬底U_SUB的掺杂浓度，以减小板电极PT和上衬底U_SUB之间的欧姆电阻。在另一个示例中，板电极PT可以包括金属(例如，钨、铜或铝)、导电金属氮化物(例如，氮化钛或氮化钽)、过渡金属(例如，钛或钽)和金属硅化物中的至少一种。
形成在下衬底上的衬底控制电路可以通过包括在第二半导体层中的衬底接触插塞电连接到上衬底，使得衬底控制电路自由地布置在存储器单元阵列下面，并因此改善了存储器器件的集成度。此外，衬底控制电路可以布置为重叠所划分的第一至第四区域，以便在第二半导体层中具有相同的面积，从而减小向上衬底施加偏置电压的电阻，并且改善取决于在上衬底中的位置的电压电平的差异。因此，可以提高存储器器件的操作的可靠性。
图7是根据另一实施例的存储器器件10a的截面图，示出了沿图6A中的线X-X'截取的第一和第二半导体层20a和30a各自的配置。在图7所示的配置中，省略了已经参考图6B给出的描述。
参考图7，阱区48a可以形成在上衬底U_SUB中。阱区48a可以是或可以包括在上衬底U_SUB上的掺杂有第二导电类型(例如，n型)杂质的n型阱。然而，示例实施例不限于此，阱区48a可以是或可以包括掺杂有第一导电类型杂质的p型阱。此外，阱区48a可以通过重叠第一导电阱和第二导电阱来形成。
阱区48a通过穿透上衬底U_SUB、板电极PT和下绝缘层IL1的绝缘层图案IP以及阱接触插塞WELL_CT电连接到下衬底L_SUB的一部分。在示例实施例中，可以在下衬底L_SUB上形成公共源极电压控制电路(未示出)，并且可以通过阱接触插塞WELL_CT向阱区48a提供要从公共源极电压控制电路(未示出)施加到公共源极线的电压。
图8是根据示例实施例的存储器器件10b的布局图。图8的布局可以是包括多个存储器单元阵列的半导体芯片的布局。
参考图8，存储器器件10b可以在第一方向和第二方向上包括第一至第四存储器单元阵列50b_1至50b_4以及第一至第四衬底控制电路140_1至140_4。存储器器件10b可以进一步包括焊盘区域(pad region，PAD)150，其中布置有电连接到存储器器件10b的外部的多个焊盘。
第一至第四衬底控制电路140_1至140_4可以分别布置在第一至第四存储器单元阵列50b_1至50b_4下方。换句话说，第一至第四存储器单元阵列50b_1至50b_4可以形成在第一半导体层(例如，图3中的20)中，并且第一至第四衬底控制电路140_1至140_4可以形成在第二半导体层(例如，图3中的30)中，该第二半导体层以第三方向堆叠在第一半导体层(例如，图3中的20)下面。这种类型的结构可以称为COP结构，并且已经参考图3对COP结构进行了描述。
在存储器器件10b中在第三方向上与第一至第四存储器单元阵列50b_1至50b_4中的每一个重叠的区域可以被虚线L1至L4中的两个划分为多个区域。例如，在存储器器件10b中在第三方向上与第一存储器单元阵列50b_1重叠的区域可以通过第一虚线L1和第二虚线L2分成第一至第四区域R11、R12、R13和R14。在示例实施例中，第一至第四区域R11、R12、R13和R14可以具有相同的面积。在示例实施例中，衬底控制电路140_1可以在第三方向上与第一至第四区域R11，R12，R13和R14重叠。
第二至第四存储器单元阵列50b_2至50b_4和第二至第四衬底控制电路140_2至140_4可以分别以与第一存储器单元阵列50b_1和第一衬底控制电路140_1相同或相似的布置来布置。将省略对其的重复描述。
图9是根据示例实施例的存储器器件10c的布局图。在图9所示的配置中，省略了已经参考图8给出的描述。
参考图9，第一至第四衬底控制电路140c_1至140c_4可以分别分成多个部分控制电路。第一衬底控制电路140c_1可以分成1-1部分控制电路P11和1-2部分控制电路P12，第二衬底控制电路140c_2可以分成2-1部分控制电路P21和2-2的部分控制电路P22中，第三衬底控制电路140c_3可以分成3-1部分控制电路P31和3-2部分控制电路P32，第四衬底控制电路140c_4可以分成4-1部分控制电路P41和4-2部分控制电路P42。
在示例实施例中，每个部分控制电路可以向支撑包括在存储器单元阵列50c_1至50c_4中的每一个存储器单元阵列中的子阵列的上衬底U_SUB提供偏置电压。例如，当第一存储器单元阵列50c_1包括第一和第二子阵列(未示出)时，1-1部分控制电路P11可以向支撑第一子阵列的上衬底提供偏置电压，并且1-2部分控制电路P12可以将偏置电压施加到支撑第二子阵列的上衬底。
在示例性实施例中，1-1部分控制电路P11可以在第三方向上与第一区域和第三区域R11和R13重叠，并且1-2部分控制电路P12可以在第三方向上与第二区域和第四区域R12和R14重叠。例如，1-1部分控制电路P11和1-2部分控制电路P12可以相对于第一虚线L1在第二方向上对称地布置。
第二至第四存储器单元阵列50c_2至50c_4和第二至第四衬底控制电路140c_2至140c_4可以分别具有与第一存储器单元阵列50c_1和第一衬底控制电路140c_1相同或相似的配置和布置。将省略对其的重复描述。
图10是根据示例实施例的存储器器件10d的布局图。在图10所示的配置中，省略了已经参考图8给出的描述。
参考图10，第一至第四衬底控制电路140d_1至140d_4可以分别分成多个部分控制电路。第一至第四衬底控制电路140d_1至140d_4可以分别包括2×m×n(其中m和n是等于或大于2的整数)个部分控制电路。
在示例实施例中，第一至第四存储器单元阵列50d_1至50d_4可以被划分为与重叠的部分控制电路的数量对应的多个子阵列。例如，当第一衬底控制电路140d_1包括2×m×n个部分控制电路时，第一存储器单元阵列50d_1可以被分成2×m×n个子阵列。每个部分控制电路可以向支撑相应子阵列的上衬底提供偏置电压。
在示例实施例中，包括在第一衬底控制电路140d_1中的部分控制电路P_111至P_1mn可以布置在第一或第三区域中，并且剩余的部分控制电路P_211至P_2mn可以布置在第二或第四区域中。布置在第一或第三区域中的部分控制电路P_111到P_1mn和布置在第二或第四区域中的部分控制电路P_211到P_2mn可以相对于第一虚线L1在第二方向上对称地布置。第二至第四存储器单元阵列50d_2至50d_4和第二至第四衬底控制电路140d_2至140d_4可以分别具有与第一存储器单元阵列50d_1和第一衬底控制电路140d_1相同或相似的配置和布置。将省略对其的重复描述。
图11是示出根据示例实施例的包括存储器器件的固态驱动器(SSD)系统1000的框图。
参考图11，SSD系统1000可以包括主机1100和SSD 1200。SSD 1200可以通过信号连接器向主机1100发送/从主机1100接收信号，并且可以通过电力连接器接收电力。
SSD 1200可以包括SSD控制器1210、辅助电源1220和多个存储器器件1230、1240和1250。多个存储器器件1230、1240和1250中的每一个可以是或可以包括垂直堆叠的NAND闪存器件，并且可以根据上面参照图1至图10描述的示例实施例来实现。因此，存储器器件1230、1240和1250中的每一个可以在其操作的可靠性得到改善的同时具有高集成度。
如上所述，已经在附图和说明书中提供了示例实施例。尽管这里已经参考特定术语描述了示例实施例，但是应该理解，它们仅用于描述发明概念的技术思想的目的，而不是用于限制权利要求中限定的发明概念的范围。因此，本领域普通技术人员将清楚地理解，在不脱离本发明概念的范围的情况下，可以进行各种修改和等同实施例。因此，发明概念的真正保护范围应由以下权利要求的技术思想确定。

Claims (20)

1.一种非易失性存储器器件，包括：
第一半导体层，所述第一半导体层包括，
上衬底，和
存储器单元阵列，其中上衬底上的多个字线在第一方向上延伸，并且多个位线在第二方向上延伸；以及
第二半导体层，在垂直于第一和第二方向的第三方向上位于第一半导体层下面，所述第二半导体层包括，
下衬底，和
衬底控制电路，在下衬底上并且被配置为向上衬底输出偏置电压，
其中，所述第二半导体层被分成第一至第四区域，所述第一至第四区域中的每一个区域具有相同的面积，并且所述衬底控制电路在第三方向上与所述第一至第四区域的至少一部分重叠。
2.如权利要求1所述的非易失性存储器器件，其中，所述第二半导体层包括在所述上衬底和所述下衬底之间的至少一个衬底接触插塞，并且所述衬底控制电路被配置为通过所述衬底接触插塞向上衬底输出偏置电压。
3.如权利要求2所述的非易失性存储器器件，其中，所述第二半导体层包括第一至第四连接区域，每个连接区域包括至少一个衬底接触插塞，并且所述第一至第四连接区域分别位于所述第一至第四区域中。
4.如权利要求3所述的非易失性存储器器件，其中，所述第一连接区域和第二连接区域关于所述第一区域和第二区域之间的边界对称。
5.如权利要求1所述的非易失性存储器器件，其中，所述第一半导体层进一步包括在所述第二半导体层和所述上衬底之间的板电极，并且所述第二半导体层进一步包括将所述板电极电连接到所述衬底控制电路的至少一个衬底接触插塞。
6.如权利要求5所述的非易失性存储器器件，其中所述上衬底、所述板电极和所述至少一个衬底接触插塞均包括以相同导电类型掺杂的多晶硅。
7.如权利要求6所述的非易失性存储器器件，其中所述板电极和所述至少一个衬底接触插塞的掺杂浓度大于所述上衬底的掺杂浓度。
8.如权利要求5所述的非易失性存储器器件，其中所述板电极和所述至少一个衬底接触插塞包括金属材料。
9.如权利要求1所述的非易失性存储器器件，其中，所述衬底控制电路的至少第一至第四区域分别与所述第一至第四区域重叠，其中所述第一至第四区域基本相同。
10.如权利要求1所述的非易失性存储器器件，其中，所述衬底控制电路包括第一子控制电路和第二子控制电路，其中，所述第一子控制电路在第三方向上与所述第一和第三区域重叠，并且所述第二子控制电路在第三方向上与所述第二和第四区域重叠。
11.如权利要求1所述的非易失性存储器器件，其中，所述第一和第三区域在第一方向上彼此相邻，并且所述第一和第二区域在第二方向上彼此相邻。
12.如权利要求1所述的非易失性存储器器件，其中，所述存储器单元阵列包括堆叠在所述上衬底上的多个栅极导电层，以及穿透所述多个栅极导电层并且在垂直于第一和第二方向的第三方向上延伸的多个沟道层。
13.一种非易失性存储器器件，包括：
第一半导体层，所述第一半导体层包括上衬底和在堆叠方向上堆叠在上衬底上的存储器单元阵列；和
第二半导体层，在堆叠方向上位于所述第一半导体层下面，所述第二半导体层包括下衬底、在下衬底和上衬底之间的衬底接触插塞、以及下衬底上的并且被配置为通过所述衬底接触插塞向所述上衬底提供偏置电压的衬底控制电路，
其中，所述第二半导体层被分成具有相同面积的第一至第四区域，并且在堆叠方向上，所述衬底控制电路与第一至第四区域中的至少两个区域的至少一部分重叠。
14.如权利要求13所述的非易失性存储器器件，其中所述上衬底包括以第一导电类型掺杂的多晶硅，并且包括以与所述第一导电类型相反的第二导电类型掺杂的阱区。
15.如权利要求14所述的非易失性存储器器件，进一步包括：
在所述阱区和所述下衬底之间的阱接触插塞，所述阱接触插塞穿透所述第一半导体层的一部分和所述第二半导体层的一部分，并且将所述阱区电连接到所述下衬底。
16.如权利要求13所述的非易失性存储器器件，进一步包括：
板电极，其中所述板电极的顶表面接触所述上衬底的底表面，并且所述板电极的底表面接触所述衬底接触插塞的顶表面。
17.一种非易失性存储器器件，包括：
第一半导体层，所述第一半导体层包括，
存储器单元阵列，其中多个字线在第一方向上延伸，并且多个位线在第二方向上延伸，和
上衬底，位于存储器单元阵列下面，所述上衬底支撑所述存储器单元阵列；以及
第二半导体层，在垂直于第一和第二方向的第三方向上位于所述第一半导体层下面，所述第二半导体层包括：
下衬底，
衬底控制电路，在所述下衬底上并且被配置为向所述上衬底输出偏置电压，和
多个衬底接触插塞，将所述衬底控制电路电连接到所述上衬底，
其中，所述第二半导体层被彼此交叉的第一方向上的第一虚线和第二方向上的第二虚线分开，并且第二半导体层包括与所述存储器单元阵列重叠的第一至第四区域的至少一部分，并且多个衬底接触插塞中的至少一个位于第一至第四区域中。
18.如权利要求17所述的非易失性存储器器件，其中，所述衬底控制电路的至少第一至第四区域分别在第三方向上与第一至第四区域的至少一部分重叠。
19.如权利要求17所述的非易失性存储器器件，其中，所述第一区域中的至少一个衬底接触插塞和所述第二区域中的至少一个衬底接触插塞关于第一区域和第二区域之间的边界对称。
20.如权利要求17所述的非易失性存储器器件，其中，所述第一至第四区域具有相同的面积。
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