TW202111956A - 半導體裝置及半導體裝置之製造方法 - Google Patents

半導體裝置及半導體裝置之製造方法 Download PDF

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Abstract

實施形態提供一種抑制電晶體性能下降之半導體裝置及半導體裝置之製造方法。 實施形態之半導體裝置包含第1晶片MC、第2晶片CC、及第1導電體72。第1晶片包含第1基板20、設置於第1基板之第1電路、及連接於第1電路之第1接合金屬。第2晶片包含具有P型井區域及N型井區域DN之第2基板60、設置於第2基板且包含第1電晶體HV之第2電路、及連接於第2電路與第1接合金屬之第2接合金屬，且設置於第1晶片上。第1導電體自第2晶片之上方連接於N型井區域。P型井區域配置於第1電晶體之閘極電極與N型井區域之間。

Description

半導體裝置及半導體裝置之製造方法
實施形態係關於一種半導體裝置及半導體裝置之製造方法。
已知有一種可非揮發地記憶資料之NAND(Not and，反及)型快閃記憶體。
本發明所欲解決之問題在於提供一種可抑制電晶體性能下降之半導體裝置及半導體裝置之製造方法。
實施形態之半導體裝置包含第1晶片、第2晶片、及第1導電體。第1晶片包含第1基板、設置於第1基板之第1電路、及連接於第1電路之第1接合金屬。第2晶片包含具有P型井區域及N型井區域之第2基板、設置於第2基板且包含第1電晶體HV之第2電路、以及連接於第2電路及第1接合金屬之第2接合金屬，且設置於第1晶片上。第1導電體自第2晶片之上方連接於N型井區域。P型井區域配置於第1電晶體之閘極電極與N型井區域之間。
以下，參照圖式對實施形態進行說明。實施形態例示用以將發明之技術思想具體化之裝置或方法。圖式係模式圖或概念圖，各圖式之尺寸及比率等未必與現實情況相同。本發明之技術思想並不由構成要素之形狀、構造、配置等特定。
再者，於以下說明中，對於具有大致相同功能及構成之構成要素標註相同符號。構成參照符號之文字之後之數字藉由包含相同文字之參照符號進行參照，且用以將具有同樣構成之要素彼此區別。於無須將由包含相同文字之參照符號表示之要素彼此區別之情形時，該等要素分別藉由僅包含文字之參照符號進行參照。
[1]實施形態 實施形態之半導體裝置1具有將複數個晶片貼合而成之構成。以下，對於實施形態之半導體裝置1，以可非揮發地記憶資料之NAND型快閃記憶體為例進行說明。
[1-1]半導體裝置1之構成 [1-1-1]半導體裝置1之整體構成  圖1表示實施形態之半導體裝置1之構成例。如圖1所示，半導體裝置1可由外部之記憶體控制器2控制。又，半導體裝置1例如具備記憶胞陣列10、命令暫存器11、位址暫存器12、定序器13、感測放大器模組14、驅動器模組15、及列解碼器模組16。
記憶胞陣列10包含複數個區塊BLK0～BLKn(n為1以上之整數)。區塊BLK係可非揮發地記憶資料之複數個記憶胞之集合，例如作為資料之抹除單位而使用。又，於記憶胞陣列10中設置複數個位元線及複數個字元線。各記憶胞例如與1條位元線及1條字元線建立關聯。
命令暫存器11保存半導體裝置1自記憶體控制器2接收之命令CMD。命令CMD例如包含使定序器13執行讀出動作、寫入動作、抹除動作等之命令。
位址暫存器12保存半導體裝置1自記憶體控制器2接收之位址資訊ADD。位址資訊ADD例如包含區塊位址BAd、頁位址PAd、及行位址CAd。例如，區塊位址BAd、頁位址PAd、及行位址CAd分別用於選擇區塊BLK、字元線、及位元線。
定序器13控制半導體裝置1整體之動作。例如，定序器13基於命令暫存器11中所保存之命令CMD，控制感測放大器模組14、驅動器模組15、列解碼器模組16等，執行讀出動作、寫入動作、抹除動作等。
感測放大器模組14於寫入動作中，根據自記憶體控制器2接收之寫入資料DAT，向各位元線施加所需電壓。又，感測放大器模組14於讀出動作中，基於位元線之電壓判定記憶胞中所記憶之資料，然後讀出判定結果並以資料DAT之形式傳送至記憶體控制器2。
驅動器模組15產生讀出動作、寫入動作、抹除動作等中使用之電壓。而且，驅動器模組15例如將所產生之電壓施加於與基於位址暫存器12中所保存之頁位址PAd選擇之字元線對應之信號線。
列解碼器模組16基於位址暫存器12中所保存之區塊位址BAd，選擇對應之記憶胞陣列10內之1個區塊BLK。而且，列解碼器模組16例如將施加於與所選擇之字元線對應之信號線之電壓傳送至所選擇之區塊BLK內所選擇之字元線。
以上所說明之半導體裝置1及記憶體控制器2亦可藉由其等之組合構成1個半導體裝置。作為此種半導體裝置，例如列舉如SDTM 卡之記憶卡、或SSD(solid state drive，固體狀態驅動機)等。
[1-1-2]半導體裝置1之電路構成 (記憶胞陣列10之電路構成) 圖2係實施形態之半導體裝置1所具備之記憶胞陣列10之電路構成的一例，抽選記憶胞陣列10所包含之複數個區塊BLK中之1個區塊BLK進行表示。如圖2所示，區塊BLK例如包含4個串單元SU0～SU3。
各串單元SU包含分別與位元線BL0～BLm(m為1以上之整數)建立關聯之複數個NAND串NS。各NAND串NS例如包含記憶胞電晶體MT0～MT7、以及選擇電晶體ST1及ST2。記憶胞電晶體MT包含控制閘極及電荷儲存層，而非揮發地保存資料。選擇電晶體ST1及ST2分別用於各種動作時之串單元SU之選擇。
於各NAND串NS中，記憶胞電晶體MT0～MT7串聯連接。選擇電晶體ST1之汲極連接於與其建立關聯之位元線BL，選擇電晶體ST1之源極連接於串聯連接之記憶胞電晶體MT0～MT7之一端。選擇電晶體ST2之汲極連接於串聯連接之記憶胞電晶體MT0～MT7之另一端。選擇電晶體ST2之源極連接於源極線SL。
於同一區塊BLK中，記憶胞電晶體MT0～MT7之控制閘極分別共通連接於字元線WL0～WL7。串單元SU0～SU3內之各選擇電晶體ST1之閘極分別共通連接於選擇閘極線SGD0～SGD3。同一區塊BLK所包含之選擇電晶體ST2之閘極共通連接於選擇閘極線SGS。
對位元線BL0～BLm分配各不相同之行位址。各位元線BL於複數個區塊BLK間由被分配同一行位址之NAND串NS共有。字元線WL0～WL7各自針對每個區塊BLK設置。源極線SL於複數個區塊BLK間共有。
於1個串單元SU內連接於共通之字元線WL之複數個記憶胞電晶體MT之集合例如稱為胞單元CU。例如，將包含分別記憶1位元資料之記憶胞電晶體MT之胞單元CU之記憶容量定義為「1頁資料」。胞單元CU根據記憶胞電晶體MT記憶之資料之位元數，可具有2頁資料以上之記憶容量。
再者，實施形態之半導體裝置1所具備之記憶胞陣列10之電路構成並不限定於以上所說明之構成。例如，各區塊BLK所包含之串單元SU之個數、或各NAND串NS所包含之記憶胞電晶體MT以及選擇電晶體ST1及ST2之個數分別可為任意個數。
(感測放大器模組14之電路構成) 圖3表示實施形態之半導體裝置1所具備之感測放大器模組14之電路構成的一例。如圖3所示，感測放大器模組14例如包含感測放大器單元SAU0～SAUm。感測放大器單元SAU0～SAUm分別與位元線BL0～BLm建立關聯。各感測放大器單元SAU例如包含位元線連接部BLHU、感測放大器部SA、匯流排LBUS、以及鎖存電路SDL、ADL、BDL及XDL。
位元線連接部BLHU連接於建立關聯之位元線BL與感測放大器部SA之間。感測放大器部SA例如於讀出動作中，基於建立關聯之位元線BL之電壓，判定讀出資料為“0”或“1”。換言之，感測放大器部SA對讀出至建立關聯之位元線BL之資料進行感測，而判定所選擇之記憶胞記憶之資料。鎖存電路SDL、ADL、BDL及XDL分別暫時保存讀出資料或寫入資料等。
感測放大器部SA、以及鎖存電路SDL、ADL、BDL及XDL分別連接於匯流排LBUS，可經由匯流排LBUS相互收發資料。鎖存電路XDL連接於未圖示之輸入輸出電路，而用於感測放大器單元SAU與輸入輸出電路之間之資料之輸入輸出。又，鎖存電路XDL例如亦可用作半導體裝置1之快取記憶體。例如，即便鎖存電路SDL、ADL及BDL正在使用中，於鎖存電路XDL空閒之情形時半導體裝置1亦可成為就緒狀態。
圖4表示實施形態之半導體裝置1中之感測放大器單元SAU之電路構成的一例。如圖4所示，例如感測放大器部SA包含電晶體T0～T7以及電容器CA，位元線連接部BLHU包含電晶體T8及T9。
電晶體T0係P型MOS電晶體。電晶體T1～T7分別為N型MOS電晶體。電晶體T8及T9分別為耐受電壓較電晶體T0～T7之各者高之N型MOS電晶體。以下，亦將電晶體T0～T7稱為低耐受電壓電晶體，將電晶體T8及T9稱為高耐受電壓電晶體。
電晶體T0之源極連接於電源線。電晶體T0之汲極連接於節點ND1。電晶體T0之閘極例如連接於鎖存電路SDL內之節點INV。電晶體T1之汲極連接於節點ND1。電晶體T1之源極連接於節點ND2。將控制信號BLX輸入至電晶體T1之閘極。電晶體T2之汲極連接於節點ND1。電晶體T2之源極連接於節點SEN。將控制信號HLL輸入至電晶體T2之閘極。
電晶體T3之汲極連接於節點SEN。電晶體T3之源極連接於節點ND2。將控制信號XXL輸入至電晶體T3之閘極。電晶體T4之汲極連接於節點ND2。將控制信號BLC輸入至電晶體T4之閘極。電晶體T5之汲極連接於節點ND2。電晶體T5之源極連接於節點SRC。電晶體T5之閘極例如連接於鎖存電路SDL內之節點INV。
電晶體T6之源極接地。電晶體T6之閘極連接於節點SEN。電晶體T7之汲極連接於匯流排LBUS。電晶體T7之源極連接於電晶體T6之汲極。將控制信號STB輸入至電晶體T7之閘極。電容器CA之一電極連接於節點SEN。將時脈CLK輸入至電容器CA之另一電極。
電晶體T8之汲極連接於電晶體T4之源極。電晶體T8之源極連接於位元線BL。將控制信號BLS輸入至電晶體T8之閘極。電晶體T9之汲極連接於節點BLBIAS。電晶體T9之源極連接於位元線BL。將控制信號BIAS輸入至電晶體T9之閘極。
於以上所說明之感測放大器單元SAU之電路構成中，例如將電源電壓VDD施加於連接於電晶體T0之源極之電源線。例如將接地電壓VSS施加於節點SRC。例如將抹除電壓VERA施加於節點BLBIAS。控制信號BLX、HLL、XXL、BLC、STB、BLS、及BIAS、以及時脈CLK分別例如由定序器13產生。感測放大器部SA例如基於斷定控制信號STB之時序判定讀出至位元線BL之資料。
再者，實施形態之半導體裝置1所具備之感測放大器模組14並不限定於以上所說明之電路構成。例如，各感測放大器單元SAU所具備之鎖存電路之個數可基於1個胞單元CU記憶之頁數適當進行變更。感測放大器部SA只要可判定讀出至位元線BL之資料，便可為其他電路構成。
(列解碼器模組16之電路構成) 圖5表示實施形態之半導體裝置1所具備之列解碼器模組16之電路構成的一例。如圖5所示，列解碼器模組16例如經由信號線CG0～CG7、SGDD0～SGDD3、SGSD、USGD、及USGS而連接於驅動器模組15。
以下，著眼於與區塊BLK0對應之列解碼器RD0，對列解碼器RD之詳細電路構成進行說明。列解碼器RD例如包含區塊解碼器BD、傳送閘極線TG及bTG、以及電晶體TR0～TR17。
區塊解碼器BD對區塊位址BAd進行解碼。繼而，區塊解碼器BD基於解碼結果，將特定電壓分別施加於傳送閘極線TG及bTG。施加於傳送閘極線TG之電壓與施加於傳送閘極線bTG之電壓存在互補關係。換言之，將傳送閘極線TG之反相信號輸入至傳送閘極線bTG。
電晶體TR0～TR17分別為高耐受電壓之N型MOS電晶體。電晶體TR0～TR12各自之閘極共通連接於傳送閘極線TG。電晶體TR13～TR17各自之閘極共通連接於傳送閘極線bTG。又，各電晶體TR連接於自驅動器模組15配線之信號線與對應之區塊BLK中所設置之配線之間。
具體而言，電晶體TR0之汲極連接於信號線SGSD。電晶體TR0之源極連接於選擇閘極線SGS。電晶體TR1～TR8各自之汲極分別連接於信號線CG0～CG7。電晶體TR1～TR8各自之源極分別連接於字元線WL0～WL7。電晶體TR9～TR12各自之汲極分別連接於信號線SGDD0～SGDD3。電晶體TR9～TR12各自之源極分別連接於選擇閘極線SGD0～SGD3。電晶體TR13之汲極連接於信號線USGS。電晶體TR13之源極連接於選擇閘極線SGS。電晶體TR14～TR17各自之汲極共通連接於信號線USGD。電晶體TR14～TR17各自之源極分別連接於選擇閘極線SGD0～SGD3。
根據以上構成，列解碼器模組16可選擇區塊BLK。具體而言，於各種動作時，與所選擇之區塊BLK對應之區塊解碼器BD將“H”位準及“L”位準之電壓分別施加於傳送閘極線TG及bTG，與非選擇之區塊BLK對應之區塊解碼器BD將“L”位準及“H”位準之電壓分別施加於傳送閘極線TG及bTG。
再者，以上所說明之列解碼器模組16之電路構成僅為一例，可適當進行變更。例如，列解碼器模組16所包含之電晶體TR之個數可設計為基於各區塊BLK中所設置之配線之條數之個數。
[1-1-3]記憶胞陣列10之構造 以下，對實施形態之半導體裝置1之構造之一例進行說明。再者，於以下所參照之圖式中，X方向對應於字元線WL之延伸方向，Y方向對應於位元線BL之延伸方向，Z方向對應於相對於半導體裝置1之形成中所使用之半導體基板之表面之鉛直方向。俯視圖中，為了容易觀察圖而適當添加影線。俯視圖中添加之影線未必與添加了影線之構成要素之原材料或特性相關。剖視圖中，為了容易觀察圖而適當省略配線、接點、層間絕緣膜等之圖示。
(關於半導體裝置1之整體構造) 圖6示出實施形態之半導體裝置1之整體構造之一例。如圖6所示，半導體裝置1包含記憶體晶片MC及CMOS(Complementary Metal Oxide Semiconductor，互補金氧半導體)晶片CC，且具有將記憶體晶片MC之上表面與CMOS晶片CC之下表面貼合而成之構造。記憶體晶片MC例如包含對應於記憶胞陣列10之構造。CMOS晶片CC例如包含對應於命令暫存器11、位址暫存器12、定序器13、感測放大器模組14、驅動器模組15、及列解碼器模組16之構造。
記憶體晶片MC之區域例如分為記憶體區域MR、引出區域HR1及HR2、以及焊墊區域PR1。記憶體區域MR係包含複數個NAND串NS而用於記憶資料之區域。記憶體區域MR例如於X方向上由引出區域HR1及HR2夾著。引出區域HR1及HR2係用於記憶體晶片MC內之記憶胞陣列10與CMOS晶片CC內之列解碼器模組16之間之連接之區域。焊墊區域PR1例如於Y方向上與記憶體區域MR以及引出區域HR1及HR2相鄰。於焊墊區域PR1例如設置半導體裝置1之輸入輸出電路等。
CMOS晶片CC之區域例如分為感測放大器區域SR、周邊電路區域PERI、傳送區域XR1及XR2、以及焊墊區域PR2。感測放大器區域SR包含感測放大器模組14。周邊電路區域PERI例如包含定序器13等。感測放大器區域SR及周邊電路區域PERI於Y方向上相鄰。例如，感測放大器區域SR及周邊電路區域PERI之組與記憶體晶片MC內之記憶體區域MR重疊配置，且於X方向上由傳送區域XR1及XR2夾著。傳送區域XR1及XR2例如包含列解碼器模組16。傳送區域XR1及XR2分別與記憶體晶片MC內之引出區域HR1及HR2重疊。焊墊區域PR2與記憶體晶片MC內之焊墊區域PR1重疊。於焊墊區域PR2例如設置半導體裝置1之輸入輸出電路等。
記憶體晶片MC於記憶體區域MR、引出區域HR1及HR2、以及焊墊區域PR1各自之上部具有複數個貼合焊墊BP。CMOS晶片CC於感測放大器區域SR、周邊電路區域PERI、傳送區域XR1及XR2、以及焊墊區域PR2各自之下部具有複數個貼合焊墊BP。
記憶體區域MR內之貼合焊墊BP例如與位元線BL電性連接，並與感測放大器區域SR內之貼合焊墊BP重疊配置。引出區域HR1內之貼合焊墊BP例如與字元線WL電性連接，並與傳送區域XR1內之貼合焊墊BP重疊配置。引出區域HR2內之貼合焊墊BP例如與字元線WL電性連接，並與傳送區域XR2內之貼合焊墊BP重疊配置。焊墊區域PR1內之貼合焊墊BP與焊墊區域PR2內之貼合焊墊BP重疊配置。各區域中，於記憶體晶片MC及CMOS晶片CC間對向之貼合焊墊BP彼此貼合而電性連接。
再者，雖省略了圖示，但於CMOS晶片CC上設置複數個焊墊。該焊墊用於半導體裝置1與記憶體控制器2等外部設備之連接。又，實施形態之半導體裝置1之整體構造並不限定於以上所說明之構造。例如，與記憶體區域MR相鄰之引出區域HR只要設置至少1個即可。半導體裝置1亦可具有複數個記憶體區域MR及引出區域HR之組。於此情形時，感測放大器區域SR、傳送區域XR、及周邊電路區域PERI之組對應於記憶體區域MR及引出區域HR之配置而適當設置。焊墊區域PR1及PR2亦可省略。於此情形時，半導體裝置1之輸入輸出電路等設置於CMOS晶片CC之周邊電路區域PERI。
(關於記憶體晶片MC之構造) 圖7係實施形態之半導體裝置1中之記憶體晶片MC之平面布局的一例，示出記憶體區域MR以及引出區域HR1及HR2中對應於1個區塊BLK(即串單元SU0～SU3)之區域。如圖7所示，記憶體晶片MC包含複數個狹縫SLT、複數個記憶柱MP、複數個位元線BL、以及複數個接點CT及CV。
複數個狹縫SLT分別沿著X方向延伸而設置，於X方向上橫穿記憶體區域MR以及引出區域HR1及HR2。又，複數個狹縫SLT排列於Y方向上。狹縫SLT將設置於相同配線層且介隔該狹縫SLT相鄰之導電體層間分斷。具體而言，狹縫SLT將分別對應於字元線WL0～WL7、以及選擇閘極線SGD及SGS之複數個配線層分斷。
各記憶柱MP例如作為1個NAND串NS發揮功能。例如，複數個記憶柱MP於記憶體區域MR內且相鄰之2個狹縫SLT間之區域中配置為4行之錯位狀。並不限定於此，相鄰之2個狹縫SLT間之記憶柱MP之個數及配置可適當進行變更。
複數個位元線BL各自之至少一部分於Y方向上延伸並排列於X方向上。各位元線BL以於每個串單元SU中與至少1個記憶柱MP重疊之方式配置。於本例中，2條位元線BL與各記憶柱MP重疊配置。於重疊於記憶柱MP之複數個位元線BL中之1條位元線BL與該記憶柱MP之間設置接點CV。而且，各記憶柱MP經由接點CV而與對應之位元線BL電性連接。
於引出區域HR1及HR2中，選擇閘極線SGS、字元線WL0～WL7、及選擇閘極線SGD分別具有不與上層之配線層(導電體層)重疊之部分(階台部分)。引出區域HR1及HR2中不與上層之配線層重疊之部分之形狀類似於階梯(step)、階台(terrace)、緣石(rimstone)等。具體而言，於選擇閘極線SGS與字元線WL0之間、字元線WL0與字元線WL1之間、…、字元線WL6與字元線WL7之間、字元線WL7與選擇閘極線SGD之間分別設置階差。
各接點CT用於連接於NAND串NS之字元線WL0～WL7以及選擇閘極線SGS及SGD與列解碼器模組16之間之連接。於圖示之區域中，於引出區域HR1內之字元線WL0～WL7以及選擇閘極線SGS及SGD各自之階台部分，配置有1個接點CT。再者，只要於相鄰之2個狹縫SLT間之區域中，於字元線WL0～WL7、以及選擇閘極線SGD及SGS各自之階台部分，配置至少1個接點CT即可。
於以上所說明之實施形態中之記憶胞陣列10之平面布局中，由狹縫SLT分隔之區域分別對應於1個串單元SU。亦即，於本例中，各自於X方向上延伸之串單元SU0～SU3排列於Y方向上。而且，於記憶體區域MR及引出區域HR1與HR2中，例如圖7所示之布局重複配置於Y方向上。
再者，於圖7所示之一例中，對應於同一區塊BLK之串單元SU，係由狹縫SLT分隔。於此情形時，對應於同一區塊BLK且設置於同一配線層之字元線WL或選擇閘極線SGS之各者，係經由不同之配線層而電性連接。並不限定於此，對應於區塊BLK之邊界之狹縫SLT所夾之狹縫SLT，只要至少將選擇閘極線SGD分斷即可。於此情形時，同一區塊BLK且設置於同一配線層之字元線WL，於引出區域HR1及HR2中連續地設置並電性連接。
圖8係實施形態之半導體裝置1所具備之記憶胞陣列10之記憶體區域MR中之剖面構造的一例，表示包含圖7所示之記憶柱MP之沿著Y方向之剖面。如圖8所示，記憶胞陣列10包含P型井區域20、絕緣體層22、導電體層23～27、及接合金屬28。
P型井區域20設置於半導體基板之表面附近，且包含N型半導體區域21。N型半導體區域21係設置於P型井區域20之表面附近之N型雜質之擴散區域。N型半導體區域21中例如摻雜有磷。
於P型井區域20上設置絕緣體層22。於絕緣體層22上交替地積層導電體層23及絕緣體層30。導電體層23例如形成為沿著XY平面擴展之板狀。積層之複數個導電體層23係用作選擇閘極線SGS。導電體層23例如含有鎢。
於最上層之導電體層23之上方交替地積層絕緣體層30及導電體層24。導電體層24例如形成為沿著XY平面擴展之板狀。積層之複數個導電體層24，自P型井區域20側依次分別用作字元線WL0～WL7。導電體層24例如含有鎢。
於最上層之導電體層24之上方交替地積層絕緣體層30及導電體層25。導電體層25例如形成為沿著XY平面擴展之板狀。積層之複數個導電體層25用作選擇閘極線SGD。導電體層25例如含有鎢。
於最上層之導電體層25之上方，介隔絕緣體層31而設置導電體層26。導電體層26例如形成為於Y方向上延伸之線狀，並用作位元線BL。亦即，於未圖示之區域中，複數個導電體層26沿著X方向排列。導電體層26例如含有銅。
各記憶柱MP沿著Z方向延伸而設置，貫通絕緣體層22、導電體層23～25、絕緣體層30。記憶柱MP之底部與P型井區域20相接。又，各記憶柱MP例如包含半導體層40、隧道絕緣膜41、絕緣膜42、及阻擋絕緣膜43。
半導體層40沿著Z方向延伸而設置。例如，半導體層40之上端包含於較最上層之導電體層25更靠上層，半導體層40之下端與P型井區域20接觸。隧道絕緣膜41覆蓋半導體層40之側面。絕緣膜42覆蓋隧道絕緣膜41之側面。阻擋絕緣膜43覆蓋絕緣膜42之側面。隧道絕緣膜41及阻擋絕緣膜43分別例如含有氧化矽(SiO2 )。絕緣膜42例如含有氮化矽(SiN)。再者，各記憶柱MP於半導體層40之內側進而包含絕緣體層，該絕緣體層亦可位於記憶柱MP之中央部。
於以上所說明之記憶柱MP之構造中，記憶柱MP與導電體層23交叉之部分作為選擇電晶體ST2發揮功能。記憶柱MP與導電體層24交叉之部分作為記憶胞電晶體MT發揮功能。記憶柱MP與導電體層25交叉之部分作為選擇電晶體ST1發揮功能。亦即，半導體層40作為記憶胞電晶體MT0～MT7以及選擇電晶體ST1及ST2各自之通道發揮功能。絕緣膜42作為記憶胞電晶體MT之電荷儲存層發揮功能。
於記憶柱MP內之半導體層40上設置柱狀之接點CV。於圖示之區域中，顯示有對應於2個記憶柱MP中之1個記憶柱MP之接點CV。於該區域中未連接接點CV之記憶柱MP中，於未圖示之區域中連接接點CV。
1個導電體層26、即1條位元線BL與接點CV之上表面接觸。1個導電體層26(1條位元線BL)中，於由狹縫SLT分隔之空間中分別連接1個接點CV。亦即，於各導電體層26電性連接相鄰之2個狹縫SLT間之1個記憶柱MP。
於導電體層26上設置柱狀之接點V1。於接點V1上設置導電體層27。導電體層27係用於半導體裝置1內之電路間之連接之配線。於導電體層27上設置接合金屬28。接合金屬28與記憶體晶片MC之界面相接，而用作貼合焊墊BP。接合金屬28例如含有銅。以下，將分別設置有導電體層26及27之2層配線層分別稱為配線層M0及M1，將接合金屬28露出之與記憶體晶片MC之界面相接之配線層稱為配線層M2。
狹縫SLT形成為至少一部分沿著XZ平面擴展之板狀，而將絕緣體層22、導電體層23～25、絕緣體層30分斷。狹縫SLT之上端包含於最上層之導電體層25與導電體層26之間之層中。狹縫SLT之下端與P型井區域20內之N型半導體區域21接觸。又，狹縫SLT例如包含接點LI及間隔件SP。
接點LI形成為至少一部分沿著XZ平面擴展之板狀。接點LI之底部與N型半導體區域21電性連接。接點LI用作源極線SL。接點LI可為半導體，亦可為金屬。間隔件SP覆蓋接點LI之側面。接點LI與導電體層23～25、絕緣體層30之各層之間由間隔件SP隔開。亦即，接點LI與鄰接於狹縫SLT之複數個配線層之間藉由間隔件SP而絕緣。作為間隔件SP，使用氧化矽(SiO2 )或氮化矽(SiN)等絕緣體。
圖9示出實施形態之半導體裝置1之記憶體區域MR、引出區域HR、感測放大器區域SR、及傳送區域XR中之剖面構造的一例。以下，參照圖9，對引出區域HR中之記憶體晶片MC之構造進行說明。
如圖9所示，於引出區域HR中，選擇閘極線SGS、字元線WL0～WL7、及選擇閘極線SGD各自之端部設置為於X方向上具有階差之階梯狀。又，於引出區域HR中，半導體裝置1包含複數個接點CT及V2、複數個導電體層50及51、以及複數個接合金屬52。
複數個接點CT分別設置於對應於選擇閘極線SGS之導電體層23、分別對應於字元線WL0～WL7之複數個導電體層24、及對應於選擇閘極線SGD之複數個導電體層25各自之階台部分。
於各接點CT上設置1個導電體層50。於導電體層50上設置柱狀之接點V2。於接點V2上設置導電體層51。於導電體層51上設置接合金屬52。導電體層50及51分別包含於配線層M0及M1。接合金屬52包含於配線層M2。接合金屬52與記憶體晶片MC之界面相接，而用作貼合焊墊BP。接合金屬52例如含有銅。
再者，於圖9中，僅示出對應於字元線WL2之接點V2、導電體層51、及接合金屬52之組，但於未圖示之區域中，對於其他導電體層50亦連接接點V2、導電體層51、及接合金屬52之組。
(關於CMOS晶片CC之構造) 繼續參照圖9，對CMOS晶片CC之構造進行說明。於圖9中，抽選對應於感測放大器區域SR內之電晶體T8之構成、及對應於傳送區域XR內之電晶體TR之構成進行表示。如圖9所示，CMOS晶片CC例如包含P型井區域60、導電體層GC及61～64、柱狀之接點CS及C0～C3、以及複數個接合金屬65。
P型井區域60含有P型雜質，包含於CMOS晶片CC之形成中所使用之半導體基板中。再者，於圖9中，例示出連續地形成感測放大器區域SR與傳送區域XR之間之P型井區域60之情形，但感測放大器區域SR內之P型井區域60與傳送區域XR內之P型井區域60之間亦可例如由STI(Shallow Trench Isolation，淺溝槽隔離)分離。
於感測放大器區域SR中，於P型井區域60下設置至少2個接點CS，並介隔閘極絕緣膜設置導電體層GC。導電體層GC例如用作電晶體T8之閘極電極。於導電體層GC下設置接點C0。例如，接點CS及C0各自之下表面對齊。
於接點CS及C0各自之下分別設置1個導電體層61。於導電體層61下設置接點C1。於接點C1下設置導電體層62。於導電體層62下設置接點C2。於接點C2下設置導電體層63。於導電體層63下設置接點C3。於接點C3下設置導電體層64。於導電體層64下設置接合金屬65。接合金屬65例如含有銅。以下，將分別設置有導電體層61、62、63及64之複數個配線層分別稱為配線層D0、D1、D2及D3，將接合金屬65露出之與CMOS晶片CC之界面相接之配線層稱為配線層D4。
接合金屬65用作貼合焊墊BP，配置於感測放大器區域SR之最下部。而且，感測放大器區域SR內之接合金屬65與對向之記憶體區域MR內之接合金屬28電性連接。換言之，感測放大器區域SR內之接合金屬65與對向之記憶體區域MR內之接合金屬28貼合。
對應於傳送區域XR內之電晶體TR之構成例如與對應於感測放大器區域SR內之電晶體T8之構成相同。傳送區域XR內之接合金屬65用作貼合焊墊BP，配置於傳送區域XR之最下部。而且，傳送區域XR內之接合金屬65與對向之引出區域HR內之接合金屬52電性連接。換言之，傳送區域XR內之接合金屬65與對向之引出區域HR內之接合金屬52貼合。
圖10示出實施形態之半導體裝置1之焊墊區域PR中之剖面構造之一例。於圖10中，抽選與設置於焊墊區域PR內之高耐受電壓電晶體HV對應之構成、及與貫通P型井區域60而連接於CMOS晶片CC內之配線之焊墊對應之構成進行表示。如圖10所示，於焊墊區域PR中，半導體裝置1例如包含N型半導體區域NP、N型井區域DN、複數個接點CP、絕緣體層70、71、及73～75、導電體層72、以及焊墊PD1及PD2。
電晶體HV之構成例如與電晶體TR相同。N型半導體區域NP設置於P型井區域60內且接點CS與P型井區域60接觸之部分。於P型井區域60內，N型井區域DN對向於與共通之電晶體HV對應且相鄰之N型半導體區域NP間之區域而設置。換言之，於電晶體HV之閘極電極(導電體層GC)之上方配置N型井區域DN。
又，N型井區域DN例如以不包圍設置有對向之電晶體HV之P型井區域60之一部分之方式設置。N型井區域DN較佳為與P型井區域60之上表面及下表面各不相接。N型井區域DN只要至少與N型半導體區域NP分離且於俯視下不與導電體層GC重疊即可。N型井區域DN含有N型雜質，作為N型井區域DN內之N型雜質，例如使用磷、砷等。
接點CP例如穿過配線層D0而設置，並與包含P型井區域60之下表面之層相接。接點CP經由其他配線層D1～D3等而電性連接於CMOS晶片CC內之電路。接點CP亦可經由CMOS晶片CC內之貼合焊墊BP而電性連接於記憶體晶片MC內之電路。
絕緣體層70及71、導電體層72、以及絕緣體層73～75依次設置於P型井區域60上。導電體層72分別電性連接於N型井區域DN及接點CP。導電體層72與N型井區域DN連接之部分、及導電體層72與接點CP連接之部分穿過絕緣體層70及P型井區域60之一部分。又，連接於N型井區域DN之導電體層72與連接於接點CP之導電體層72藉由分斷部DIV而分離。
連接於N型井區域DN之導電體層72只要至少與N型井區域DN接觸即可，亦可貫通N型井區域DN而設置。於連接於N型井區域DN之導電體層72上設置焊墊PD1，於連接於接點CP之導電體層72上設置焊墊PD2。焊墊PD1及PD2分別露出於半導體裝置1之上表面，並例如連接於記憶體控制器2。又，焊墊PD1及PD2各自之一部分穿過絕緣體層73～75。
絕緣體層70、71、及73例如為氧化矽。絕緣體層74例如為氮化矽。只要耐受電壓不存在問題，便可適當省略絕緣體層73～75。焊墊PD1及PD2例如為鋁等金屬。焊墊PD1及PD2亦可不經由導電體層72而直接連接於N型井區域DN或接點CP。
[1-2]半導體裝置之製造方法 以下，適當參照圖11，對實施形態之半導體裝置1之製造工序之一例進行說明。圖11係表示實施形態之半導體裝置之製造方法之一例的流程圖。圖12～圖21分別為實施形態之半導體裝置1之製造中途之剖面構造的一例，抽選與圖10相同之區域進行表示。
首先，形成記憶體晶片MC(步驟S10)，並形成CMOS晶片CC(步驟S11)。再者，記憶體晶片MC及CMOS晶片CC使用不同之半導體基板而形成，故而形成記憶體晶片MC之工序與形成CMOS晶片CC之工序亦可並行推進。
繼而，藉由記憶體晶片MC與CMOS晶片CC之貼合處理，如圖12所示，將記憶體晶片MC與CMOS晶片CC貼合(步驟S12)。簡單而言，於未圖示之區域中，以於記憶體晶片MC上露出之貼合焊墊BP與於CMOS晶片CC上露出之貼合焊墊BP對向之方式進行配置。繼而，藉由熱處理，將對向之貼合焊墊BP彼此接合。其後，CMOS晶片CC之基板(例如P型井區域60)藉由CMP(Chemical Mechanical Polishing，化學機械研磨)等而被加工得較薄。
繼而，如圖13所示，形成N型井區域DN(步驟S13)。具體而言，首先，藉由光微影法等，形成對應於N型井區域DN之區域開口之光罩。其後，藉由使用該光罩之離子佈植處理及其後之熱處理，於電晶體HV之上方形成N型井區域DN。本工序中所使用之光罩於離子佈植處理後去除。
繼而，形成接點孔CH1及CH2(步驟S14)。具體而言，首先如圖14所示，於P型井區域60上形成絕緣體層70。繼而，藉由光微影法等，形成對應於N型井區域DN之區域開口之光罩81。其後，藉由使用所形成之光罩81之各向異性蝕刻，而如圖15所示形成接點孔CH1。於本工序中，只要至少於接點孔CH1之底部，N型井區域DN露出即可。於形成接點孔CH1之後，去除光罩81。
繼而，藉由光微影法等，形成對應於接點CP之區域開口之光罩82。其後，藉由使用所形成之光罩82之各向異性蝕刻，而如圖16所示形成接點孔CH2。於本工序中，只要至少於接點孔CH2之底部，接點CP之一部分露出即可。於形成接點孔CH2之後，去除光罩82。
繼而，形成導電體層72(步驟S15)。具體而言，首先如圖17所示，於絕緣體層70上形成絕緣體層71。此時，於接點孔CH1及CH2各自之側面亦形成絕緣體層71。其後，藉由各向異性之蝕刻，如圖18所示，去除設置於接點孔CH1及CH2之底部之絕緣體層71之一部分。再者，亦可藉由去除接點孔CH1及CH2底部之絕緣體層71之蝕刻，而去除絕緣體層70上之絕緣體層71。
藉此，於接點孔CH1之底部，N型井區域DN露出，於接點孔CH2之底部，接點CP之一部分露出。繼而，於絕緣體層71上、以及接點孔CH1及CH2內露出之部分形成導電體層72。其後，例如藉由使用光微影法及蝕刻之處理，而如圖19所示形成分斷部DIV。亦即，將導電體層72加工成所需形狀，並針對每個配線分離。
繼而，如圖20所示，形成絕緣體層73及74(步驟S16)。於本工序中，接點孔CH1及CH2亦可由所形成之絕緣體層73及74埋入。作為絕緣體層73，例如使用氧化矽。作為絕緣體層74，例如使用氮化矽。
繼而，如圖21所示，形成接點孔PH1及PH2(步驟S17)。具體而言，首先於絕緣體層74上形成絕緣體層75。作為絕緣體層75，例如使用聚醯亞胺。繼而，藉由光微影法等，形成對應於接點孔CH1及CH2之區域開口之光罩。其後，藉由使用所形成之光罩之各向異性蝕刻，而形成接點孔PH1及PH2。於本工序中，只要至少於接點孔PH1及PH2各自之底部，導電體層72之一部分露出即可。於形成接點孔PH1及PH2之後，去除該光罩。
繼而，形成焊墊PD1及PD2(步驟S18)。具體而言，首先以將接點孔PH1及PH2填埋之方式形成導電體。繼而，使用光微影法及蝕刻並藉由處理，針對每個焊墊PD將該導電體分離。藉此，形成使用圖10說明之半導體裝置1之構造。
再者，以上所說明之實施形態之半導體裝置1之製造工序僅為一例，可於各製造工序之間插入其他處理，亦可於不存在問題之範圍內進行替換。又，形成N型井區域DN之工序亦可於形成CMOS晶片CC時執行。於此情形時，於形成CMOS晶片CC內之電晶體構造之前，藉由離子佈植處理執行N型井區域DN之形成。
[1-3]半導體裝置之動作 以下，對實施形態之半導體裝置1之抹除動作之一例進行說明。再者，以下對於施加於各種配線之電壓僅適當以參照符號進行記載。將抹除動作之對象之區塊BLK稱為選擇區塊BLK，將作為抹除動作之對象外之區塊BLK稱為非選擇區塊BLK。施加於各種配線及節點之電壓例如由驅動器模組15產生，並經由列解碼器模組16等施加。
圖22係表示實施形態之半導體裝置1中之抹除動作之一例的時序圖。於圖22中，示出抹除動作中之節點BLBIAS、控制信號BIAS、位元線BL、選擇閘極線SGD、字元線WL、選擇閘極線SGS、源極線SL、及焊墊PD1各自之電壓之一例。
如圖22所示，抹除動作前之節點BLBIAS、控制信號BIAS、位元線BL、選擇閘極線SGD、字元線WL、選擇閘極線SGS、源極線SL、及焊墊PD1各自之電壓例如為接地電壓VSS。當開始抹除動作時，定序器13使電晶體T8成為斷開狀態而阻斷位元線BL及感測放大器部SA間之電流路徑，而使各選擇閘極線SGS及SGD、以及對應於非選擇區塊BLK之字元線WL成為浮動狀態。
其後，定序器13使節點BLBIAS及源極線SL各自之電壓上升至抹除電壓VERA，使控制信號BIAS之電壓上升至VERAH，並將選擇區塊BLK中之字元線WL之電壓維持於VISO。VERA係高於VSS且於抹除動作中使用之高電壓。VERAH係高於VERA之電壓。VISO係低於VERA之電壓，例如係與VSS相同之電壓。
VERAH及VERA分別施加於閘極及汲極之電晶體T9成為接通狀態，從而將節點BLBIAS之電壓傳送至位元線BL。因此，位元線BL之電壓上升至VERA，從而於記憶柱MP之下部形成高電場區域。同樣地，藉由源極線SL之電壓上升至VERA，而於記憶柱MP之上部形成高電場區域。藉此，於各選擇電晶體ST1及ST2之附近，產生因GIDL(Gate-Induced-Drain-Leakage，閘極誘導汲極漏電流)引起之電洞，且電洞被注入至儲器柱MP內之通道。
又，伴隨著位元線BL及源極線SL之電壓上升至VERA，記憶柱MP內之通道(半導體層40)之電壓上升。因此，與通道之電壓上升相對應地，選擇閘極線SGD及SGS、以及對應於非選擇區塊BLK之字元線WL各自之電壓上升。例如，各選擇閘極線SGD及SGS之電壓上升至SGERA，對應於非選擇區塊BLK之字元線WL之電壓上升至WLERA。
另一方面，對應於選擇區塊BLK之字元線WL維持於電壓VISO，故而於記憶胞電晶體MT之控制閘極-通道間產生電壓差。換言之，於較高之通道電壓與較低之字元線WL電壓之間形成電壓梯度。因此，通道內之電洞被注入至電荷儲存層(絕緣膜42)，從而產生基於所寫入之資料而保存於電荷儲存層之電子與所注入之電洞之再結合。
其結果，記憶胞電晶體MT之閾值電壓下降，從而將記憶胞電晶體MT中所記憶之資料抹除。其後，定序器13使各種配線之電壓恢復至抹除動作開始前之狀態。藉此，實施形態之半導體裝置1可抹除記憶胞電晶體MT中所記憶之資料。
又，於實施形態之半導體裝置中，與上述抹除動作之執行並行地執行對焊墊PD1之電壓之施加。具體而言，例如記憶體控制器2於半導體裝置1之抹除動作時，例如將高於抹除電壓VERA之高電壓VHIGH施加於焊墊PD1。因此，對CMOS晶片CC內之N型井區域DN，施加基於高電壓VHIGH之高電壓。若將高電壓VHIGH施加於N型井區域DN，則可去除與N型井區域DN對向之電晶體中所捕獲之電子。
再者，抹除動作時施加於焊墊PD1之電壓只要至少高於施加於電晶體HV之閘極之電壓即可。將高電壓VHIGH施加於焊墊PD1之構成並不限定於記憶體控制器2，只要可與半導體裝置1之動作時點同步，便亦可為其他外部連接設備。將高電壓VHIGH施加於焊墊PD1之動作並不限定於抹除動作中，可於任意時點執行。
於以上說明中，對於經由焊墊PD1而將高電壓VHIGH施加於N型井區域DN之情形進行了例示，但產生高電壓VHIGH之構成只要為可對N型井區域DN施加電壓之構成即可。例如，亦可將由驅動器模組15產生之高電壓VHIGH施加於N型井區域DN。於此情形時，驅動器模組15經由接點CP及導電體層72、即經由CMOS晶片CC之上表面之配線而連接於N型井區域DN。
[1-4]實施形態之效果 根據實施形態之半導體裝置1，可抑制電晶體性能下降。以下，對實施形態之半導體裝置1之詳細效果進行說明。
於半導體裝置中，形成於半導體基板上之N型高耐受電壓電晶體可能產生因熱載子注入(HCI)引起之性能劣化。因此，N型高耐受電壓電晶體之閘極長度考慮因HCI引起之性能劣化而進行設計。例如，為了確保性能之裕度，而將N型高耐受電壓電晶體之尺寸設計得略大。
可能會注入至N型高耐受電壓電晶體之熱載子可藉由將高電壓施加於該電晶體之下方所設置之N型井區域(Deep N-WELL)而去除。然而，為了對該N型井區域施加電壓，必須經由形成N型高耐受電壓電晶體之P型井區域之側部而於半導體基板上形成接點。亦即，為了形成用以抑制HCI之影響之電路，有半導體裝置之晶片面積變大從而製造成本變高之虞。
相對於此，實施形態之半導體裝置1具有將2各晶片貼合而成之構造，包含N型高耐受電壓電晶體之電路設置於貼合之晶片中配置有焊墊PD之一側之晶片內。而且，於形成有N型高耐受電壓電晶體之半導體基板(P型井區域60)內，設置俯視下與該電晶體重疊配置之N型井區域DN。
進而，於實施形態之半導體裝置1中，藉由貼合構造，可使CMOS晶片CC之半導體基板形成得較薄。因此，導電體層72自CMOS晶片CC之背面(換言之，圖10中之CMOS晶片CC之上表面、或半導體裝置1之上表面)側連接於N型井區域DN。亦即，相對於N型井區域DN之接點設置於電晶體HV之上方之區域而不經由P型井區域60內形成有電晶體HV之區域之側部。
藉此，實施形態之半導體裝置1可經由導電體層72而將電壓施加於N型井區域DN，從而可去除注入至N型高耐受電壓電晶體之熱載子。亦即，實施形態之半導體裝置1可使因HCI而下降之高耐受電壓電晶體之性能適當恢復。
又，由於導電體層72經由CMOS晶片CC之背面而連接，故而P型井區域60內之N型井區域DN之形成範圍受到抑制，從而省略CMOS晶片CC內之接點CS之形成。亦即，於實施形態之半導體裝置1中，可抑制CMOS晶片CC之晶片面積。
[2]實施形態之變化例 以下，對實施形態之變化例之半導體裝置1進行說明。於實施形態之變化例之半導體裝置1中，N型井區域DN之層構造與實施形態不同。圖23係實施形態之變化例之半導體裝置1之焊墊區域PR中之剖面構造的一例，示出與圖10同樣之區域。如圖23所示，N型井區域DN例如包含第1擴散層90、第2擴散層91、及第3擴散層92。
第1擴散層90、第2擴散層91、及第3擴散層92分別含有N型雜質。所摻雜之N型雜質濃度依照第1擴散層90、第2擴散層91、第3擴散層92之順序變高。換言之，N型井區域DN內之雜質濃度例如設計為隨著自半導體裝置1之焊墊PD側靠近記憶體晶片MC而變高。第1擴散層中之N型雜質濃度例如為1012 左右。
如此一來，於N型井區域DN內設置有雜質濃度之梯度之情形時，步驟S14中之接點孔CH1形成時之蝕刻之控制性提昇。具體而言，於形成接點孔CH1之蝕刻處理中，根據第1擴散層90、第2擴散層91、及第3擴散層92之雜質濃度不同，容易檢測出蝕刻之推進情況。
藉此，於實施形態之變化例之半導體裝置1中，可提昇將導電體層72與N型井區域DN之間連接之精度，從而可抑制因形成接點孔CH1所引起之不良之產生。亦即，根據實施形態之變化例之半導體裝置1，可降低到達N型井區域DN之接點孔CH1之形成難度，從而可提昇半導體裝置1之良率。
再者，N型井區域DN內所形成之擴散層之層數並不限定於3層，可設計為任意總數。於實施形態之變化例中，只要於N型井區域DN內，至少設有沿著Z方向之雜質濃度之梯度即可。又，於N型井區域DN內，各擴散層較佳為具有可由蝕刻時之EPD(End Point Detector，端點檢測器)檢測出之厚度。
[3]其他變化例等 於實施形態中，就半導體裝置1於焊墊區域PR內具有對應於高耐受電壓電晶體之N型井區域DN之情形進行了例示，但並不限定於此。例如，設置有N型井區域DN之高耐受電壓電晶體，亦可為例如感測放大器區域SR內之電晶體T8及T9，還可為傳送區域XR內之電晶體TR。亦即，對CMOS晶片CC內之高耐受電壓電晶體中之任一個，皆可設置N型井區域DN及對應於該N型井區域DN之配線等。
於實施形態中，就在記憶體晶片MC內設置配線層M0～M2且於CMOS晶片CC內設置配線層D0～D4之情形進行了例示，但半導體裝置1內設置於各晶片之配線層，可設計為任意層數。
於實施形態中，對於半導體裝置1為NAND型快閃記憶體之情形進行了例示，但半導體裝置1之構造亦可對其他半導體裝置適用。亦即，實施形態之半導體裝置1只要具有將2個晶片貼合而成之構造，且具有對於N型井區域DN自CMOS晶片CC之背面側形成有接點之構造即可。
於上述實施形態中，記憶柱MP亦可具有複數個柱於Z方向上連結2根以上而成之構造。又，記憶柱MP亦可具有對應於選擇閘極線SGD之柱、與對應於字元線WL之柱連結而成之構造。記憶柱MP、以及接點CV、CP、CS、C0～C3、V1及V2各者可具有錐形狀或倒錐形狀，亦可具有中間部分鼓出之形狀。同樣地，狹縫SLT可具有錐形狀或倒錐形狀，亦可具有中間部分鼓出之形狀。
於上述實施形態中，就字元線WL等積層配線於引出區域HR中形成在X方向上具有階差之階梯構造之情形進行了例示，但並不限定於此。例如，積層之字元線WL及選擇閘極線SGD與SGS之端部，亦可於Y方向上形成階差。引出區域HR中積層之字元線WL以及選擇閘極線SGD及SGS之端部可設計為任意行數之階梯狀。所形成之階梯構造亦可於選擇閘極線SGS、字元線WL及選擇閘極線SGD之間不同。
於本說明書中，“P型井區域”亦可表示含有P型雜質之半導體基板。於本說明書中，對半導體基板(P型井區域)新摻雜了雜質之區域對應於N型井區域DN或N型半導體區域NP等。亦可於半導體基板內形成電晶體HV等之區域，進一步摻雜P型雜質。
於本說明書中，“連接”表示電性連接，不排除例如其間介隔其他元件之情況。“電性連接”只要可與電性連接同樣地動作，便亦可介隔絕緣體。“柱狀”表示半導體裝置1之製造工序中形成之孔內所設置之構造體。
對本發明之若干實施形態進行了說明，但該等實施形態係作為示例而提出者，並非意圖限定發明之範圍。該等新穎之實施形態可藉由其他各種形態實施，可於不脫離發明主旨之範圍內，進行各種省略、置換、變更。該等實施形態或其變化包含於發明之範圍或主旨中，並且包含於申請專利範圍所記載之發明及其等同之範圍內。 [相關申請]
本申請享有以日本專利申請2019-164884號(申請日：2019年9月10日)為基礎申請之優先權。本申請藉由參照該基礎申請而包含基礎申請之全部內容。
1:半導體裝置 2:記憶體控制器 10:記憶胞陣列 11:命令暫存器 12:位址暫存器 13:定序器 14:感測放大器模組 15:驅動器模組 16:列解碼器模組 20:P型井區域 21:N型半導體區域 22:絕緣體層 23～27:導電體層 28:接合金屬 30:絕緣體層 31:絕緣體層 40:半導體層 41:隧道絕緣膜 42:絕緣膜 43:阻擋絕緣膜 50:導電體層 51:導電體層 52:接合金屬 60:P型井區域 61～64:導電體層 65:接合金屬 70:絕緣體層 71:絕緣體層 72:導電體層 73～75:絕緣體層 81:光罩 82:光罩 90:擴散層 91:擴散層 92:擴散層 ADL:鎖存電路 BD:區塊解碼器 BDL:鎖存電路 BL:位元線 BL0～BLm:位元線 BLBIAS:節點 BLHU:位元線連接部 BLK:區塊 BLK0～BLKn:區塊 BP:貼合焊墊 bTG:傳送閘極線 C0～C3:接點 CA:電容器 CC:CMOS晶片 CG:信號線 CG0～CG7:信號線 CH1:接點孔 CH2:接點孔 CP:接點 CS:接點 CT:接點 CU:胞單元 CV:接點 D0～D4:配線層 DIV:分斷部 DN:N型井區域 GC:導電體層 HR:引出區域 HR1:引出區域 HR2:引出區域 HV:第1電晶體 INV:節點 LBUS:匯流排 LI:接點 M0～M2:配線層 MC:記憶體晶片 MP:記憶柱 MR:記憶體區域 MT:記憶胞電晶體 MT0～MT7:記憶胞電晶體 ND1:節點 ND2:節點 NP:N型半導體區域 NS:NAND串 PD1:焊墊 PD2:焊墊 PERI:周邊電路區域 PH1:接點孔 PH2:接點孔 PR:焊墊區域 PR1:焊墊區域 PR2:焊墊區域 RD:列解碼器 RD0～RDn:列解碼器 SA:感測放大器部 SAU:感測放大器單元 SAU0～SAUm:感測放大器單元 SDL:鎖存電路 SEN:節點 SGD:選擇閘極線 SGD0～SGD3:選擇閘極線 SGDD:信號線 SGDD0～SGDD3:信號線 SGS:選擇閘極線 SGSD:信號線 SL:源極線 SLT:狹縫 SP:間隔件 SR:感測放大器區域 SRC:節點 ST1:選擇電晶體 ST2:選擇電晶體 SU:串單元 SU0～SU3:串單元 T0～T7:電晶體 T8:電晶體 T9:電晶體 TG:傳送閘極線 TR:電晶體 TR0～TR17:電晶體 USGD:信號線 USGS:信號線 V1:接點 V2:接點 WL:字元線 WL0～WL7:字元線 XDL:鎖存電路 XR:傳送區域 XR1:傳送區域 XR2:傳送區域
圖1係實施形態之半導體裝置之方塊圖。 圖2係實施形態之半導體裝置所具備之記憶胞陣列之電路圖。 圖3係表示實施形態之半導體裝置所具備之感測放大器模組之電路構成之一例的電路圖。 圖4係表示實施形態之半導體裝置中之感測放大器單元之電路構成之一例的電路圖。 圖5係表示實施形態之半導體裝置中之列解碼器模組之電路構成之一例的電路圖。 圖6係表示實施形態之半導體裝置之構造之一例的立體圖。 圖7係表示實施形態之半導體裝置中之記憶體晶片之平面布局之一例的俯視圖。 圖8係表示實施形態之半導體裝置之記憶體區域中之剖面構造之一例的剖視圖。 圖9係表示實施形態之半導體裝置之記憶體區域、引出區域、感測放大器區域、及傳送區域中之剖面構造之一例的剖視圖。 圖10係表示實施形態之半導體裝置之焊墊區域中之剖面構造之一例的剖視圖。 圖11係表示實施形態之半導體裝置之製造方法之一例的流程圖。 圖12、圖13、圖14、圖15、圖16、圖17、圖18、圖19、圖20、及圖21係表示實施形態之半導體裝置之製造中途之剖面構造之一例的剖視圖。 圖22係表示實施形態之半導體裝置之抹除動作之一例的時序圖。 圖23係表示實施形態之變化例之半導體裝置之焊墊區域中之剖面構造之一例的剖視圖。
20:P型井區域
60:P型井區域
61:導電體層
70:絕緣體層
71:絕緣體層
72:導電體層
73~75:絕緣體層
C0:接點
CC:CMOS晶片
CP:接點
CS:接點
D0:配線層
DIV:分斷部
DN:N型井區域
GC:導電體層
HV:第1電晶體
MC:記憶體晶片
NP:N型半導體區域
PD1:焊墊
PD2:焊墊
PR:焊墊區域

Claims (20)

  1. 一種半導體裝置，其包含：第1晶片，其包含第1基板、設置於上述第1基板之第1電路、及連接於上述第1電路之第1接合金屬； 第2晶片，其包含具有P型井區域及N型井區域之第2基板、設置於上述第2基板且包含第1電晶體之第2電路、及連接於上述第2電路與上述第1接合金屬之第2接合金屬，且設置於上述第1晶片上；及 第1導電體，其自上述第2晶片之上方連接於上述N型井區域；且 上述P型井區域配置於上述第1電晶體之閘極電極與上述N型井區域之間。
  2. 如請求項1之半導體裝置，其中 上述N型井區域不包圍上述P型井區域。
  3. 如請求項1之半導體裝置，其中 上述N型井區域不與上述第1基板之設置有上述第1電路之面相接。
  4. 如請求項1之半導體裝置，其中 上述N型井區域不與上述第1基板之相對於設置有上述第1電路之面為相反側之面相接。
  5. 如請求項1之半導體裝置，其中 上述第2基板包含分別對應於上述第1電晶體之汲極及源極之第1及第2之N型半導體區域，且 上述N型井區域與上述第1及第2之N型半導體區域分離。
  6. 如請求項1之半導體裝置，其中 上述N型井區域包含第1擴散層、及上述第1擴散層上之第2擴散層，且 上述第2擴散層中之N型雜質濃度，較上述第1擴散層中之N型雜質濃度高。
  7. 如請求項1之半導體裝置，其中 上述N型井區域含有磷或砷。
  8. 如請求項1之半導體裝置，其進而包含上述第1導電體與上述第2基板之間之第1絕緣體層。
  9. 如請求項1之半導體裝置，其進而包含：第2導電體，其與上述第1導電體隔開且貫通上述第2基板而設置；及第2絕緣體層，其於上述第2導電體與上述第2基板之間；且 上述第2晶片進而包含與上述第2導電體接觸之接點。
  10. 如請求項1之半導體裝置，其進而包含上述第1導電體層上之焊墊。
  11. 如請求項10之半導體裝置，其中 上述焊墊含有鋁。
  12. 如請求項1之半導體裝置，其中 上述第1接合金屬及上述第2接合金屬分別含有銅。
  13. 如請求項1之半導體裝置，其中 上述第1接合金屬與上述第2接合金屬之間係接合。
  14. 如請求項1之半導體裝置，其中 上述第1晶片進而包含：複數個第3導電體，其等在上述第1基板之上方相互分離；及柱，其貫通上述複數個第3導電體而設置，且其與上述第3導電體之交叉部分作為記憶胞發揮功能；且上述複數個第3導電體中之1個第3導電體電性連接於上述第1接合金屬。
  15. 如請求項14之半導體裝置，其中 上述第2晶片進而包含列解碼器，上述列解碼器設置於上述第2基板並電性連接於上述第2接合金屬。
  16. 如請求項1之半導體裝置，其中 於第1時刻，向上述閘極電極施加第1電壓，向上述第1導電體施加高於上述第1電壓之第2電壓。
  17. 一種半導體裝置之製造方法，其包括如下步驟：形成包含第1電路之第1晶片； 形成包含第2電路之第2晶片； 將上述第1晶片與上述第2晶片接合； 將N型雜質摻雜至上述第2電路所包含之第1電晶體之上方； 將上述第1晶片與上述第2晶片接合後形成孔，上述孔自上述第2晶片之表面到達摻雜有上述N型雜質之區域；及 於上述孔內形成第1導電體。
  18. 如請求項17之半導體裝置之製造方法，其中 將上述第1晶片與上述第2晶片接合之步驟包括：使上述第1晶片所包含之複數個第1接合金屬，分別與上述第2晶片所包含之複數個第2接合金屬接觸；及 使上述複數個第1接合金屬與上述複數個第2接合金屬接觸後，執行熱處理。
  19. 一種半導體裝置之製造方法，其包括如下步驟：形成包含第1電路之第1晶片； 將N型雜質摻雜至基板後，形成包含第2電路之第2晶片，上述第2電路包含以與摻雜有上述N型雜質之區域重疊之方式形成之第1電晶體； 將上述第1晶片與上述第2晶片接合； 將上述第1晶片與上述第2晶片接合後形成孔，上述孔自上述第2晶片之表面到達摻雜有上述N型雜質之區域；及 於上述孔內形成第1導電體。
  20. 如請求項19之半導體裝置之製造方法，其中 將上述第1晶片與上述第2晶片接合之步驟包括：使上述第1晶片所包含之複數個第1接合金屬，分別與上述第2晶片所包含之複數個第2接合金屬接觸；及 使上述複數個第1接合金屬與上述複數個第2接合金屬接觸後，執行熱處理。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI806090B (zh) * 2021-03-19 2023-06-21 日商鎧俠股份有限公司 半導體記憶裝置

Family Cites Families (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2006072094A2 (en) * 2004-12-29 2006-07-06 Semi Solutions Llc. Apparatus and method for improving drive strength, leakage and stability of deep submicron mos transistors and memory cells
US8320191B2 (en) * 2007-08-30 2012-11-27 Infineon Technologies Ag Memory cell arrangement, method for controlling a memory cell, memory array and electronic device
JP2013030525A (ja) 2011-07-27 2013-02-07 Toshiba Corp 不揮発性半導体記憶装置
US8797799B2 (en) * 2012-01-05 2014-08-05 Conversant Intellectual Property Management Inc. Device selection schemes in multi chip package NAND flash memory system
FR2996680A1 (fr) * 2012-10-10 2014-04-11 St Microelectronics Rousset Memoire non volatile comportant des transistors de selection verticaux
US9082654B2 (en) * 2013-05-30 2015-07-14 Rohm Co., Ltd. Method of manufacturing non-volatile memory cell with simplified step of forming floating gate
US8846508B1 (en) 2013-07-15 2014-09-30 Varian Semiconductor Equipment Associates, Inc. Method of implanting high aspect ratio features
US9269616B2 (en) * 2014-01-13 2016-02-23 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device structure and method of forming
US20180374864A1 (en) * 2014-09-12 2018-12-27 Toshiba Memory Corporation Semiconductor memory device
JP6773453B2 (ja) * 2015-05-26 2020-10-21 株式会社半導体エネルギー研究所 記憶装置及び電子機器
KR20170028731A (ko) 2015-09-04 2017-03-14 에스케이하이닉스 주식회사 비휘발성 메모리 소자 및 그 제조방법
US9911748B2 (en) 2015-09-28 2018-03-06 Sandisk Technologies Llc Epitaxial source region for uniform threshold voltage of vertical transistors in 3D memory devices
US9595535B1 (en) * 2016-02-18 2017-03-14 Sandisk Technologies Llc Integration of word line switches with word line contact via structures
JP6545649B2 (ja) * 2016-09-16 2019-07-17 東芝メモリ株式会社 メモリデバイス
US10062765B2 (en) * 2017-01-10 2018-08-28 SK Hynix Inc. Nonvolatile memory device including multiple planes
JP2018163970A (ja) * 2017-03-24 2018-10-18 東芝メモリ株式会社 半導体装置及びその製造方法
WO2018231313A1 (en) * 2017-06-12 2018-12-20 Sandisk Technologies Llc Multicore on-die memory microcontroller
JP2019057532A (ja) * 2017-09-19 2019-04-11 東芝メモリ株式会社 半導体メモリ
JP7002899B2 (ja) 2017-09-22 2022-01-20 キオクシア株式会社 記憶装置
US11088206B2 (en) * 2017-10-16 2021-08-10 Sandisk Tehnologies Llc Methods of forming a phase change memory with vertical cross-point structure
KR102504835B1 (ko) * 2017-11-06 2023-02-28 삼성전자 주식회사 기판 제어 회로를 포함하는 수직 구조의 메모리 장치 및 이를 포함하는 메모리 시스템
US11195818B2 (en) * 2019-09-12 2021-12-07 Taiwan Semiconductor Manufacturing Company, Ltd. Backside contact for thermal displacement in a multi-wafer stacked integrated circuit

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI806090B (zh) * 2021-03-19 2023-06-21 日商鎧俠股份有限公司 半導體記憶裝置
US11783888B2 (en) 2021-03-19 2023-10-10 Kioxia Corporation Semiconductor memory device having memory chip bonded to a CMOS chip including a peripheral circuit

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