JP2011023658A - 半導体装置の製造方法 - Google Patents
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Abstract
【目的】シリコンウエハ中に空洞を形成し、空洞上のシリコン層に半導体デバイスを形成し、シリコン層をシリコンウエハから取り出し、再度半導体デバイスを作るために残されたシリコンウエハを使用する半導体装置の製造方法を提供する。
【解決手段】シリコンウエハ1の表面層に空洞4を形成し、この空洞4上のシリコン層7(シリコン薄層5とその上に形成したシリコン積層6)に半導体デバイスの表面構造8を形成した後、空洞4上のシリコン層7をシリコンウエハ1から切り離し、残されたシリコンウエハ1aを再度半導体デバイスの形成に利用する。
【選択図】 図5
【解決手段】シリコンウエハ1の表面層に空洞4を形成し、この空洞4上のシリコン層7(シリコン薄層5とその上に形成したシリコン積層6)に半導体デバイスの表面構造8を形成した後、空洞4上のシリコン層7をシリコンウエハ1から切り離し、残されたシリコンウエハ1aを再度半導体デバイスの形成に利用する。
【選択図】 図5
Description
この発明は、シリコンウエハの表面に形成した半導体デバイスをシリコンウエハ表面から取り出し、残されたシリコンウエハを再度半導体デバイスを作るために使用することができる半導体装置の製造方法に関する。
一般的にシリコンを材料とする半導体デバイスはシリコンウエハおよびそれから取り出された半導体チップの最表面に形成され、半導体チップの厚みの多くの部分が半導体デバイスの機能を担っていないため、放熱性の向上、パッケージの小型化およびシリコン貫通配線の短縮などが必要とされるIC(集積回路)、MEMS(Micro Electro Mchanical System:マイクロマシン)などの製品では、裏面からシリコンウエハを削って半導体チップを薄くしている。
また、パワー半導体デバイスでは半導体チップの厚さによる寄生的な抵抗を削減するために裏面からシリコンウエハを削り半導体チップを薄くすることが特許文献1および非特許文献1に記載されている。
また、この研削は一般的に砥石により行われるが、この工程を追加することにより製造コストの上昇を招くばかりか、その過程においてシリコンウエハの研削面に破砕層や加工歪層を導入し、シリコンウエハの折り曲げに対する強度を低下させ、その後の製造工程における取り扱いを難しくすることが非特許文献2に記載されている。
また、太陽電池セルの製造においては、そのコストの多くを占めるシリコンウエハの使用量を減らすため、シリコンインゴットからの取れ数を増やしてウエハ一枚当たりのコストを下げるために薄いシリコンウエハを使用したり、溶融したシリコンから取り出したシリコンリボンを使用したりするなどの製法が取られていることが非特許文献3に記載されている。
また、半導体産業一般において半導体製品の製造量に応じたシリコンウエハの調達は経営上の重要な課題である。
また、地球温暖化に対する取り組みとして、半導体デバイスの製造過程におけるエネルギー使用量を削減する努力が必要とされている。エネルギーの利用効率の視点から考えると、半導体チップを削って薄膜化するこれまでの製造工程で行われているような「エネルギーを投じて作製したシリコンウエハの大部分をエネルギーを投じて削る工程」は改善されるべきである。
また、地球温暖化に対する取り組みとして、半導体デバイスの製造過程におけるエネルギー使用量を削減する努力が必要とされている。エネルギーの利用効率の視点から考えると、半導体チップを削って薄膜化するこれまでの製造工程で行われているような「エネルギーを投じて作製したシリコンウエハの大部分をエネルギーを投じて削る工程」は改善されるべきである。
また、軽量性や柔軟性、大面積などを特徴とする半導体デバイスの開発が進んでいる。例えば太陽電池では有機薄膜上に成膜されたアモルファスシリコンによりpn接合を形成し、柔軟性を持つ軽量な太陽電池として注目を集めている(非特許文献4)。ただし、一般的に、アモルファスシリコンやポリシリコンを材料とする半導体デバイスの性能は単結晶半導体デバイスの性能と比較すると劣り、単結晶半導体デバイスの性能を持ちつつも柔軟性を持った半導体デバイスの登場が望まれている。
上述の如く、半導体チップをさらに薄くすることは多くの製品において重要であるが、その手段としてシリコン基板裏面からの研削することはシリコンウエハに割れの原因となる欠陥を導入し、その後の製造プロセスを難しくする。さらにはシリコンウエハの多くの部分が削られるため、材料の利用効率が著しく低いという問題があった。
このような背景の下、半導体デバイスを薄くするための製造工程を製造段階の初期に行う製造方法が開発されている(非特許文献5参照)。
この方法によれば半導体デバイスは次のように製造される。シリコンウエハの任意の位置でのポーラスシリコンの形成とその後のアニールによってシリコンウエハ中に空洞を形成し、シリコンのエピタキシャル成長により所望の厚さにした後CMOS製造工程を行い、最終的には空洞の上の半導体デバイスのみを取り出す。このような製造工程の順序を採用することにより、従来の方法で製造段階の後期に行われていたウエハ研削をなくすことが出来、製造段階後期の工程不良による損失を少なくすることに成功している。製造段階後期の工程不良は、それまでに行われた製造工程が無駄になることから、製造段階初期に発生する工程不良よりも損失が大きい。
この方法によれば半導体デバイスは次のように製造される。シリコンウエハの任意の位置でのポーラスシリコンの形成とその後のアニールによってシリコンウエハ中に空洞を形成し、シリコンのエピタキシャル成長により所望の厚さにした後CMOS製造工程を行い、最終的には空洞の上の半導体デバイスのみを取り出す。このような製造工程の順序を採用することにより、従来の方法で製造段階の後期に行われていたウエハ研削をなくすことが出来、製造段階後期の工程不良による損失を少なくすることに成功している。製造段階後期の工程不良は、それまでに行われた製造工程が無駄になることから、製造段階初期に発生する工程不良よりも損失が大きい。
また、特許文献2〜4にはシリコンウエハに多数のトレンチを形成した後、水素中でアニールすると、これらのトレンチの形状が変化し、ある条件下ではシリコンウエハ内に空洞を作ることが記載されている。
また、特許文献5には、分離領域となる多孔質層と多孔質層の全体を覆う半導体領域を有する半導体基板を準備し、半導体領域に回路素子を形成し、半導体領域と半導体基板を多孔質層で分離することが記載されている。
また、特許文献6には、陽極酸化することでシリコンウエハの表面を多孔質化し、その上にエピタキシャル成長層を形成して半導体デバイスを形成した後、多孔質層でシリコンウエハとエピタキシャル成長層を切り離すことが記載されている。
Power Trench MOSFET Devices on Metal Substrates, Q. Wang, IEEE Electron Device Letters, Vol.29,No.9,Sep.2008
ディスコ社ウェブサイト、[online]、インターネット<URL:http://www.disco.co.jp/jp/solution/library/thin.html>
"Solar cells: past, present, future",A.Goetzberger,Solar Energy Materials&Solar Cells 74 (2002) pp. 1−11
"Production Technology of Large−Area,Light Weight,Flexible,Solar Cell and Module",M.Shimosawa et al,MRS Spring Meeting 2008
"A Seamless Ultra−Thin Chip Fabrication and Assembly Process",M.Zimmermann et al,IEDM 2006
しかし、前記の非特許文献5の製造方法では構造中にポーラスシリコン部を不可避的に持つことから、空洞上に形成した半導体デバイスの漏れ電流が大きくなるという問題がある。この漏れ電流の増大はポーラスシリコン部においてトラップ密度が高いことに起因する。このような漏れ電流の増大は低消費電力が重要となる製品、例えば電力変換用パワー半導体デバイスでは望ましくなく回避する必要がある。
また、前記の特許文献1〜6および前記の非特許文献1〜5では、シリコンウエハに空洞を形成し、空洞上のシリコン層に半導体デバイスを形成し、このシリコン層をシリコンウエハから切り離して半導体チップにし、さらに残されたシリコンウエハを再度利用することについては記載されていない。
この発明の目的は、前記の課題を解決して、シリコンウエハ中に空洞を形成し、空洞上のシリコン層に半導体デバイスを形成し、半導体デバイスを形成したシリコン層を取り出す半導体装置の製造方法を提供することである。また、空洞上のシリコン層に形成された半導体デバイスを取り出した後の残されたシリコンウエハを半導体デバイスを作るために再使用することができる半導体装置の製造方法を提供することである。
前記の目的を達成するために、特許請求の範囲の請求項1記載の発明によれば、シリコンウエハの外周部を残し、複数の半導体チップ形成予定領域となる中央部のシリコンウエハ表面に複数のトレンチを等間隔で形成する工程と、高濃度の水素雰囲気中でアニールすることにより前記トレンチを変形させ前記シリコンウエハ中に空洞を形成する工程と、前記空洞上の前記シリコンウエハであるシリコン薄層に素子を形成する工程と、前記シリコンウエハから前記空洞上の前記シリコン薄層を取り出す工程と、を備えた半導体装置の製造方法とする。
特許請求の範囲の請求項2記載の発明によれば、シリコンウエハの外周部を残し、複数の半導体チップ形成予定領域となる中央部のシリコンウエハ表面に複数のトレンチを等間隔で形成する工程と、高濃度の水素雰囲気中でアニールすることにより前記トレンチを変形させ前記シリコンウエハ中に空洞を形成する工程と、前記空洞上の前記シリコンウエハ表面にシリコン積層を形成し前記空洞上の前記シリコンウエハであるシリコン薄層と前記シリコン積層からなるシリコン層に素子を形成する工程と、前記シリコンウエハから前記空洞上の前記シリコン層を取り出す工程と、を備えた半導体装置の製造方法とする。
特許請求の範囲の請求項3記載の発明によれば、シリコンウエハの外周部を残し、各半導体チップ形成予定領域である中央部のシリコンウエハ表面に等間隔で配置される複数のトレンチからなるトレンチ群を複数個、前記トレンチ群間で向かい合う前記トレンチの間隔を前記トレンチ群内の前記トレンチの間隔より広くなるように形成する工程と、高濃度の水素雰囲気中でアニールすることにより前記トレンチ群内の前記トレンチを変形させて前記半導体チップ形成予定領域のシリコンウエハ中に空洞を形成する工程と、前記空洞上の前記シリコンウエハであるシリコン薄層に素子を形成する工程と、前記シリコンウエハから前記空洞上の前記シリコン薄層をダイシングで切り出して半導体チップにする工程と、を備えた半導体装置の製造方法とする。
特許請求の範囲の請求項4記載の発明によれば、シリコンウエハの外周部を残し、各半導体チップ形成予定領域である中央部のシリコンウエハ表面に等間隔で配置される複数のトレンチからなるトレンチ群を複数個、前記トレンチ群間で向かい合う前記トレンチの間隔を前記トレンチ群内の前記トレンチの間隔より広くなるように形成する工程と、高濃度の水素雰囲気中でアニールすることにより前記トレンチ群内の前記トレンチを変形させて前記半導体チップ形成予定領域のシリコンウエハ中に空洞を形成する工程と、前記空洞上の前記シリコンウエハ表面にシリコン積層を形成し前記空洞上の前記シリコンウエハであるシリコン薄層と前記シリコン積層からなるシリコン層に素子を形成する工程と、前記シリコンウエハから前記空洞上の前記シリコン層をダイシングで切り出して半導体チップにする工程と、を備えた半導体装置の製造方法とする。
特許請求の範囲の請求項5記載の発明によれば、シリコンウエハの外周部を残し、複数の半導体チップ形成予定領域となる中央部のシリコンウエハ表面に複数のトレンチを等間隔で形成する工程と、高濃度の水素雰囲気中でアニールすることにより前記トレンチを変形させ前記シリコンウエハ中に空洞を形成する工程と、前記空洞上の前記シリコンウエハであるシリコン薄層に素子を形成する工程と、前記シリコンウエハから前記空洞上の前記シリコン薄層を取り出す工程と、前記シリコン薄層を取り出した後に残されたシリコンウエハを平坦化する工程と、を含み、該平坦化されたシリコンウエハに再度前記の一連の工程を繰り返すことで前記シリコンウエハを再利用する半導体装置の製造方法。
特許請求の範囲の請求項6記載の発明によれば、シリコンウエハの外周部を残し、複数の半導体チップ形成予定領域となる中央部のシリコンウエハ表面に複数のトレンチを等間隔で形成する工程と、高濃度の水素雰囲気中でアニールすることにより前記トレンチを変形させ前記シリコンウエハ中に空洞を形成する工程と、前記空洞上の前記シリコンウエハ表面にシリコン積層を形成し前記空洞上の前記シリコンウエハであるシリコン薄層と前記シリコン積層からなるシリコン層に素子を形成する工程と、前記シリコンウエハから前記空洞上の前記シリコン層を取り出す工程と、前記シリコン層を取り出した後に残されたシリコンウエハを平坦化する工程とを含み、該平坦化されたシリコンウエハに再度前記の一連の工程を繰り返すことで前記シリコンウエハを再利用する半導体装置の製造方法とする。
特許請求の範囲の請求項6記載の発明によれば、シリコンウエハの外周部を残し、複数の半導体チップ形成予定領域となる中央部のシリコンウエハ表面に複数のトレンチを等間隔で形成する工程と、高濃度の水素雰囲気中でアニールすることにより前記トレンチを変形させ前記シリコンウエハ中に空洞を形成する工程と、前記空洞上の前記シリコンウエハ表面にシリコン積層を形成し前記空洞上の前記シリコンウエハであるシリコン薄層と前記シリコン積層からなるシリコン層に素子を形成する工程と、前記シリコンウエハから前記空洞上の前記シリコン層を取り出す工程と、前記シリコン層を取り出した後に残されたシリコンウエハを平坦化する工程とを含み、該平坦化されたシリコンウエハに再度前記の一連の工程を繰り返すことで前記シリコンウエハを再利用する半導体装置の製造方法とする。
特許請求の範囲の請求項7記載の発明によれば、シリコンウエハの外周部を残し、各半導体チップ形成予定領域である中央部のシリコンウエハ表面に等間隔で配置される複数のトレンチからなるトレンチ群を複数個、前記トレンチ群間で向かい合う前記トレンチの間隔を前記トレンチ群内の前記トレンチの間隔より広くなるように形成する工程と、高濃度の水素雰囲気中でアニールすることにより前記トレンチ群内の前記トレンチを変形させて前記半導体チップ形成予定領域のシリコンウエハ中に空洞を形成する工程と、前記空洞上の前記シリコンウエハであるシリコン薄層に素子を形成する工程と、前記シリコンウエハから前記空洞上の前記シリコン薄層をダイシングで切り出して半導体チップにする工程と、前記シリコン薄層を切り出した後に残されたシリコンウエハを平坦化する工程とを含み、該平坦化されたシリコンウエハに再度前記の一連の工程を繰り返すことで前記シリコンウエハを再利用する半導体装置の製造方法とする。
特許請求の範囲の請求項8記載の発明によれば、シリコンウエハの外周部を残し、各半導体チップ形成予定領域である中央部のシリコンウエハ表面に等間隔で配置される複数のトレンチからなるトレンチ群を複数個、前記トレンチ群間で向かい合う前記トレンチの間隔を前記トレンチ群内の前記トレンチの間隔より広くなるように形成する工程と、高濃度の水素雰囲気中でアニールすることにより前記トレンチ群内の前記トレンチを変形させて前記半導体チップ形成予定領域のシリコンウエハ中に空洞を形成する工程と、前記空洞上の前記シリコンウエハ表面にシリコン積層を形成し前記空洞上の前記シリコンウエハであるシリコン薄層と前記シリコン積層からなるシリコン層に素子を形成する工程と、前記シリコンウエハから前記空洞上の前記シリコン層をダイシングで切り出して半導体チップにする工程と、前記シリコン層を切り出した後に残されたシリコンウエハを平坦化する工程とを含み、該平坦化されたシリコンウエハに再度前記の一連の工程を繰り返すことで前記シリコンウエハを再利用する半導体装置の製造方法。
特許請求の範囲の請求項9記載の発明によれば、請求項1〜8のいずれか一項に記載の発明において、前記高濃度の水素雰囲気が100%水素雰囲気であるとよい。
特許請求の範囲の請求項10記載の発明によれば、請求項2、4、6、8のいずれか一項に記載の発明において、前記シリコン積層がエピタキシャル成長層であるとよい。
特許請求の範囲の請求項10記載の発明によれば、請求項2、4、6、8のいずれか一項に記載の発明において、前記シリコン積層がエピタキシャル成長層であるとよい。
特許請求の範囲の請求項11記載の発明によれば、請求項5〜8のいずれか一項に記載の発明において、前記シリコンウエハの厚みが工程限界厚みに達したとき、前記シリコンウエハ表面を平坦化した後、前記シリコンウエハ表面に該シリコンウエハと同一導電型で同じ不純物濃度のエピタキシャル成長層もしくは前記シリコンウエハ裏面に厚み調整用の調整膜(例えば、絶縁膜)を形成し全体の厚みを元の厚みに戻してシリコンウエハを再利用するとよい。
特許請求の範囲の請求項12記載の発明によれば、請求項1〜8のいずれか一項に記載の発明において、前記シリコンウエハ中の前記空洞に達する貫通孔を形成する工程と、該貫通孔を通して前記空洞へ絶縁体もしくは導電体を形成するガスを流入し、前記絶縁体もしくは前記導電体を前記空洞の内壁にCVD(Chemical Vapor Deposition)またはALD(Atomic Layer Deposition)で形成する工程とを含む半導体装置の製造方法とする。
この発明によれば、シリコンウエハの表面層に空洞を形成し、この空洞上のシリコン層の表面(シリコン薄層上に形成したシリコン積層の表面)に半導体デバイスの表面構造を形成した後、空洞上のシリコン層をシリコンウエハから切り離して半導体デバイス(半導体チップ)を形成することができる。さらに、切り離された空洞下のシリコンウエハは再度半導体デバイスを形成するために再利用することができる。
また、空洞上のシリコン薄層に形成されるシリコン積層の厚さを調整することで、所望の厚さの半導体デバイスを得ることができる。
また、半導体デバイスを繰り返し形成して、シリコンウエハの厚さが工程限界に達したときに、エピタキシャル成長層や厚さ調整膜を薄くなったシリコンウエハに形成して元のシリコンウエハの厚さに戻すことで、再度シリコンウエハを利用できるようになる。
また、半導体デバイスを繰り返し形成して、シリコンウエハの厚さが工程限界に達したときに、エピタキシャル成長層や厚さ調整膜を薄くなったシリコンウエハに形成して元のシリコンウエハの厚さに戻すことで、再度シリコンウエハを利用できるようになる。
このように、シリコンウエハを再利用することで製造コストを大幅に削減できる。
実施の形態を以下の実施例で説明する。尚、図中のnは導電型がn型、pは導電型がp型を示す。これらの導電型は逆にしても構わない。
図1〜図11は、この発明の第1実施例の半導体装置の製造方法を示す工程図であり、工程順に示した要部製造工程断面図である。ここでは半導体装置として、薄い縦型のnチャネルMOSFETを例として挙げた。
低比抵抗(高不純物濃度)のn型のシリコンウエハ1を準備する。この比抵抗は従来の縦型MOSFETの作製に用いられていたエピタキシャルウエハの高濃度基板の比抵抗と同等であり、縦型MOSFETのドレイン領域の不純物濃度として最適な値とする(図1)。
つぎに、シリコンウエハ1表面に図示しないSiN膜を形成し、その上に図示しないレジスト膜を被覆し、フォトリソグラフィーによりレジスト膜をパターニングし、このレジスト膜をマスクにSiN膜をパターニングする。このパターニングされたSiN膜をマスクにRIE(Reactive Ion Etching)により所望の深さまでエッチングしてトレンチ2を形成する。ここでエッチングする幅、エッチングの深さはその後の工程でシリコンウエハ1中に空洞4を形成するのに最適な量とする。エッチングで形成するトレンチ2の平面形状は、例えば図12で示すように円形にし、トレンチ2の配置は格子状(等間隔配置)にする。また、図2に示すように、例えばトレンチの間隔Wを0.8μmとし、エッチングによるトレンチ深さTを2μmとし、その直径Dを0.4μmとする。また、このトレンチ2の形成領域はシリコンウエハ1の外周部51を残し、複数の半導体チップ形成予定領域であるシリコンウエハ1の中央部52(外周部51で囲まれたシリコンウエハ領域)とする。
つまり、トレンチ2を深さTが2μmで直径Dが0.4μmの円筒とする。トレンチ2が形成されない箇所はシリコン柱3(シリコン壁)となる。これは断面形状が柱のようになるのでここではそのように呼ぶことにする。尚、図2は図12のX−X線で切断した要部断面図である。ここではトレンチ2の平面形状は図2に示すように円形であるが、多角形状やストライプ形状であっても構わない(図2)。
つぎに、減圧、高濃度の水素雰囲気中(100%の水素雰囲気中が好ましい)で、温度1100℃、圧力60Torrの条件で熱処理を行う。この工程において表面のシリコン原子は表面ポテンシャルが最小となるように移動し、図13に示すようにトレンチ2の形状は変形する。このときトレンチ2の深さT、直径D、間隔Wが最適(例えば、上記の数値など)であれば、シリコンウエハ1中に空洞4が形成される。この空洞4は、外周部を除くシリコンウエハ1のほぼ全面に渡るように形成される。言い換えると空洞4が形成されていないのはシリコンウエハ1の外周部だけとなる。この空洞4の高さは1μm程度で空洞4上のシリコンウエハ(シリコン薄層5)の厚さは1μm程度である(図3)。尚、空洞4上にシリコン薄層5を有するシリコン基板(ウエハ)のことをSON(Silicon On Nothing)基板という。
つぎに、シリコンウエハ1表面(シリコン薄層5上)に縦型MOSFETのドリフト領域として最適な濃度のシリコンをエピタキシャル成長させてシリコン積層6を形成する。シリコン積層6を形成するのは、シリコン薄層5の厚さが1μmと半導体デバイスを形成するには薄過ぎるからである。このシリコン薄層5とシリコン積層6を合わせた層をシリコン層7とする。このときのドリフト領域は均一な不純物濃度を有するn層(nドリフト領域13)の場合や、比較的高濃度のp層とn層が横方向に繰り返えされる構造の超接合(super junction)構造であってもよい。ドリフト領域の厚さは、所望の耐圧が得られる厚さとする。尚、フリキシブルICやMEMSなど薄い素子を形成する場合にはシリコン積層6を形成しないでシリコン薄層5に直接素子を形成し次工程に進むとよい(図4)。
つぎに、従来の縦型MOSFETの製造方法と同じように、例えば図14に示すように、nドリフト領域13となるシリコン積層6の表面層に形成したpベース領域31(pボディ)、ゲート絶縁膜34、ゲート絶縁膜34上に形成したゲート電極35、pベース領域31の表面層に形成したnソース領域32、pベース領域31とコンタクトを取るpコンタクト領域33、ゲート電極35上を被覆する層間絶縁膜36およびソース電極37などを有する表面構造8を形成する。尚、表面構造8には最上面にはポリイミドなどの表面保護膜が被覆しているがここでは図示されていない。また、ここではプレーナゲート型の表面構造8の例を示したがこれに限らずトレンチゲート型の表面構造などの場合もある(図5)。
つぎに、空洞4上のシリコン薄層5とシリコン積層6を合わせたシリコン層7を図5の切断箇所9でシリコンウエハ1の表面から取り出す。その方法を説明する。
まず、空洞4上のシリコン薄層5をつないでいるシリコンウエハ1の外周部の接続部(切断箇所9)をダイシングで切断する。このダイシングは、空洞4下のシリコンウエハ1がダイシングされないハーフカットダイシングとする。これにより空洞4上にあったシリコン薄層5とシリコン積層6で構成されたシリコン層7はその保持する部分を失い、空洞4の底に落ちてシリコンウエハ1と接触する。その後、粘着膜10のついたガラス保持基板11をシリコン薄層5に貼り付け、シリコンウエハ1から取り出す。この工程によりシリコンウエハ1から半導体デバイスが形成されたシリコン層7(シリコン薄層5(nドレイン領域12)とシリコン積層6(nドリフト領域13)を合わせた層)は分離される。(図6)。後に残されたシリコンウエハ1aは外周部にエピタキシャル成長で形成されたシリコン積層6が付いた状態の図15のようになる。
まず、空洞4上のシリコン薄層5をつないでいるシリコンウエハ1の外周部の接続部(切断箇所9)をダイシングで切断する。このダイシングは、空洞4下のシリコンウエハ1がダイシングされないハーフカットダイシングとする。これにより空洞4上にあったシリコン薄層5とシリコン積層6で構成されたシリコン層7はその保持する部分を失い、空洞4の底に落ちてシリコンウエハ1と接触する。その後、粘着膜10のついたガラス保持基板11をシリコン薄層5に貼り付け、シリコンウエハ1から取り出す。この工程によりシリコンウエハ1から半導体デバイスが形成されたシリコン層7(シリコン薄層5(nドレイン領域12)とシリコン積層6(nドリフト領域13)を合わせた層)は分離される。(図6)。後に残されたシリコンウエハ1aは外周部にエピタキシャル成長で形成されたシリコン積層6が付いた状態の図15のようになる。
つぎに、シリコン層7に貼り付けられたガラス保持基板11を外し、シリコン層7の裏面(ガラス保持基板11が貼り付けられた面と逆の面)にアルミニウムからなる裏面電極であるドレイン電極14を形成する(図7)。
つぎに、ドレイン電極14(シリコン層7の裏面側)をダイシングテープ16に貼り付け、ダイシングライン17に沿って所望の大きさに表面構造8を有するシリコン層7とドレイン電極14をダイシングする。続いて縦型MOSFETが形成された半導体チップ18をダイシングテープ16から外す。図8のA部の拡大図が図16である。(図8)。
つぎに、シリコンウエハ1aの再利用について説明する。
まず、シリコン層7が取り除かれた後の外周部が凸状となっているシリコンウエハ1aを平坦化する。この方法は機械的研磨、化学的エッチング、CMPなどが組み合わされる(図9)。
まず、シリコン層7が取り除かれた後の外周部が凸状となっているシリコンウエハ1aを平坦化する。この方法は機械的研磨、化学的エッチング、CMPなどが組み合わされる(図9)。
つぎに、表面が平坦化されたシリコンウエハ1aに再度トレンチを形成しその後再度、空洞4aおよびシリコン薄層5aを形成する(図10)。
つぎに、図4に戻り前記の工程を繰り返す。
つぎに、図4に戻り前記の工程を繰り返す。
シリコンウエハ1aの厚さが薄くなって工程限界の厚さのシリコンウエハ1bとなった段階で、同一導電型で同じ不純物濃度のシリコンをシリコンウエハ1b上にエピタキシャル成長層19を形成して元のシリコンウエハ1の厚さと同じ厚さのシリコンウエハ1cにする(図11)。尚、エピタキシャル成長層19を形成しないで、シリコンウエハ1bの裏面に図示しない厚さ調整用の調整膜(例えば、絶縁膜)を形成して全体の厚みを元のシリコンウエハ1の厚みと同じ厚みにしても構わない。
以上のようにして、元の厚さに戻されたシリコンウエハ1cは、トレンチ2を形成する工程に戻され、同じ工程を繰り返す。シリコンウエハ1aの厚さが薄くなっていても製造上問題がない場合には、このエピタキシャル成長層19や調整膜を形成する必要はない。
このように、シリコンウエハ1b、1cを再利用できることで製造コストを大幅に削減することができる。
また、非特許文献5のようなポーラスシリコン部がないため、半導体デバイスの漏れ電流を小さくできる。
また、非特許文献5のようなポーラスシリコン部がないため、半導体デバイスの漏れ電流を小さくできる。
尚、図示しないが、前記の工程では、シリコン層7を切り離した後、ドレイン電極14などの裏面電極を形成したが、シリコンウエハ1中の空洞4に達する貫通孔を形成し、この貫通孔を通して空洞4へドレイン電極14などの裏面電極を形成するガスを流入し、この裏面電極を空洞4の内壁にCVD(Chemical Vapor Deposition)またはALD(Atomic Layer Deposition)で成膜してもよい。
また、シリコン層7にICを形成する場合などにおいて、裏面に絶縁膜を形成したい場合は、、前記の貫通孔を通して絶縁膜を形成するガスを流入し、絶縁膜を空洞の内壁にCVD(Chemical Vapor Deposition)またはALD(Atomic Layer Deposition)で成膜してもよい。
また、図示しないが、シリコンウエハ1から空洞4上のシリコン層7を切り離すのにシリコンウエハ1を貫通しないレーザーダイシングを用いてもよい。
図1〜図11に示す第1実施例では、縦型MOSFETを例に挙げて説明したが、IC(集積回路)やMEMSデバイスおよび太陽電池セルなどにもこの発明は適用できる。また、曲げられることを利点とするフレキシブルICやフレキシブル太陽電池などの半導体装置にも適用が考えられる。
図1〜図11に示す第1実施例では、縦型MOSFETを例に挙げて説明したが、IC(集積回路)やMEMSデバイスおよび太陽電池セルなどにもこの発明は適用できる。また、曲げられることを利点とするフレキシブルICやフレキシブル太陽電池などの半導体装置にも適用が考えられる。
図17〜図19は、この発明の第2実施例の半導体装置の製造方法を示す工程図であり、工程順に示した要部製造工程断面図である。第1実施例との違いは、空洞4bが図3のようにシリコンウエハ1全域に渡って連続して形成された状態ではなく、図3の空洞4が分割されて複数の空洞4bが形成された形になっている点である。
また、裏面電極を形成しないでチップ化されるので、裏面電極が不要なICなどの場合に適する。裏面電極を形成しないので、シリコンウエハ1の不純物濃度は高濃度にする必要がなく低濃度でもよい。
この実施例においても実施例1と同様に、シリコン薄層5bをシリコンウエハ1から切り離した後、シリコンウエハ1を平坦化して再利用することができる。
図17は、図2に相当する要部製造断面図である。トレンチ2の間隔を2種類にして幅広のシリコン柱3aと幅狭のシリコン柱3が残るようにエッチングしてトレンチ2を形成する。つまり、トレンチ2が形成されないシリコン柱の幅を2種類にする。狭い間隔W(幅狭のシリコン柱3の幅)は0.8μm、広い間隔W1(幅広のシリコン柱3aの幅)は1μm〜2μm程度とする。第1実施例の場合と同様に、トレンチ2の直径Dは0.4μm、深さTは2μmとする。この狭い間隔Wで形成されるトレンチ2の集団がトレンチ群53であり、空洞4bが形成され半導体チップ形成領域18bとなる。
図17は、図2に相当する要部製造断面図である。トレンチ2の間隔を2種類にして幅広のシリコン柱3aと幅狭のシリコン柱3が残るようにエッチングしてトレンチ2を形成する。つまり、トレンチ2が形成されないシリコン柱の幅を2種類にする。狭い間隔W(幅狭のシリコン柱3の幅)は0.8μm、広い間隔W1(幅広のシリコン柱3aの幅)は1μm〜2μm程度とする。第1実施例の場合と同様に、トレンチ2の直径Dは0.4μm、深さTは2μmとする。この狭い間隔Wで形成されるトレンチ2の集団がトレンチ群53であり、空洞4bが形成され半導体チップ形成領域18bとなる。
また、幅広のシリコン柱3aのある箇所は半導体チップを切り出すダイシングラインになる箇所である。
図18は、図3に相当する要部断面図である。図3と同様の条件で熱処理し、幅狭のシリコン柱3のみを空洞化させることで空洞4bを複数個形成する。つまり、幅狭のシリコン柱3は前記したように空洞化され、幅広のシリコン柱3a(間隔が広い箇所)は空洞化されないので、空洞4bは分散された状態(分割された状態)になる。また、幅広のシリコン柱3aは空洞化工程で幅が狭いシリコン柱3bとなる。
図18は、図3に相当する要部断面図である。図3と同様の条件で熱処理し、幅狭のシリコン柱3のみを空洞化させることで空洞4bを複数個形成する。つまり、幅狭のシリコン柱3は前記したように空洞化され、幅広のシリコン柱3a(間隔が広い箇所)は空洞化されないので、空洞4bは分散された状態(分割された状態)になる。また、幅広のシリコン柱3aは空洞化工程で幅が狭いシリコン柱3bとなる。
図19は、図8に相当する要部製造断面図である。空洞4bが形成されないシリコン柱3bをダイシングライン17aに沿ってシリコン薄層5bとこの上にエピタキシャル成長などにより形成されるシリコン積層6aとで構成されるシリコン層7aをダイシングして半導体チップ18aとする。このときダイシングはハーフカットダイシングとする。また、シリコン柱3bの幅よりダイシング幅(切り代の幅)を広くすることで、チップ化されたシリコン層7aをシリコンウエハ1から切り離すことができる。シリコンウエハ1の表面の回路形成領域8aにはICなどが形成される。
また、実施例1と同様にシリコン薄層5bの上にシリコン積層6aを形成せずに、シリコン薄層5bに直接ICなどを形成し、ダイシングすることも可能である。
図20は、複数の空洞を有し半導体チップ形成領域を示したシリコンウエハ1であり、同図(a)は要部平面図、同図(b)は同図(a)のB部の拡大図である。図20(a)は、図17の工程のシリコンウエハ1の要部平面図である。
図20は、複数の空洞を有し半導体チップ形成領域を示したシリコンウエハ1であり、同図(a)は要部平面図、同図(b)は同図(a)のB部の拡大図である。図20(a)は、図17の工程のシリコンウエハ1の要部平面図である。
空洞4bの大きさが半導体チップ形成領域18bの大きさより大きくなるようにする。また、ダイシング幅W3(ダイシング時の切り代の幅)をシリコン柱3bの幅W2より大きくするとダイシング後にシリコン柱3bは除去され、半導体チップ形成領域18bはシリコンウエハ1から切り離されて半導体チップ18aが形成される。
1、1a、1b、1c シリコンウエハ
2 トレンチ
3 シリコン柱
3a 幅広のシリコン柱
3b シリコン柱(空洞形成後)
4、4a、4b 空洞
5、5a、5b シリコン薄層
6、6a シリコン積層
7、7a シリコン層
8 表面構造
8a 回路形成領域
9 切断箇所
10 粘着膜
11 ガラス保持基板
12 nドレイン領域
13 nドリフト領域
14 ドレイン電極
16 ダイシングテープ
17、17a ダイシングライン
18,18a 半導体チップ
18b 半導体チップ形成領域
19 エピタキシャル成長層
51 外周部
52 中央部
53 トレンチ群
2 トレンチ
3 シリコン柱
3a 幅広のシリコン柱
3b シリコン柱(空洞形成後)
4、4a、4b 空洞
5、5a、5b シリコン薄層
6、6a シリコン積層
7、7a シリコン層
8 表面構造
8a 回路形成領域
9 切断箇所
10 粘着膜
11 ガラス保持基板
12 nドレイン領域
13 nドリフト領域
14 ドレイン電極
16 ダイシングテープ
17、17a ダイシングライン
18,18a 半導体チップ
18b 半導体チップ形成領域
19 エピタキシャル成長層
51 外周部
52 中央部
53 トレンチ群
Claims (12)
- シリコンウエハの外周部を残し、複数の半導体チップ形成予定領域となる中央部のシリコンウエハ表面に複数のトレンチを等間隔で形成する工程と、高濃度の水素雰囲気中でアニールすることにより前記トレンチを変形させ前記シリコンウエハ中に空洞を形成する工程と、前記空洞上の前記シリコンウエハであるシリコン薄層に素子を形成する工程と、前記シリコンウエハから前記空洞上の前記シリコン薄層を取り出す工程と、を備えたことを特徴とする半導体装置の製造方法。
- シリコンウエハの外周部を残し、複数の半導体チップ形成予定領域となる中央部のシリコンウエハ表面に複数のトレンチを等間隔で形成する工程と、高濃度の水素雰囲気中でアニールすることにより前記トレンチを変形させ前記シリコンウエハ中に空洞を形成する工程と、前記空洞上の前記シリコンウエハ表面にシリコン積層を形成し前記空洞上の前記シリコンウエハであるシリコン薄層と前記シリコン積層からなるシリコン層に素子を形成する工程と、前記シリコンウエハから前記空洞上の前記シリコン層を取り出す工程と、を備えたことを特徴とする半導体装置の製造方法。
- シリコンウエハの外周部を残し、各半導体チップ形成予定領域である中央部のシリコンウエハ表面に等間隔で配置される複数のトレンチからなるトレンチ群を複数個、前記トレンチ群間で向かい合う前記トレンチの間隔を前記トレンチ群内の前記トレンチの間隔より広くなるように形成する工程と、高濃度の水素雰囲気中でアニールすることにより前記トレンチ群内の前記トレンチを変形させて前記半導体チップ形成予定領域のシリコンウエハ中に空洞を形成する工程と、前記空洞上の前記シリコンウエハであるシリコン薄層に素子を形成する工程と、前記シリコンウエハから前記空洞上の前記シリコン薄層をダイシングで切り出して半導体チップにする工程と、を備えたことを特徴とする半導体装置の製造方法。
- シリコンウエハの外周部を残し、各半導体チップ形成予定領域である中央部のシリコンウエハ表面に等間隔で配置される複数のトレンチからなるトレンチ群を複数個、前記トレンチ群間で向かい合う前記トレンチの間隔を前記トレンチ群内の前記トレンチの間隔より広くなるように形成する工程と、高濃度の水素雰囲気中でアニールすることにより前記トレンチ群内の前記トレンチを変形させて前記半導体チップ形成予定領域のシリコンウエハ中に空洞を形成する工程と、前記空洞上の前記シリコンウエハ表面にシリコン積層を形成し前記空洞上の前記シリコンウエハであるシリコン薄層と前記シリコン積層からなるシリコン層に素子を形成する工程と、前記シリコンウエハから前記空洞上の前記シリコン層をダイシングで切り出して半導体チップにする工程と、を備えたことを特徴とする半導体装置の製造方法。
- シリコンウエハの外周部を残し、複数の半導体チップ形成予定領域となる中央部のシリコンウエハ表面に複数のトレンチを等間隔で形成する工程と、高濃度の水素雰囲気中でアニールすることにより前記トレンチを変形させ前記シリコンウエハ中に空洞を形成する工程と、前記空洞上の前記シリコンウエハであるシリコン薄層に素子を形成する工程と、前記シリコンウエハから前記空洞上の前記シリコン薄層を取り出す工程と、前記シリコン薄層を取り出した後に残されたシリコンウエハを平坦化する工程と、を含み、該平坦化されたシリコンウエハに再度前記の一連の工程を繰り返すことで前記シリコンウエハを再利用することを特徴とする半導体装置の製造方法。
- シリコンウエハの外周部を残し、複数の半導体チップ形成予定領域となる中央部のシリコンウエハ表面に複数のトレンチを等間隔で形成する工程と、高濃度の水素雰囲気中でアニールすることにより前記トレンチを変形させ前記シリコンウエハ中に空洞を形成する工程と、前記空洞上の前記シリコンウエハ表面にシリコン積層を形成し前記空洞上の前記シリコンウエハであるシリコン薄層と前記シリコン積層からなるシリコン層に素子を形成する工程と、前記シリコンウエハから前記空洞上の前記シリコン層を取り出す工程と、前記シリコン層を取り出した後に残されたシリコンウエハを平坦化する工程とを含み、該平坦化されたシリコンウエハに再度前記の一連の工程を繰り返すことで前記シリコンウエハを再利用することを特徴とする半導体装置の製造方法。
- シリコンウエハの外周部を残し、各半導体チップ形成予定領域である中央部のシリコンウエハ表面に等間隔で配置される複数のトレンチからなるトレンチ群を複数個、前記トレンチ群間で向かい合う前記トレンチの間隔を前記トレンチ群内の前記トレンチの間隔より広くなるように形成する工程と、高濃度の水素雰囲気中でアニールすることにより前記トレンチ群内の前記トレンチを変形させて前記半導体チップ形成予定領域のシリコンウエハ中に空洞を形成する工程と、前記空洞上の前記シリコンウエハであるシリコン薄層に素子を形成する工程と、前記シリコンウエハから前記空洞上の前記シリコン薄層をダイシングで切り出して半導体チップにする工程と、前記シリコン薄層を切り出した後に残されたシリコンウエハを平坦化する工程とを含み、該平坦化されたシリコンウエハに再度前記の一連の工程を繰り返すことで前記シリコンウエハを再利用することを特徴とする半導体装置の製造方法。
- シリコンウエハの外周部を残し、各半導体チップ形成予定領域である中央部のシリコンウエハ表面に等間隔で配置される複数のトレンチからなるトレンチ群を複数個、前記トレンチ群間で向かい合う前記トレンチの間隔を前記トレンチ群内の前記トレンチの間隔より広くなるように形成する工程と、高濃度の水素雰囲気中でアニールすることにより前記トレンチ群内の前記トレンチを変形させて前記半導体チップ形成予定領域のシリコンウエハ中に空洞を形成する工程と、前記空洞上の前記シリコンウエハ表面にシリコン積層を形成し前記空洞上の前記シリコンウエハであるシリコン薄層と前記シリコン積層からなるシリコン層に素子を形成する工程と、前記シリコンウエハから前記空洞上の前記シリコン層をダイシングで切り出して半導体チップにする工程と、前記シリコン層を切り出した後に残されたシリコンウエハを平坦化する工程とを含み、該平坦化されたシリコンウエハに再度前記の一連の工程を繰り返すことで前記シリコンウエハを再利用することを特徴とする半導体装置の製造方法。
- 前記高濃度の水素雰囲気が100%水素雰囲気であることを特徴とする請求項1〜8のいずれか一項に記載の半導体装置の製造方法。
- 前記シリコン積層がエピタキシャル成長層であることを特徴とする請求項2、4、6、8のいずれか一項に記載の半導体装置の製造方法。
- 前記シリコンウエハの厚みが工程限界厚みに達したとき、前記シリコンウエハ表面を平坦化した後、前記シリコンウエハ表面に該シリコンウエハと同じ不純物濃度のエピタキシャル成長層もしくは前記シリコンウエハ裏面に厚み調整用の調整膜を形成し全体の厚みを元の厚みに戻してシリコンウエハを再利用することを特徴とする請求項5〜8のいずれか一項に記載の半導体装置の製造方法。
- 前記シリコンウエハ中の前記空洞に達する貫通孔を形成する工程と、該貫通孔を通して前記空洞へ絶縁体または導電体を形成するガスを流入し、前記絶縁体もしくは前記導電体を前記空洞の内壁にCVD(Chemical Vapor Deposition)もしくはALD(Atomic Layer Deposition)で形成する工程と、を含むことを特徴とする請求項1〜8のいずれか一項に記載の半導体装置の製造方法。
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JP2009169195A JP2011023658A (ja) | 2009-07-17 | 2009-07-17 | 半導体装置の製造方法 |
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Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2015536622A (ja) * | 2012-11-20 | 2015-12-21 | コーニンクレッカ フィリップス エヌ ヴェKoninklijke Philips N.V. | 容量性マイクロマシントランスデューサ及びその製造方法 |
JP2019012801A (ja) * | 2017-06-30 | 2019-01-24 | 国立研究開発法人産業技術総合研究所 | 炭化珪素半導体装置の製造方法 |
JP2020181960A (ja) * | 2019-04-26 | 2020-11-05 | 株式会社ディスコ | デバイスチップの製造方法 |
-
2009
- 2009-07-17 JP JP2009169195A patent/JP2011023658A/ja active Pending
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JP7031148B2 (ja) | 2017-06-30 | 2022-03-08 | 富士電機株式会社 | 炭化珪素半導体装置の製造方法 |
JP2020181960A (ja) * | 2019-04-26 | 2020-11-05 | 株式会社ディスコ | デバイスチップの製造方法 |
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