CN102290350B - 利用cmp技术的具有平坦表面的沟槽mos势垒肖特基整流器 - Google Patents
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Abstract
本发明提供了一种形成半导体器件的方法，还提供一种半导体器件。本发明还提供一种利用CMP技术的具有平坦表面的沟槽MOS势垒肖特基整流器。通过使在制造的各个阶段的形貌变化最小化来制造具有包括减小的反向漏电电流、可靠的可焊性特性，以及更高的制造产率的改善的性能的高效率二极管(HED)整流器。通过在形成场氧化物、多晶硅和/或可焊接的顶部金属之后利用CMP处理使HED整流器平坦化，使形貌的变化最小化。
Description
技术领域
本发明涉及半导体功率器件(半导体功率装置)技术，更具体地，涉及具有平坦表面的改善的沟槽MOS(金属氧化物半导体)势垒肖特基整流器以及用于形成其的制造方法。
背景技术
沟槽MOS势垒肖特基(TMBS)整流器是已经集成有沟槽栅极屏蔽结构的肖特基二极管(例如，TMBS整流器或单片集成的沟槽栅极FET和肖特基二极管器件)。集成的TMBS(其典型地包括已经散布在MOS沟槽之间的肖特基二极管阵列)通常包括形成在半导体基板的半导体外延层中的平台结构(台式结构，mesa structure)。通过一个或多个设置在外延层中的沟槽之间的区域来限定平台(台面，mesa)。在TMBS器件中，设置在外延/漂移区域中的沟槽与沟槽侧壁上的导体之间的平台中的大多数电荷载体之间的电荷耦合，在减小反向漏电电流并改善击穿特性的肖特基接触下，改变了电场分布。
用来制造TMBS整流器的现有技术在器件结构之间产生形貌(topographies)。例如，在有源阵列中，多晶硅栅极的顶部、硅平台(硅台面，silicon mesa)和场电介质是不规则的并且基本上不是平的。这种不规则的形貌可以包括陡峭的变化，这通过增加反向漏电电流可以显著地影响器件性能。此外，在多晶硅栅极与平台区域或场电介质至有源阵列之间产生的形貌传播至随后形成在多晶硅栅极的顶部和平台区域或场电介质和有源阵列上的层。这些形貌传播至以具有类似形貌结束的TMBS整流器的顶面。TMBS整流器的顶面可以包括多个层，例如，氮化物层和可焊接的顶部金属(STM)层，当它们具有基本上非平面的形貌时，其趋向于产生裂纹。在TMBS整流器的顶部上的氮化物和STM层中产生的裂缝，可传播至氮化物和STM层的底部，并到达金属焊接层。然后，这些裂缝可增加TMBS整流器中的反向漏电电流，其使得TMBS整流器不能操作或降低其性能。
这些形貌还可以减小STM与封装形成的焊料连接的有效性。该形貌可以减小焊料连接的完整性，因为TMBS整流器的顶部上的STM层上的非共面表面并不有助于可焊接为平坦表面。由于这些形貌减小了焊料连接的完整性，所以，该形貌也降低了TMBS整流器的可靠性，因为具有非共面形貌的STM表面上的焊料连接是不可靠的。
此外，在多晶硅栅极和平台之间产生的形貌变化可以增加导致结构(屏蔽电介质)产生等离子体损坏的机率。蚀刻多晶硅栅极的等离子体会导致损坏，其在多晶硅和平台区域之间具有非平坦表面。该等离子体导致的损坏在制造TMBS整流器的同时，会进一步损坏该TMBS整流器。不均匀的形貌可以增加在诸如等离子体蚀刻的过程中出现损坏的机率。不均匀的轮廓会导致在诸如蚀刻的过程中累积的电荷，这会导致电弧放电和在制造TMBS整流器的同时损坏该TMBS整流器。在制造过程中出现的损坏可以降低可增加制造TMBS整流器的成本的产率。形貌变化也会使得难以均匀地沉积在表面上或从表面蚀刻材料。例如，形貌变化使得难以使基板的整个表面在光刻系统的场的深度中，或基于位置选择性地去除材料。在制造过程中出现的这些变化会导致TMBS整流器的电性能变化。
因此，需要节省成本的制造方法，以及减少终端和有源单元之间的形貌表面的变化并帮助减小反向漏电电流和改善可焊性特性的基板结构。
发明内容
本发明的实施方式提供了用于制造高效二极管(HED)整流器的技术，该整流器减少终端和有源单元之间的形貌表面的变化并帮助减小反向漏电电流和改善可焊性特性。本发明的实施方式还提供了使用这些技术制造的HED整流器结构的实施方式。
在一个实施方式中，形成半导体器件(半导体装置)的方法包括：在外延层中形成场氧化物区域(field oxide region)；在由平台隔开的外延层中形成多个具有侧壁和底部的沟槽；形成为沟槽的侧壁和底部加衬并基本上覆盖平台和场氧化物区域的屏蔽电介质；沉积多晶硅以基本上填充所述多个沟槽并基本上覆盖屏蔽电介质；以及利用化学机械平坦化(chemicalmechanical planarization)(CMP)使多晶硅平坦化，以产生包括多晶硅、屏蔽电介质和平台区域的基本上平坦区域的基本上平坦的表面。场氧化物区域延伸到外延层中和外延层之上。可以通过平坦化来形成多晶硅、屏蔽电介质和平台区域的区域，以形成基本上平的邻接表面(连续表面)。
在另一实施方式中，该方法进一步包括：形成顶部金属层、电介质层(介电层，dielectric layer)，以及在顶部金属上的可焊接顶部金属(STM)层。电介质层和STM层的顶部基本上是共面的。顶部金属可以包括肖特基接触。可以在NiSi层的一部分上以及在沉积在场氧化物层上的屏蔽电介质层的一部分上形成顶部金属。电介质层可以包括聚酰亚胺。电介质层还可以选自由聚酰亚胺和沉积的氮化硅、聚酰亚胺和沉积的二氧化硅、聚酰亚胺和沉积的氧氮化硅、氮化硅、氧氮化硅，以及二氧化硅组成的组。电介质层的一部分可以是用来将在单个晶片上制造的半导体器件分开的芯片间隔(street)。
在本方法的另一实施方式中，形成STM金属包括在顶部金属上沉积Ti/NiV/Ag或Ta/Cu。
在另一实施方式中，形成半导体器件的第二方法包括：在外延层中形成场氧化物(field oxide)；利用化学机械平坦化(CMP)使场氧化物平坦化(平面化)，以产生包括场氧化物和外延层的基本上平坦区域的基本上平坦的表面；在由平台隔开的外延层中形成具有侧壁和底部的多个沟槽；形成为沟槽的侧壁和底部加衬并基本上覆盖平台和场氧化物区域的屏蔽电介质；以及沉积多晶硅以基本上填充所述多个沟槽并基本上覆盖屏蔽电介质。场氧化物延伸到外延层中并位于外延层之上。可以利用化学机械平坦化(CMP)使多晶硅平坦化，以产生包括多晶硅、屏蔽电介质和平台的基本上平坦的区域的基本上平坦的表面。
在第二方法的又一实施方式中，形成场氧化物包括：在基板上形成焊盘氧化物层；在焊盘氧化物层上形成氮化物层；根据图案蚀刻焊盘氧化物层和氮化物层；在图案中生长场氧化物并使其凹进到基板中；以及从有源区域去除焊盘氧化物层和氮化物层。
在另一实施方式中，形成半导体器件的第三方法包括：在外延层中形成场氧化物；在由平台隔开的外延层中形成多个具有侧壁和底部的沟槽；形成为沟槽的侧壁和底部加衬并基本上覆盖平台和场氧化物区域的屏蔽电介质；沉积多晶硅以基本上填充所述多个沟槽并基本上覆盖屏蔽电介质；在多晶硅上并在屏蔽电介质层的一部分上形成顶部金属；在顶部金属的第一部分上形成电介质层；在顶部金属的第二部分上形成可焊接的顶部金属(STM)层；以及利用化学机械平坦化(CMP)使STM层平坦化，以产生包括STM材料和电介质材料的基本上平坦的区域的基本上平坦的表面。场氧化物延伸到外延层中并在外延层之上。电介质层可以包括聚酰亚胺。
在又一实施方式中，第三方法进一步包括：利用化学机械平坦化(CMP)使场氧化物平坦化，以产生包括场氧化物和外延层的基本上平坦的区域的基本上平坦的表面。
在又一实施方式中，第三方法进一步包括：利用化学机械平坦化(CMP)使多晶硅平坦化，以产生包括多晶硅、屏蔽电介质和平台的基本上平坦的区域的基本上平坦的表面。
在又一实施方式中，第三方法进一步包括：利用化学机械平坦化(CMP)使场氧化物平坦化，以产生包括场氧化物和外延层的基本上平坦的区域的基本上平坦的表面，并利用化学机械平坦化(CMP)使多晶硅平坦化，以产生包括多晶硅、屏蔽电介质和平台的基本上平坦的区域的基本上平坦的表面。
在又一实施方式中，第三方法进一步包括：在多个沟槽上形成硅化镍(NiSi)层。可以在NiSi层的一部分上并在沉积在场氧化层上的屏蔽电介质层的一部分上形成顶部金属。
在另一实施方式中，半导体器件包括：外延层；设置在外延层中的场氧化物区域；包括设置在外延层中的侧壁和底部的多个沟槽，所述多个沟槽由多个平台隔开；为沟槽侧壁和沟槽的底部加衬并覆盖场氧化物区域的屏蔽电介质；基本上填充所述多个沟槽的多晶硅；以及包括多晶硅、屏蔽电介质和平台的基本上平坦的区域的基本上平坦的表面。可以利用化学机械平坦化(CMP)来形成基本上平坦的表面。场氧化物延伸到外延层中。基本上平坦的表面可以与多晶硅、屏蔽电介质和平台邻接。
在又一实施方式中，半导体器件进一步包括：顶部金属、电介质层和设置在顶部金属上的可焊接的顶部金属(STM)层。电介质层和STM层的顶部基本上是共面的。
在另一实施方式中，第二半导体器件包括：外延层和设置在外延层中的场氧化物区域。场氧化物延伸到外延层中，并形成基本上平坦的第一表面，其包括：场氧化物和外延层的基本上平坦的区域；包括设置在外延层中的侧壁和底部的多个沟槽，所述多个沟槽由多个平台隔开；为沟槽侧壁和沟槽的底部加衬并覆盖场氧化物区域的屏蔽电介质；以及基本上填充所述多个沟槽的多晶硅。可以利用化学机械平坦化(CMP)形成第一表面。场氧化物的顶面和外延层的顶面可形成邻接的表面。
在又一实施方式中，第二半导体器件进一步包括基本上平坦的第二表面，其包括多晶硅、屏蔽电介质和平台的基本上平坦的区域，使用CMP形成第二表面。
在另一实施方式中，第三半导体器件包括：外延层；设置在外延层中的场氧化物区域；包括设置在外延层中的侧壁和底部的多个沟槽；为沟槽侧壁和沟槽的底部加衬并覆盖场氧化物区域的屏蔽电介质；基本上填充所述多个沟槽的多晶硅；覆盖屏蔽电介质层的一部分的顶部金属；覆盖顶部金属的第一部分的电介质层；设置在电介质层附近并覆盖顶部金属的第二部分的可焊接的顶部金属(STM)层；以及包括STM材料和电介质材料的基本上平坦的区域的基本上平坦的第一表面。可以利用化学机械平坦化(CMP)形成基本上平坦的第一表面。场氧化物延伸到外延层中。所述多个沟槽由多个平台隔开。电介质层可以是任何电介质材料，例如，聚酰亚胺、聚合物电介质、已知的半导体电介质，或它们的组合。例如，电介质层可以选自由聚酰亚胺和沉积的氮化硅、聚酰亚胺和沉积的二氧化硅、聚酰亚胺和沉积的氧氮化硅、氮化硅、氧氮化硅，以及二氧化硅组成的组。STM金属可以包括Ti/NiV/Ag或Ta/Cu。
在又一实施方式中，第三半导体器件进一步包括基本上平坦的第二表面，其包括场氧化物和外延层的基本上平坦的区域，利用化学机械平坦化(CMP)形成基本上平坦的第二表面。
在又一实施方式中，第三半导体器件进一步包括基本上平坦的第三表面，其包括多晶硅、屏蔽电介质和平台的基本上平坦的区域，利用化学机械平坦化(CMP)形成基本上平坦的第三表面。
在又一实施方式中，第三半导体器件进一步包括基本上平坦的第二表面(其包括场氧化物和外延层的基本上平坦的区域)和基本上平坦的第三表面(其包括多晶硅、屏蔽电介质和平台的基本上平坦的区域)。利用化学机械平坦化(CMP)形成基本上平坦的第二表面。利用化学机械平坦化(CMP)形成基本上平坦的第三表面。
上面和这里描述的实施方式不是本发明的唯一实施方式。可将在这里描述的特定实施方式中发现的特征与在这里描述的其它实施方式组合。从在下文中提供的详细描述中，本申请公开内容的其它适用性范围将变得显而易见。应该理解，在表示各种实施方式的同时，该详细描述和特定实例旨在仅为了说明的目的，并非旨在必须限制本申请公开的范围。
附图说明
通过参考下面提供的说明书的剩余部分和附图，可以进一步理解本发明的本质和优点。这些图包含在本发明的详细描述部分中。
图1示出了在表面具有明显的形貌变化的HED整流器的横截面。
图2A是被制造为在边缘终端和沟槽之间以及在沟槽和平台区域之间具有平面结构的HED整流器的顶视图的示图。
图2B-2C是示出了由芯片间隔隔开的有源器件的HED整流器拐角中的一个的分解图。
图3A-3K是根据本发明的一个实施方式的在用于形成HED整流器的过程的各种阶段的简化横截面图。
图4是示出了利用CMP使沉积在沟槽中并位于基板的外延层上的多晶硅平坦化来形成半导体器件的方法的流程图。
图5是示出了利用CMP以使氧化物层平坦化以及利用CMP以使沉积在沟槽中和设置在基板上的外延层上的多晶硅平坦化来形成半导体器件的方法的流程图。
图6是示出了利用CMP以使氧化物层平坦化来形成半导体器件的方法的流程图。
图7是示出了利用CMP以使氧化物层平坦化，利用CMP使沉积在沟槽中和设置在基板上的外延层上的多晶硅平坦化，以及利用CMP以使STM层平坦化来形成半导体器件的方法的流程图。
图8是示出了利用CMP以使沉积在沟槽中和设置在基板上的外延层上的多晶硅平坦化，以及利用CMP以使STM层平坦化来形成半导体器件的方法的流程图。
图9是示出了利用CMP以使氧化物层平坦化，并利用CMP使STM层平坦化来形成半导体器件的方法的流程图。
图10是示出了利用CMP使STM层平坦化来形成半导体器件的方法的流程图。
图11示出了根据以上参考图3-10描述的方法制造的半导体器件的横截面图。
具体实施方式
在以下描述中，为了说明的目的，阐述了特定的细节，以便提供本发明的充分理解。然而，将显而易见的是，在没有这些特定细节的情况下，可以实现本发明。
本发明的实施方式对HED整流器提供了改进的性能，包括减小的反向漏电电流、可靠的可焊性特性，以及更高的制造产率。改进的HED整流器在终端和有源单元之间的表面上具有减少的形貌变化，这帮助减小反向漏电电流并根据封装方法而明显地改进可焊性。通过在肖特基金属化之前在屏蔽电介质、多晶硅和平台之间产生平坦表面，可减小反向漏电电流。减少的形貌变化在器件上产生更均匀的表面，这消除了由传统的接触蚀刻方法导致的等离子体蚀刻损坏，并改进了器件内的层的均匀性。也可用CMP方法保持屏蔽电极和电介质完整无损，以减小单元结构的顶部拐角处的电场。用与屏蔽电极和电介质共面的平台形成低应力金属肖特基接触区域。利用硅的局部氧化(LOCOS)处理来制造凹进式场氧化物。可用化学机械平坦化处理来形成提供从芯片间隔到有源区域的平坦表面的终端电介质。利用CMP加工屏蔽多晶硅电极，以在有源单元结构(屏蔽多晶硅、屏蔽电介质和有源硅平台区域)上制造平坦化的表面。也可利用CMP加工可焊接的金属表面，以帮助使可焊接的表面平坦化。
图1示出了在表面具有明显的形貌变化的HED整流器的横截面，该变化由屏蔽电介质层、多晶硅栅极和场氧化物层之间的高度变化引起。HED整流器包括基板100、外延层102、场氧化物区域120、注入区域125、沟槽135、屏蔽电介质层140、多晶硅145、硅化镍层(NiSi)160、顶部金属165、氮化物层175、可焊接的顶部金属(STM)层185，以及区域190A-190E。区域190A是显示出硅化镍层(NiSi)160中的不规则的区域，这会导致反向漏电电流。区域190A中所示的不规则由沟槽135和沟槽135之间的平台之间的高度变化引起。区域190B-190E是这样的区域，其中，氮化物层175由于这些区域中的氮化物层175的形貌而容易破裂。由于场氧化物层120、屏蔽电介质层140和多晶硅145栅极之间的高度变化而引起HED整流器的表面处的氮化物层175上的形貌变化，其在区域190A-190E中示出。当在这些层的顶部上沉积一层之后，传播场氧化物层120、屏蔽电介质层140和多晶硅145栅极之间的这些高度变化，直到在HED整流器的表面上出现变化为止。
由于其形貌，区域190A可在HED整流器中引起明显的反向漏电电流，这可以降低其性能或使得其不能操作。在一个实施方式中，利用CMP处理使场氧化物区域120平坦化，以产生在带有场氧化物和外延层的沟槽的顶部具有基本上平坦的区域的基本上平坦的表面，这会明显地减小反向漏电电流。下面参考图3至图10讨论该CMP处理的其它细节。
而且，由于其形貌，其它区域190B至190E会形成初始裂纹，其会传播至氮化物175的底部，这会增加HED整流器中的反向漏电电流，削弱其性能或使得其不能操作。通过减少区域190A中的形貌变化，可明显地减小该初始裂纹形成的机率。也可通过减少区域190B至190E中的形貌变化来明显地减小该初始裂纹形成的机率。在一个实施方式中，通过使用CMP以使场氧化物层120、屏蔽电介质层140和多晶硅145栅极平坦化，来减少区域190B至190E中的形貌变化。一旦使这些层平坦化，将明显地减小其高度变化，因此，该变化将不传播，并且，其本身出现在HED整流器的表面上。下面参考图3至图10讨论此CMP处理的其它细节。在另一实施方式中，通过在层175中使用聚酰亚胺而不是氮化物，来减少形貌变化，如也在下面参考图3至图10进一步详细讨论的。作为使用聚酰亚胺的替代方式，还可使用以下化合物：聚酰亚胺和沉积的氮化硅、聚酰亚胺和沉积的二氧化硅、聚酰亚胺和沉积的氧氮化硅、氮化硅、氧氮化硅，以及二氧化硅。
图2A是模具(冲模)200的顶视图的示图，模具200具有被制造为在边缘终端和沟槽之间以及在沟槽和平台区域之间具有平面结构的HED整流器。模具200中的HED整流器具有由非平面性所导致的减小的反向漏电电流。模具200包括具有相同布局的对角线相对的拐角210A至210D、可包括有源器件的区域215A至215E，以及芯片间隔220。在其它实施方式中，对角线相对的拐角210A至210D中仅有一部分具有相同的布局。
图2B和图2C是示出了具有芯片间隔分隔220的有源器件215A至215E的拐角210A至210D中的一个的分解图。模具200的顶部的分解图包括可焊接的顶部金属(STM)230、电介质开口240、STM 245的端部、接触开口250，以及介电区域255下的铝。STM层可以是具有接触(触点))的形貌线和铝层的(Ti-NiV-Ag)焊盘。在一些实施方式中，可从NiV层稍微深腐蚀Ag层，产生两条形貌线。图2C示出了一个代表性位置，其中可获得如图3A至图3K所示的沿着线A-A’的横截面。
图3A至图3K是根据本发明的一个实施方式的在用于形成HED整流器的过程的各种阶段的简化横截面图。图3A至图3K示出了形成在如图2C所示的区域A-A’中识别的HED整流器的区域的过程。然而，图3A至图3K中示出的技术可应用于形成位于模具200的其它区域中的HED整流器。在图3A至图3K中，在设置于基板300上的外延层302上执行各种操作，以形成在边缘终端和沟槽之间以及在沟槽和平台区域之间具有平面结构的HED整流器，这可减小由非平面性所导致的反向漏电电流。典型地，将许多类似于图3A至图3K所示的HED整流器以预定频率散布在模具200的整个有源区域中。
图3A(其示出了沿着图例A-A’的部分制造的HED整流器)包括基板300、外延层302、焊盘氧化物层305、氮化物层310、暴露的光致抗蚀剂涂层315A，以及场氧化物区域320。基板300可以是N-型晶片，其先前已用激光划线，以包括诸如器件类型、批号和晶片号的信息。基板300还可以是高度掺杂的N+基板。形成在基板300上的外延层302可制造为与基板300具有相同的导电率或不同导电率。当基板300和外延层302是相同导电率类型时形成MOSFET，并且，当基板300具有与外延层302相反的导电率类型时形成IGBT。在一些实施方式中，用轻掺杂的n-型材料制造外延层302。半导体区域是形成在高度掺杂的基板300上的轻掺杂的n-型外延层302。利用氧化处理在外延层302上生长范围从至 的焊盘氧化物层305。在基板300上外延地生长外延层302。焊盘氧化物层305用于后续沉积的层的附着和应力消除。在一些实施方式中，在形成焊盘氧化物层305之前清洗基板。将范围从至的氮化物层310沉积在焊盘氧化物层305上。在一些实施方式中，将氮化物层310保持在至之间。在场氧化处理的过程中，用氮化物层310来保护器件的有源区域。用暴露的光致抗蚀剂涂层315A进行场光刻，并限定未来的场氧化物和对准目标。将暴露的光致抗蚀剂315A示出为是暴露的和形成的。通过以下方式来形成场氧化物区域320：首先蚀刻氮化物层315，然后蚀刻氧化物层305，并可能延伸到外延层302中，外延层302将最终变成场氧化物区域320的一部分；剥去用来执行蚀刻的掩模；清理器件；然后，生长场氧化物区域320，以凹进到硅基板中，其中部分场氧化物区域在外延层302的顶面的上方。
图3B(其示出了沿着图例A-A’的另一部分制造的HED整流器)包括基板300、外延层302、暴露的光致抗蚀剂涂层315B、场氧化物区域320，以及注入区域325。暴露的光致抗蚀剂涂层315B用于场光刻和限定后续的注入区域。将暴露的光致抗蚀剂315B示出为是暴露的和发展的。在一个实施方式中，在图3A所示的HED整流器上执行化学机械平坦化(CMP)处理，以使场氧化物对硅平台平坦化。通过在未由暴露的光致抗蚀剂315B覆盖的区域中注入硼来制造注入区域325。在一个实施方式中，利用范围从1e13至1e14离子/cm2的剂量和范围从40至200KeV的能量注入硼。在一些实施方式中，增加注入能量，以便在场氧化物层320下制造P-iso。在注入硼之后，利用氧等离子体抗蚀剂剥除来去除暴露的光致抗蚀剂315B。在氧等离子体剥除之后，利用H2SO4/H2O2、兆声波、NH4OH、H2O2和去离子水的组合来清理HED整流器。在一些实施方式中，省略了注入区域325。在省略注入区域325的实施方式中，以下图3C至图3K也将省略注入区域325。
在图3C(其示出了沿着图例A-A’的另一部分制造的HED整流器)包括基板300、外延层302、场氧化物区域320、注入区域325和硬掩模层330。在一个实施方式中，执行P-Iso驱入。还在基板300、外延层302、场氧化物区域320和注入区域325上生长硬掩模层330。之后，用硬掩模330限定沟槽蚀刻区域。硬掩模层330的厚度取决于光致抗蚀剂类型和用来限定沟槽临界尺寸(CD)与深度的厚度。在一个实施方式中，用热的方法生长硬掩模氧化物。在另一实施方式中，沉积(即，溅射、CVD、PVD、ALD，或沉积和热生长的组合)硬掩模氧化物。用氧化处理制造该硬掩模330，氧化处理可能导致场和有源区域之间的薄膜厚度变化，导致沟槽终端的区域中的不均匀的沟槽尺寸(即，5％的CD变化)。
图3D示出了一种在部分制造的HED整流器中形成沟槽的方法。图3D(如沿着图例A-A’看到的，其示出了该形成)包括基板300、外延层302、场氧化物区域320、注入区域325、硬掩模层330、暴露的光致抗蚀剂315C，以及沟槽335。暴露的光致抗蚀剂涂层315C用于场光刻和限定后续形成的沟槽335。将暴露的光致抗蚀剂315C示出为是暴露的和发展的。等离子体蚀刻用来打开硬掩模层330，其中将在之后蚀刻沟槽。在硬掩模层330中形成沟槽335开口之后，在一个实施方式中，在蚀刻沟槽335之前，利用氧等离子体抗蚀剂剥除来去除暴露的光致抗蚀剂315C。通过蚀刻来形成沟槽335。蚀刻工艺(蚀刻处理)可以包括使用气态蚀刻剂，例如，SF6/He/O2化学品。沟槽的深度的范围可以是从0.5至10μm。在一些实施方式中，将沟槽蚀刻至大约1.20μm的深度。选择蚀刻工艺，使得蚀刻对硅具有选择性，而不是硬掩模层330材料。
图3E示出了图3C至图3D所示的用于P-iso驱入和沟槽形成的方法的替代方式。图3E(如沿着图例A-A’看到的，其示出了该形成)包括基板300、外延层302、场氧化物区域320、注入区域325、暴露的光致抗蚀剂315D，以及沟槽335。图3E与图3C至图3D的比较表明，图3E所示的方法并不使用导致更少的处理步骤且在最终HED整流器装置的场区域和有源区域之间导致可能更平坦的表面的硬掩模层330。在环境压力下，在氮气中执行P-iso驱入。由于使用暴露的光致抗蚀剂315D图案作为蚀刻掩模并且不形成硬掩模层330，所以，该过程减小或消除了场氧化物区域320和氧化物硬掩模层330之间的氧化物厚度变化。选择蚀刻工艺，使得蚀刻对硅具有选择性，而不是暴露的光致抗蚀剂315D材料。
图3F示出了具有已经形成的沟槽的部分制造的HED整流器中的屏蔽电介质层和多晶硅的形成。图3F(如沿着图例A-A’看到的，其示出了屏蔽电介质层和多晶硅的形成)包括基板300、外延层302、场氧化物区域320、注入区域325、沟槽335、屏蔽电介质层340，以及多晶硅345。在沉积屏蔽电介质层340之前，清理部分制造的HED整流器。清理过程可以包括氟化氢(HF)蚀刻和第二软蚀刻，第二软蚀刻可清理沟槽335并去除残余的聚合物。一旦清理了HED整流器，便形成屏蔽电介质层340(也称作栅极氧化物)。在一些实施方式中，可用热的方法生长屏蔽电介质层340，利用原子层沉积、物理气相沉积、化学气相沉积，或它们的组合，来沉积屏蔽电介质层340。在一个实施方式中，屏蔽电介质层340可具有大约的厚度。然而，屏蔽电介质层340的厚度的范围可以从200至取决于特定的应用。屏蔽电介质层的质量和厚度决定了器件的电场容量和击穿电压。沉积屏蔽电介质层340，使得其遵循沟槽和基板的轮廓。沿着沟槽335的底部和侧壁，并沿着外延层302的顶部、场氧化物区域320和注入区域325，来沉积屏蔽电介质层340。在一些实施方式中，屏蔽电介质层340可沿着沟槽335的底部和侧壁并沿着外延层302的顶部、场氧化物区域320和注入区域325，形成连续薄膜。可通过在超过1000℃的高温下将HED整流器暴露于在惰性气体(例如，氩气、氦气或氙气)中稀释的氧气来形成屏蔽电介质层340。屏蔽电介质层340可在沟槽335中形成厚底氧化物(TBO)，以改善击穿电压能力。
在沉积屏蔽电介质层340之后，将多晶硅345材料沉积在沟槽335的内部和屏蔽电介质层340的顶部上。沉积在沟槽335中和屏蔽电介质层340上的多晶硅材料是无定形的未掺杂的多晶硅，并具有大约 的厚度。然后，通过注入硼来使多晶硅材料掺杂。在一个实施方式中，利用高载体浓度将硼注入到未掺杂的多晶硅材料中。
图3G示出了使多晶硅退火、去除过量的多晶硅，并在图3F所示的部分制造的HED整流器中蚀刻凹槽的过程。图3G(如沿着图例A-A’看到的，其示出了使多晶硅退火、去除过量的多晶硅以及蚀刻凹槽)包括基板300、外延层302、场氧化物区域320、注入区域325、沟槽335、屏蔽电介质层340，以及多晶硅345。一旦清理了HED整流器，便通过加热部分HED整流器来使多晶硅345材料退火。然后，利用CMP去除过量的多晶硅345材料。CMP处理利用化学浆料和为了去除多晶硅薄膜而专门设计的耐磨研磨垫，去除了沉积在沟槽335外部的屏蔽电介质层340的顶部上的过量的多晶硅345材料。CMP工具在晶片的顶面上分配化学浆料混合物。然后，降低研磨头(其具有附接至头部的研磨垫)，以与上多晶硅表面和浆料接触。由与研磨垫的力(由所述头部提供)结合的浆料提供的轻微的化学蚀刻使多晶硅对屏蔽电介质表面平坦化。也可用CMP处理来去除设置在沟槽335外部的屏蔽电介质层340的一部分，在沟槽335外部留下比沟槽335内部更薄的屏蔽电介质层340。在已经用CMP处理部分HED整流器之后，所得的部分HED整流器具有部分地在外延层302上延伸的屏蔽电介质层340，以及用多晶硅345材料填充沟槽335直到屏蔽电介质层340并与屏蔽电介质层340的顶部平齐的沟槽335。
在其它实施方式中，使用CMP处理来进一步去除平台的顶部上的剩余的屏蔽电介质。在该实施方式中，可用终点检测器来确定何时已去除多晶硅。在去除多晶硅之后，可将该CMP处理改变成不同的CMP处理，以去除屏蔽电介质层。改变成不同的CMP处理可以包括，将浆料组成和焊盘磨损性改变成被设计为蚀刻氧化物的浆料组成和焊盘磨损性。一旦改变了CMP设置和处理，便使用这种新的CMP处理从平台表面去除屏蔽电介质。当使硅暴露时，停止这种新的CMP处理。
图3H(如沿着图例A-A’看到的，其示出了在已经沉积了几个金属层之后部分制造的HED整流器)包括基板300、外延层302、场氧化物区域320、注入区域325、沟槽335、屏蔽电介质层340、和多晶硅345、硅化镍层(NiSi)360、顶部金属365以及开口370。通过在平坦化的区域上沉积镍来形成NiSi层360，所述区域在沟槽335中具有暴露的多晶硅345，并具有在沟槽335之间形成平台的暴露的硅。当将镍从基板300暴露于硅时，形成了硅化镍(NiSi)，并且，施加一些后续的范围从250℃至550℃的热处理。从氧化物区域去除未反应的镍。在一些情况中，可留下未反应的镍。在一些实施方式中，可溅射沉积NiSi层，并且，厚度可以是大约在其它实施方式中，NiSi层的厚度的范围可以是从至在一些实施方式中，可蚀刻NiSi层，以在执行附加步骤之前清理表面。NiSi层360可以可替换地是其它形成肖特基层的材料，例如，铂、钴等。通过在NiSi层360和已经沉积在场氧化物区域320上的屏蔽电介质层340上沉积Al/Si/Cu来形成顶层365。在形成顶层365之后，蚀刻顶层365的一部分，以形成开口370。在该蚀刻过程中，将顶层365向下蚀刻至场氧化物区域320。在一些实施方式中，此时也可蚀刻未反应的镍，因此使钉在有源单元上的可能的铝最小化，并减少处理步骤的数量。
图3I(如沿着图例A-A’看到的，其示出了在形成具有开口370的顶层365之后部分制造的HED整流器)包括基板300、外延层302、场氧化物区域320、注入区域325、沟槽335、屏蔽电介质层340、和多晶硅345、NiSi层360、顶部金属365、电介质层375以及掩模层380。通过在图3H所示的整个结构上沉积电介质材料来形成电介质层375。电介质材料可以是聚酰亚胺、BCB、氮化物、用作电介质材料的氧氮化物膜、聚酰亚胺和沉积的氮化硅、聚酰亚胺和沉积的二氧化硅、聚酰亚胺和沉积的氧氮化硅、氮化硅、氧氮化硅、或二氧化硅。在沉积电介质材料之后，在电介质层上施加掩模层380，并且，蚀刻电介质层的一部分，在场氧化物区域320的大部分上并在顶部金属的一部分上，但是不在沟槽335上，留下电介质材料。然后，在合成气体或包含允许任何可能存在于金属和Si之间或金属和待消耗的金属之间的中间层(界面层)的气体的氢气存在的情况下，通过使器件经受范围在350℃-500℃之间的温度，使该器件合金化。这种合金化通过硅基板300、NiSi层360和顶层365之间的相互扩散来形成改善的接触。该合金步骤还可用来使任何表面状态(即，在氧化物处捕获至硅界面的界面)退火。
图3J示出了在形成图案化的电介质层375之后图3I所示的部分制造的HED整流器。图3J(如沿着图例A-A’看到的，其示出了在形成图案化的电介质层375之后的部分制造的HED整流器)包括基板300、外延层302、场氧化物区域320、注入区域325、沟槽335、屏蔽电介质层340、和多晶硅345、NiSi层360、顶部金属365、电介质层375以及可焊接的顶部金属(STM)层385。在形成STM层385之前，清理图3I所示的HED整流器，以去除可能已经形成的AlO3薄膜。通过沉积可焊接的材料(例如，Ti/NiV/Ag，Ta/Cu，锡或其它可焊接的金属)来形成STM层385。可以使用各种沉积方法(例如，化学沉积)来形成STM层385。在沉积STM层385之后，可在顶部上形成图案用于后面的结合。在一些实施方式中，可使用CMP进一步蚀刻或处理STM层385。在一些实施方式中，电介质层375和STM层385的顶部基本上是共面的。
图3K示出了在形成STM层385之后图3J所示的部分制造的HED整流器，如沿着图例A-A’看到的，并且包括基板300、外延层302、场氧化物区域320、注入区域325、沟槽335、屏蔽电介质层340、多晶硅345、NiSi层360、顶部金属365、电介质层375、STM层385，以及背部金属390。在形成背部层390之前，基板300的底部经历了磨掉一部分基板300的机械背部研磨处理。在研磨处理之后，形成背部金属390。背部金属390可包括Ti、NiV和Ag以及其它金属的层，并且，不限于这些特定的金属膜。
图4是示出了利用CMP使沉积在沟槽中和沉积在基板上的外延层上的多晶硅平坦化来形成半导体器件的方法的流程图。利用CMP使多晶硅平坦化而制造的半导体器件在边缘终端和沟槽之间以及在沟槽和平台区域之间具有平面结构，以减小由非平面性所导致的反向漏电电流。当提供基板时，该方法在操作405中开始。该基板可以是具有沉积于顶部上的外延层的N-型晶片。接下来，在操作440中，生长硬掩模氧化物。将在后续的操作中使用硬掩模，以形成各种包括沟槽335的特征。在操作445中，使硬掩模图案化。在操作450中，使用蚀刻工艺来形成沟槽335。在一个实施方式中，沟槽335具有范围从0.8至1.0μm的间距，范围从0.4至0.6μm的临界尺寸，以及范围从0.5至5.0μm的深度。然而，在其它实施方式中，对于间距、临界尺寸和深度，沟槽可具有在这些范围之外的值。在操作455中，去除硬掩模。可使用各种技术或技术的组合来去除硬掩模，例如，蚀刻、只去除剩余的硬掩模氧化物的湿法BOE、或使场对有源区域平坦化的CMP。在一些实施方式中，操作455是可选的，并且，可留下硬掩模以用于未来去除后多晶硅蚀刻。
在操作460中，形成屏蔽电介质层340，使得其遵循沟槽和基板的轮廓。可通过以下方式来形成屏蔽电介质层340：生长氧化物层、沉积氧化物层或生长并沉积氧化物的组合。沿着沟槽335的底部和侧壁，并沿着外延层302的顶部和注入区域325，形成屏蔽电介质层340。根据器件的击穿电压，屏蔽电介质层340可具有范围从至的厚度。在一个实施方式中，屏蔽电介质层340可具有大约的厚度。在一些实施方式中，屏蔽电介质层340可沿着沟槽335的底部和侧壁，并沿着外延层302的顶部和注入区域325，形成连续薄膜。可通过将HED整流器在高温下暴露于在惰性气体(例如，氩气、氦气或氙气)中稀释的氧气，来形成屏蔽电介质层340。在操作465中，将多晶硅345材料沉积在沟槽335内以及屏蔽电介质层340的顶部上。在一个实施方式中，多晶硅材料是无定形的未掺杂的多晶硅，并具有大约的厚度。可用几种方法来掺杂多晶硅，例如，多晶硅的气相掺杂或具有掺杂剂物质(例如，硼、磷、砷(掺杂物质不限于这些实例))的掺杂剂离子的注入。在另一实施方式中，多晶硅可以是单晶多晶硅。在另一实施方式中，多晶硅可以是，在沉积循环的过程中利用掺杂剂气体原位掺杂的多晶硅。在操作470中，去除过量的多晶硅335材料，并使多晶硅对硅平台区域平坦化。在一个实施方式中，利用CMP来执行该平坦化。CMP处理去除了设置在沟槽335外部的屏蔽电介质层340的顶部上的过量的多晶硅335材料。还可用CMP处理来去除一些设置在沟槽335外部的屏蔽电介质层340，在沟槽335外部留下比沟槽335内部更薄的屏蔽电介质层340。在已经用CMP处理部分HED整流器之后，所得的部分HED整流器具有部分地在外延层302上延伸的屏蔽电介质层340，以及多晶硅345材料填充沟槽335直到屏蔽电介质层340并与屏蔽电介质层340的顶部齐平的沟槽335。利用CMP平坦化多晶硅，会产生具有多晶硅和栅极氧化物的基本上平坦的区域的基本上平坦的表面。通过平坦化所形成的多晶硅和栅极氧化物的区域形成了基本上平直的连续表面。
接下来，在操作472中，在外延层302中形成场介电区域320(其可以是氧化物区域)，并且使其凹入到外延层302中，其中一些场介电区域320位于外延层302平面的上方。在一个实施方式中，沉积场介电区域320。在操作475中，沉积肖特基金属化层。接下来，在操作480中，形成肖特基势垒硅化物。在一些实施方式中，省略了肖特基金属化层，并且不使用操作475和480。在操作485中，形成包含铝的顶部金属365。在肖特基金属化层上并在栅极氧化物层的一部分上形成顶部金属365。在操作490中，形成电介质层375和STM层385。电介质可以是聚酰亚胺、PECVD氧氮化物、PECVD氮化物、BCB、用作电介质材料的氧氮化物膜、聚酰亚胺和沉积的氮化硅、聚酰亚胺和沉积的二氧化硅、聚酰亚胺和沉积的氧氮化硅、氮化硅、氧氮化硅、二氧化硅、或一些其它电介质。根据一个图案形成电介质层375，并在顶部金属365上形成STM层385。最后，在操作498中，完成HED整流器。
图5是示出了使用CMP使场氧化物层平坦化，并且使用CMP使沉积在沟槽中和外延层上的多晶硅平坦化来形成半导体器件的方法的流程图。使用CMP使场氧化物层和多晶硅平坦化而制造的半导体器件，在边缘终端和沟槽之间，并在沟槽和平台区域之间，具有平面结构，以减小由非平面性所导致的反向漏电电流。当提供基板时，该方法在操作505中开始。该基板可以是具有沉积在顶部上的外延层的N-型晶片。接下来，在操作510中，使用LOCOS氧化方法来产生场终端区域。接下来，在操作515中，利用氧化处理在基板上形成焊盘氧化物层305。焊盘氧化物层305的厚度的范围可以从至在操作520中，将氮化物层310沉积在焊盘氧化物层305上。氮化物层310的厚度的范围从至 在操作525中，利用光刻和蚀刻在焊盘氧化物层305和氮化物层310中形成图案。在该操作中，还去除了光致抗蚀剂。在形成图案之后，在操作530中，在外延层302中形成场氧化物区域320，并且使其凹入到外延层302中，其中一些场氧化物区域320位于外延层302平面的上方。在操作535中，利用CMP蚀刻工艺来平坦化场氧化物区域，以产生具有场氧化物和外延层的基本上平坦的区域的基本上平坦的表面。
在操作540中，沉积或生长硬掩模氧化物。在后续操作中，将使用硬掩模来形成各种包括沟槽335的特征。在操作545中，使硬掩模图案化。在操作550中，利用蚀刻工艺来形成沟槽335。在一个实施方式中，沟槽335具有范围从0.8至1.0μm的间距，范围从0.4至0.6μm的临界尺寸，以及范围从0.5至5.0μm的深度。然而，在其它实施方式中，对于间距、临界尺寸和深度，沟槽可具有在这些范围之外的值。在操作555中，去除硬掩模。可以使用各种技术或技术的组合来去除硬掩模，例如，蚀刻、只用对场氧化物最小的冲击(腐蚀)来去除剩余的硬掩模氧化物的湿法BOE，或使场对有源区域平坦化的CMP。在一些实施方式中，操作555是可选的，并且可留下硬掩模以用于未来去除后多晶硅蚀刻。
在操作560中，形成屏蔽电介质层340，使得其遵循沟槽和基板的轮廓。可通过以下方式来形成屏蔽电介质层340：生长氧化物层、沉积氧化物层，或生长并沉积氧化物的组合。沿着沟槽335的底部和侧壁，并沿着外延层302的顶部、场氧化物区域320和注入区域325，形成屏蔽电介质层340。屏蔽电介质层340可具有大约的厚度。在一些实施方式中，屏蔽电介质层340可沿着沟槽335的底部和侧壁，并沿着外延层302的顶部、场氧化物区域320和注入区域325，形成连续薄膜。可通过将HED整流器在高温下暴露于在惰性气体(例如，氩气、氦气或氙气)中稀释的氧气，来形成屏蔽电介质层340。在操作565中，将多晶硅345材料沉积在沟槽335内和屏蔽电介质层340的顶部上。多晶硅材料是无定形的未掺杂的多晶硅，并具有大约的厚度。然后，可通过注入硼来掺杂多晶硅材料。在操作570中，去除过量的多晶硅335材料，并使多晶硅对硅平台区域平坦化。在一个实施方式中，利用CMP来执行该平坦化。CMP处理去除了设置于沟槽335外部的屏蔽电介质层340的顶部上的过量的多晶硅335材料。还可用CMP处理来去除设置于沟槽335外部的一些屏蔽电介质层340，在沟槽335外部留下比沟槽335内部更薄的屏蔽电介质层340。在已经用CMP处理部分HED整流器之后，所得的部分HED整流器具有部分地在外延层302上延伸的屏蔽电介质层340，以及多晶硅345材料填充沟槽335直到屏蔽电介质层340并与屏蔽电介质层340的顶部齐平的沟槽335。利用CMP平坦化多晶硅会产生具有多晶硅、栅极氧化物和场氧化物的基本上平坦的区域的基本上平坦的表面。通过平坦化形成的多晶硅、栅极氧化物和场氧化物的区域形成基本上平的邻接表面。可用或不用照片图案(光学图案)来执行该处理。
在操作575中，沉积肖特基金属化层。接下来，在操作580中，形成肖特基势垒硅化物。在操作585中，形成包含铝的顶部金属365。在肖特基金属化层上并在栅极氧化物层的一部分上形成顶部金属365。在操作590中，形成电介质层375和STM层385。根据图案来形成电介质层375，并在顶部金属365上形成STM层385。在一些实施方式中，电介质层375是聚酰亚胺。可替换地，电介质层375可以是PECVD氧氮化物、PECVD氮化物、BCB、用作电介质材料的氧氮化物膜、聚酰亚胺和沉积的氮化硅、聚酰亚胺和沉积的二氧化硅、聚酰亚胺和沉积的氧氮化硅、氮化硅、氧氮化硅、二氧化硅，或一些其它电介质。最后，在操作598中，完成HED整流器。
图6是示出了利用CMP使氧化物层平坦化来形成半导体器件的方法的流程图。利用CMP使氧化物层平坦化而制造的半导体器件，在边缘终端和沟槽之间，并在沟槽和平台区域之间，具有平面结构，以减小由非平面性所导致的反向漏电电流。当提供基板时，该方法在操作605中开始。该基板可以是具有沉积于顶部上的外延层的N-型晶片。接下来，在操作610中，利用LOCOS氧化方法来产生场终端区域。接下来，在操作615中，利用氧化处理在基板上形成焊盘氧化物层305。焊盘氧化物层305的厚度的范围可以从至在操作620中，将氮化物层310沉积在焊盘氧化物层305上。氮化物层310的厚度的范围从至在操作625中，利用光刻和蚀刻在焊盘氧化物层305和氮化层310中形成图案。在此操作中，还去除光致抗蚀剂。在形成图案之后，在操作630中，在外延层302中形成场氧化物区域320，并且使其凹入到外延层302中，其中一些场氧化物区域320位于外延层302平面的上方。在操作635中，利用CMP蚀刻工艺来平坦化场氧化物区域，以产生具有场氧化物和外延层的基本上平坦的区域的基本上平坦的表面。
在操作640中，生长硬掩模氧化物。在后续操作中，将使用硬掩模来形成各种包括沟槽335的特征。在操作645中，使硬掩模图案化。在操作650中，利用蚀刻工艺来形成沟槽335。在一个实施方式中，沟槽335具有范围从0.8至1.0μm的间距，范围从0.4至0.6μm的临界尺寸，以及范围从0.5至5.0μm的深度。然而，在其它实施方式中，对于间距、临界尺寸和深度，沟槽可具有在这些范围之外的值。在操作655中，去除硬掩模。可利用各种技术或技术的组合来去除硬掩模，例如，蚀刻、只用对场氧化物最小的冲击来去除剩余的硬掩模氧化物的湿法BOE，或使场对有源区域平坦化的CMP。在一些实施方式中，操作655是可选的，并且，可留下硬掩模以用于未来去除后多晶硅蚀刻。
在操作660中，形成屏蔽电介质层340，使得其遵循沟槽和基板的轮廓。可通过以下方式来形成屏蔽电介质层340：生长氧化物层、沉积氧化物层，或生长并沉积氧化物的组合。沿着沟槽335的底部和侧壁，并沿着外延层302的顶部、场氧化物区域320和注入区域325，形成屏蔽电介质层340。屏蔽电介质层340可具有大约的厚度。在一些实施方式中，屏蔽电介质层340可沿着沟槽335的底部和侧壁，并沿着外延层302的顶部、场氧化物区域320和注入区域325，形成连续薄膜。可通过将HED整流器在高温下暴露于在惰性气体(例如，氩气、氦气或氙气)中稀释的氧气，来形成屏蔽电介质层340。在操作665中，将多晶硅345材料沉积在沟槽335内和屏蔽电介质层340的顶部上。多晶硅材料是无定形的未掺杂的多晶硅，并具有大约的厚度。然后，可通过注入硼来掺杂多晶硅材料。在操作670中，去除过量的多晶硅335材料。在一个实施方式中，利用氧化物/氮化物/氧化物(ONO)蚀刻工艺来去除过量的多晶硅335。可用或不用照片图案来执行该处理。
在操作675中，沉积肖特基金属化层。接下来，在操作680中，形成肖特基势垒硅化物。在操作685中，形成包含铝的顶部金属365。在肖特基金属化层上，并在栅极氧化物层的一部分上，形成顶部金属365。在操作690中，形成电介质层375和STM层385。电介质层375可以是聚酰亚胺、PECVD氧氮化物、PECVD氮化物、BCB、用作电介质材料的氧氮化物膜、聚酰亚胺和沉积的氮化硅、聚酰亚胺和沉积的二氧化硅、聚酰亚胺和沉积的氧氮化硅、氮化硅、氧氮化硅、二氧化硅，或一些其它电介质。根据图案来形成电介质层375，并在顶部金属365上形成STM层385。最后，在操作698中，完成HED整流器。
图7是示出了利用CMP使场氧化物层平坦化，利用CMP使沉积于沟槽中和外延层上的多晶硅平坦化，并且利用CMP使STM层平坦化来形成半导体器件的方法的流程图。利用CMP使场氧化物层、多晶硅和STM层平坦化而制造的半导体器件，在边缘终端和沟槽之间，并在沟槽和平台区域之间，具有平面结构，以减小由非平面性所导致的反向漏电电流。当提供基板时，该方法在操作705中开始。该基板可以是具有沉积于顶部上的外延层的N-型晶片。接下来，在操作710中，利用LOCOS氧化方法来产生场终端区域。接下来，在操作715中，利用氧化处理在基板上形成焊盘氧化物层305。焊盘氧化物层305的厚度的范围可以从至在操作720中，将氮化物层310沉积在焊盘氧化物层305上。氮化物层310的厚度的范围从至在操作725中，利用光刻和蚀刻在焊盘氧化物层305和氮化物层310中形成图案。在该操作中，还去除光致抗蚀剂。在形成图案之后，在操作730中，在外延层302中形成场氧化物区域320，并且使其凹入到外延层302中，其中一些场氧化物区域320位于外延层302平面的上方。在操作735中，利用CMP蚀刻工艺来平坦化场氧化物区域，以产生具有场氧化物和外延层的基本上平坦的区域的基本上平坦的表面。
在操作740中，生长硬掩模氧化物。在后续操作中，将使用硬掩模来形成各种包括沟槽335的特征。在操作745中，使硬掩模图案化。在操作750中，利用蚀刻工艺来形成沟槽335。在一个实施方式中，沟槽335具有范围从0.8至1.0μm的间距，范围从0.4至0.6μm的临界尺寸，以及范围从0.5至5.0μm的深度。然而，在其它实施方式中，对于间距、临界尺寸和深度，沟槽可具有在这些范围之外的值。在操作755中，去除硬掩模。可以使用各种技术或技术的组合来去除硬掩模，例如，蚀刻、只用对场氧化物最小的冲击来去除剩余的硬掩模氧化物的湿法BOE，或使场对有源区域平坦化的CMP。在一些实施方式中，操作755是可选的，并且，可留下硬掩模以用于未来去除后多晶硅蚀刻。
在操作760中，形成屏蔽电介质层340，使得其遵循沟槽和基板的轮廓。可通过以下方式来形成屏蔽电介质层340：生长氧化物层、沉积氧化物层，或生长并沉积氧化物的组合。沿着沟槽335的底部和侧壁，并沿着外延层302的顶部、场氧化物区域320和注入区域325，形成屏蔽电介质层340。屏蔽电介质层340可具有大约的厚度。在一些实施方式中，屏蔽电介质层340可沿着沟槽335的底部和侧壁，并沿着外延层302的顶部、场氧化物区域320和注入区域325，形成连续薄膜。可通过将HED整流器在高温下暴露于在惰性气体(例如，氩气、氦气或氙气)中稀释的氧气，来形成屏蔽电介质层340。在操作765中，将多晶硅345材料沉积在沟槽335内和屏蔽电介质层340的顶部上。多晶硅材料是无定形的未掺杂的多晶硅，并具有大约的厚度。然后，可通过注入硼来掺杂多晶硅材料。在操作770中，去除过量的多晶硅335材料，并使多晶硅对硅平台区域平坦化。在一个实施方式中，利用CMP执行该平坦化。CMP处理去除了设置在沟槽335外部的屏蔽电介质层340的顶部上的过量的多晶硅335材料。还可用CMP处理来去除设置于沟槽335外部的一些屏蔽电介质层340，在沟槽335外部留下比沟槽335内部更薄的屏蔽电介质层340。在已经用CMP处理部分HED整流器之后，所得的部分HED整流器具有部分地在外延层302上延伸的屏蔽电介质层340，以及多晶硅345材料填充沟槽335直到屏蔽电介质层340并与屏蔽电介质层340的顶部齐平的沟槽335。利用CMP平坦化多晶硅会产生具有多晶硅、栅极氧化物和场氧化层的基本上平坦的区域的基本上平坦的表面。通过平坦化形成的多晶硅、栅极氧化物和场氧化物的区域形成基本上平的邻接表面。可用或不用照片图案来执行该处理。
在操作775中，沉积肖特基金属化层。接下来，在操作780中，形成肖特基势垒硅化物。在操作785中，形成包含铝的顶部金属365。在肖特基金属化层上，并在栅极氧化物层的一部分上，形成顶部金属365。在操作790中，形成电介质层375和STM层385。根据图案来形成电介质层375，并在顶部金属365上形成STM层385。在一些实施方式中，电介质层375是聚酰亚胺。可替换地，电介质层375可以是PECVD氧氮化物、PECVD氮化物、BCB、用作电介质材料的氧氮化物膜、聚酰亚胺和沉积的氮化硅、聚酰亚胺和沉积的二氧化硅、聚酰亚胺和沉积的氧氮化硅、氮化硅、氧氮化硅、二氧化硅，或一些其它电介质。在操作795中，利用CMP来去除STM层385材料。CMP处理去除了设置于顶部金属365的顶部上并靠近电介质层375的过量的STM层385材料。在已经用CMP处理了部分HED整流器之后，所得的部分HED整流器具有基本上共面的电介质层375和STM层385，使得，二者形成齐平的顶面。利用CMP平坦化STM层385会产生具有电介质层375材料和STM层385材料的基本上平坦的区域的基本上平坦的表面。通过平坦化形成的电介质层375材料和STM层385材料的区域形成基本上平的邻接表面。最后，在操作798中，完成HED整流器。
图8是示出了利用CMP以使沉积于沟槽中和外延层上的多晶硅平坦化，并且利用CMP以使STM层平坦化来形成半导体器件的方法的流程图。利用CMP以使多晶硅和STM层平坦化而制造的半导体器件，在边缘终端和沟槽之间，并在沟槽和平台区域之间，具有平面结构，以减小由非平面性所导致的反向漏电电流。当提供基板时，该方法在操作805中开始。该基板可以是具有沉积于顶部上的外延层的N-型晶片。接下来，在操作840中，生长硬掩模氧化物。在后续操作中，将使用硬掩模来形成各种包括沟槽335的特征。在操作845中，使硬掩模图案化。在操作850中，利用蚀刻工艺来形成沟槽335。在一个实施方式中，沟槽335具有范围从0.8至1.0μm的间距，范围从0.4至0.6μm的临界尺寸，以及范围从0.5至5.0μm的深度。然而，在其它实施方式中，对于间距、临界尺寸和深度，沟槽可具有在这些范围之外的值。在操作855中，去除硬掩模。可利用各种技术或技术的组合来去除硬掩模，例如，蚀刻、只去除剩余的硬掩模氧化物的湿法BOE，或使场对有源区域平坦化的CMP。在一些实施方式中，操作855是可选的，并且，可留下硬掩模以用于未来去除后多晶硅蚀刻。
在操作860中，形成屏蔽电介质层340，使得其遵循沟槽和基板的轮廓。可通过以下方式来形成屏蔽电介质层340：生长氧化物层、沉积氧化物层，或生长并沉积氧化物的组合。沿着沟槽335的底部和侧壁，并沿着外延层302的顶部和注入区域325，形成屏蔽电介质层340。屏蔽电介质层340可具有大约的厚度。在一些实施方式中，屏蔽电介质层340可沿着沟槽335的底部和侧壁，并沿着外延层302的顶部、和注入区域325，形成连续薄膜。可通过将HED整流器在高温下暴露于在惰性气体(例如，氩气、氦气或氙气)中稀释的氧气，来形成屏蔽电介质层340。在操作865中，将多晶硅345材料沉积在沟槽335内和屏蔽电介质层340的顶部上。多晶硅材料是无定形的未掺杂的多晶硅，并具有大约 的厚度。然后，可通过注入硼来掺杂多晶硅材料。在操作870中，去除过量的多晶硅335材料，并使多晶硅对硅平台区域平坦化。在一个实施方式中，利用CMP来执行该平坦化。CMP处理去除了设置于沟槽335外部的屏蔽电介质层340的顶部上的过量的多晶硅335材料。还可用CMP处理来去除设置于沟槽335外部的一些屏蔽电介质层340，在沟槽335外部留下比沟槽335内部更薄的屏蔽电介质层340。在已经用CMP处理部分HED整流器之后，所得的部分HED整流器具有部分地在外延层302上延伸的屏蔽电介质层340，以及多晶硅345材料填充沟槽335直到屏蔽电介质层340并与屏蔽电介质层340的顶部齐平的沟槽335。利用CMP平坦化多晶硅会产生具有多晶硅和栅极氧化物的基本上平坦的区域的基本上平坦的表面。通过平坦化形成的多晶硅和栅极氧化物的区域形成基本上平直的连续表面。可用或不用照片图案来执行该处理。
接下来，在操作872中，在外延层302中形成场介电区域320(其可以是氧化物区域)，并且使其凹入到外延层302中，其中一些场介电区域320位于外延层302平面的上方。在操作875中，沉积肖特基金属化层。接下来，在操作880中，形成肖特基势垒硅化物。在操作885中，形成包含铝的顶部金属365。在肖特基金属化层上，并在栅极氧化物层的一部分上，形成顶部金属365。在操作890中，形成电介质层375和STM层385。在一些实施方式中，电介质层375是聚酰亚胺。可替换地，电介质层375可以是PECVD氧氮化物、PECVD氮化物、BCB、用作电介质材料的氧氮化物膜、聚酰亚胺和沉积的氮化硅、聚酰亚胺和沉积的二氧化硅、聚酰亚胺和沉积的氧氮化硅、氮化硅、氧氮化硅、二氧化硅，或一些其它电介质。根据图案来形成电介质层375，并在顶部金属365上形成STM层385。在操作895中，利用CMP去除STM层385材料。CMP处理去除了设置于顶部金属365的顶部上并靠近电介质层375的过量的STM层385材料。在已经用CMP处理了部分HED整流器之后，所得的部分HED整流器具有基本上共面的电介质层375和STM层385，使得二者形成平齐的顶面。利用CMP平坦化STM层385会产生具有电介质层375材料和STM层385材料的基本上平坦的区域的基本上平坦的表面。通过平坦化形成的电介质层375材料和STM层385材料的区域形成基本上平的邻接表面。最后，在操作898中，完成HED整流器。
图9是示出了利用CMP以使氧化物层平坦化并利用CMP以使STM层平坦化来形成半导体器件的方法的流程图。利用CMP使氧化物层和STM层平坦化而制造的半导体器件，在边缘终端和沟槽之间，并在沟槽和平台区域之间，具有平面结构，以减小由非平面性所导致的反向漏电电流。当提供基板时，该方法在操作905中开始。该基板可以是具有沉积于顶部上的外延层的N-型晶片。接下来，在操作910中，利用LOCOS氧化方法来产生场终端区域。接下来，在操作915中，利用氧化处理在基板上形成焊盘氧化物层305。焊盘氧化物层305的厚度的范围可以从至在操作920中，将氮化物层310沉积在焊盘氧化物层305上。氮化物层310的厚度的范围从至在操作925中，利用光刻和蚀刻在焊盘氧化物层305和氮化物层310中形成图案。在该操作中，还去除光致抗蚀剂。在形成图案之后，在操作930中，在外延层302中形成场氧化物区域320，并且使其凹入到外延层302中，其中一些场氧化物区域320位于外延层302平面的上方。在操作935中，利用CMP蚀刻工艺来平坦化场氧化物区域，以产生具有场氧化物和外延层的基本上平坦的区域的基本上平坦的表面。
在操作940中，生长硬掩模氧化物。在后续操作中，将使用硬掩模来形成各种包括沟槽335的特征。在操作945中，使硬掩模图案化。在操作950中，利用蚀刻工艺来形成沟槽335。在一个实施方式中，沟槽335具有范围从0.8至1.0μm的间距，范围从0.4至0.6μm的临界尺寸，以及范围从0.5至5.0μm的深度。然而，在其它实施方式中，对于间距、临界尺寸和深度，沟槽可具有在这些范围之外的值。在操作955中，去除硬掩模。可以使用各种技术或技术的组合来去除硬掩模，例如，蚀刻、只用对场氧化物最小的冲击来去除剩余的硬掩模氧化物的湿法BOE，或使场对有源区域平坦化的CMP。在一些实施方式中，操作955是可选的，并且可留下硬掩模以用于未来去除后多晶硅蚀刻。
在操作960中，形成屏蔽电介质层340，使得其遵循沟槽和基板的轮廓。可通过以下方式来形成屏蔽电介质层340：生长氧化物层、沉积氧化物层，或生长并沉积氧化物的组合。沿着沟槽335的底部和侧壁，并沿着外延层302的顶部、场氧化物区域320和注入区域325，形成屏蔽电介质层340。屏蔽电介质层340可具有大约的厚度。在一些实施方式中，屏蔽电介质层340可沿着沟槽335的底部和侧壁，并沿着外延层302的顶部、场氧化物区域320和注入区域325，形成连续薄膜。可通过将HED整流器在高温下暴露于在惰性气体(例如，氩气、氦气或氙气)中稀释的氧气，来形成屏蔽电介质层340。在操作965中，将多晶硅345材料沉积在沟槽335内和屏蔽电介质层340的顶部上。多晶硅材料是无定形的未掺杂的多晶硅，并具有大约的厚度。然后，可通过注入硼来掺杂多晶硅材料。在操作970中，去除过量的多晶硅335材料。在一个实施方式中，利用ONO蚀刻工艺来去除过量的多晶硅335。可用或不用照片图案来执行该处理。
在操作975中，沉积肖特基金属化层。接下来，在操作980中，形成肖特基势垒硅化物。在操作985中，形成包含铝的顶部金属365。在肖特基金属化层上，并在栅极氧化物层的一部分上，形成顶部金属365。在操作990中，形成电介质层375和STM层385。根据图案来形成电介质层375，并在顶部金属365上形成STM层385。在操作995中，利用CMP来去除STM层385材料。CMP处理去除了设置于顶部金属365的顶部上并靠近电介质层375的过量的STM层385材料。在已经用CMP处理了部分HED整流器之后，所得的部分HED整流器具有基本上共面的电介质层375和STM层385，使得二者形成平齐的顶面。利用CMP平坦化STM层385会产生具有电介质层375材料和STM层385材料的基本上平坦的区域的基本上平坦的表面。通过平坦化形成的电介质层375材料和STM层385材料的区域形成基本上平直的连续表面。在一些实施方式中，电介质层375是聚酰亚胺。可替换地，电介质层375可以是PECVD氧氮化物、PECVD氮化物、BCB、用作电介质材料的氧氮化物膜、聚酰亚胺和沉积的氮化硅、聚酰亚胺和沉积的二氧化硅、聚酰亚胺和沉积的氧氮化硅、氮化硅、氧氮化硅、二氧化硅，或一些其它电介质。最后，在操作998中，完成HED整流器。
图10是示出了利用CMP使STM层平坦化来形成半导体器件的方法的流程图。利用CMP使STM层平坦化而制造的半导体器件，在边缘终端和沟槽之间，并在沟槽和平台区域之间，具有平面结构，以减小由非平面性所导致的反向漏电电流。当提供基板时，该方法在操作1005中开始。该基板可以是具有沉积于顶部上的外延层的N-型晶片。接下来，在操作1040中，生长硬掩模氧化物。在后续操作中，将用硬掩模来形成各种包括沟槽335的特征。在操作1045中，使硬掩模图案化。在操作1050中，利用蚀刻工艺来形成沟槽335。在一个实施方式中，沟槽335具有范围从0.8至1.0μm的间距，范围从0.4至0.6μm的临界尺寸，以及范围从0.5至5.0μm的深度。然而，在其它实施方式中，对于间距、临界尺寸和深度，沟槽可具有在这些范围之外的值。在操作1055中，去除硬掩模。可以利用各种技术或技术的组合来去除硬掩模，例如，蚀刻、只去除剩余的硬掩模氧化物的湿法BOE，或使场对有源区域平坦化的CMP。在一些实施方式中，操作1055是可选的，并且可留下硬掩模以用于未来去除后多晶硅蚀刻。
在操作1060中，形成屏蔽电介质层340，使得其遵循沟槽和基板的轮廓。可通过以下方式来形成屏蔽电介质层340：生长氧化物层、沉积氧化物层，或生长并沉积氧化物的组合。沿着沟槽335的底部和侧壁，并沿着外延层302的顶部和注入区域325，形成屏蔽电介质层340。屏蔽电介质层340可具有大约的厚度。在一些实施方式中，屏蔽电介质层340可沿着沟槽335的底部和侧壁，并沿着外延层302的顶部和注入区域325，形成连续薄膜。可通过将HED整流器在高温下暴露于在惰性气体(例如，氩气、氦气或氙气)中稀释的氧气，来形成屏蔽电介质层340。在操作1065中，将多晶硅345材料沉积在沟槽335内和屏蔽电介质层340的顶部上。多晶硅材料是无定形的未掺杂的多晶硅，并具有大约 的厚度。然后，可通过注入硼来掺杂多晶硅材料。在操作1070中，去除过量的多晶硅335材料。在一个实施方式中，利用ONO蚀刻工艺来去除过量的多晶硅335。可用或不用照片图案来执行该处理。
接下来，在操作1072中，在外延层302中形成场介电区域320(其可以是氧化物区域)，并且使其凹入到外延层302中，其中一些场介电区域320位于外延层302平面的上方。在操作1075中，沉积肖特基金属化层。接下来，在操作1080中，形成肖特基势垒硅化物。在操作1085中，形成包含铝的顶部金属365。在肖特基金属化层上，并在栅极氧化物层的一部分上，形成顶部金属365。在操作1090中，形成电介质层375和STM层385。在一些实施方式中，电介质层375是聚酰亚胺。可替换地，电介质层375可以是PECVD氧氮化物、PECVD氮化物、BCB、用作电介质材料的氧氮化物膜、聚酰亚胺和沉积的氮化硅、聚酰亚胺和沉积的二氧化硅、聚酰亚胺和沉积的氧氮化硅、氮化硅、氧氮化硅、二氧化硅，或一些其它电介质。根据图案来形成电介质层375，并在顶部金属365上形成STM层385。在操作1095中，利用CMP来去除STM层385材料。CMP处理去除了设置于顶部金属365的顶部上并靠近电介质层375的过量的STM层385材料。在已经用CMP处理了部分HED整流器之后，所得的部分HED整流器具有基本上共面的电介质层375和STM层385，使得二者形成平齐的顶面。利用CMP平坦化STM层385会产生具有电介质层375材料和STM层385材料的基本上平坦的区域的基本上平坦的表面。通过平坦化形成的电介质层375材料和STM层385材料的区域形成基本上平的邻接表面。最后，在操作1098中，完成HED整流器。
图11示出了根据以上参考图3-10描述的方法，沿着图2C所示的图例A-A’制造的半导体器件的横截面图。图11所示的半导体器件是利用CMP以使场氧化物层、多晶硅和/或STM层平坦化而制造的HED整流器。半导体器件在边缘终端和沟槽之间，并在沟槽和平台区域之间，具有平面结构，以减小由非平面性所导致的反向漏电电流。半导体器件包括基板1100、外延层1102、场氧化物区域1120、注入区域1125、沟槽1135、屏蔽电介质层1140、多晶硅1145、NiSi层1160、顶部金属1165、电介质层1175、STM层1185，以及背部金属1190。基板1100可以是N-型晶片，其先前已用激光划线，以包括诸如器件类型、批号和晶片号的信息。基板1100还可以是高度掺杂的N+基板。形成于基板1100上的外延层1102，可制造为与基板1100具有相同导电率或不同导电率。当基板1100和外延层1102是相同导电率的类型时，形成MOSFET，并且，当基板1100具有与外延层1102相反的导电率类型时，形成IGBT。在一些实施方式中，外延层1102由轻掺杂的n-型材料制成。场氧化物区域1120延伸到外延层1102中，并具有与外延层1102的顶面共面的顶面。在一些实施方式中，利用CMP制造该共面表面。
通过在外延层1102中注入硼来制造注入区域1125。在一些实施方式中，增加注入能量，以便在场氧化物层1120下制造P-iso。通过蚀刻来形成沟槽1135，并且其具有范围从约至约的最终厚度和范围从约1275nm至约1555nm的最终深度。沟槽的宽度和深度可在这些范围之外变化。在一个实施方式中，沟槽的深度是大约1415nm。屏蔽电介质层1140可具有大约的厚度，并遵循沟槽和基板的轮廓。生长屏蔽电介质层1140，使得其为沟槽1135的底部和侧壁加衬，并沿着外延层1102的顶部、场氧化物区域1120和注入区域1125。在一些实施方式中，屏蔽电介质层1140可沿着沟槽1135的底部和侧壁，并沿着外延层1102的顶部、场氧化物区域1120和注入区域1125，形成连续薄膜。沉积在沟槽1135内和屏蔽电介质层1140上的多晶硅材料1145是无定形的未掺杂的多晶硅，并具有大约的厚度。然后，通过注入硼来掺杂多晶硅材料1145。多晶硅材料1145基本上填充沟槽1135，并产生这样的结构，其中，多晶硅材料1145具有与栅极氧化物和/或场氧化物1120的顶面共面的顶面。在一些实施方式中，利用CMP来制造该共面表面。
通过以下方式来形成NiSi层1160：首先在平坦化区域(其具有在沟槽1135中暴露的多晶硅1145和在沟槽1135之间形成平台的暴露的硅)上沉积镍，然后使镍经受由以下源产生的外部热量，例如，快速加温退火(RTA)、加热吸盘，以及炉子来源(可以使用其它热源，并且热源不限于这些)。当将镍从基板1100暴露于硅并受到由以下源产生的外部热量时，NiSi形成，例如，快速加温退火(RTA)、加热吸盘，以及炉子来源(可以使用其它热源，并且热源不限于这些)。在一些实施方式中，存在未反应的残余的镍。在一些实施方式中，可溅射沉积该镍层，并且厚度可以是大约顶层1165由Al/Si/Cu制成，其形成于NiSi层1160和屏蔽电介质层1140之上，其已经沉积在场氧化物区域1120上。顶层1165包括用电介质层1175填充的开口。在一个实施方式中，电介质层1175是聚酰亚胺。可替换地，电介质层1175可以是PECVD氧氮化物、PECVD氮化物、BCB、用作电介质材料的氧氮化物膜、聚酰亚胺和沉积的氮化硅、聚酰亚胺和沉积的二氧化硅、聚酰亚胺和沉积的氧氮化硅、氮化硅、氧氮化硅、二氧化硅，或一些其它电介质。电介质层1175沉积于顶层1165的一部分上并填充该开口。STM层1185由可焊接的材料制成，例如，Ti/NiV/Ag、Ta/Cu，锡或其它可焊接的金属。可使用各种沉积方法来形成STM层1185，例如化学沉积。电介质层1175和STM层1185形成可用CMP制造的基本上平坦的表面。在基板1100的背面上形成背部金属1190。背部金属1190可以包括Ti、NiV和Ag或其它可焊接的金属的层，其在基板1100的背面已经经历了磨掉一部分基板1100的机械背面研磨处理之后，形成在基板1100的背面上。
虽然已经描述了本发明的具体实施方式，但是，各种修改、替代、替代结构和等价物也包含在本发明的范围内。所述发明不限于某些具体实施方式内的操作，而是可在其它实施方式结构内自由操作，因为，对于本领域的技术人员来说应当显而易见的是，本发明的范围不限于所述系列的处理和步骤。
因此，将说明书和附图认为是示意性的，而不是限制性的。然而，将显而易见的是，在不背离如在权利要求书中阐述的本发明的更宽泛的精神和范围的前提下，可以对其进行添加、减少、删除，以及其它修改和变化。
Claims (39)
1.一种半导体器件，包括：
外延层；
硅化物层，设置在所述外延层的至少一部分上；
场氧化物，延伸到所述外延层中；
平坦的表面，包括所述场氧化物的平坦的区域和所述外延层的平坦的区域，所述平坦的表面与所述硅化物层的平坦的底部表面接触；
沟槽，设置在所述外延层中，所述沟槽具有沟槽侧壁和底部；
屏蔽电介质，为沟槽侧壁和所述沟槽的底部加衬，所述屏蔽电介质设置在所述场氧化物的至少一部分上；以及
多晶硅，设置在所述沟槽中。
2.根据权利要求1所述的半导体器件，其中，利用化学机械平坦化(CMP)形成所述平坦的表面。
3.根据权利要求1所述的半导体器件，其中，所述平坦的表面是邻接表面。
4.根据权利要求1所述的半导体器件，其中，所述硅化物层和所述外延层形成肖特基整流器的至少一部分。
5.根据权利要求1所述的半导体器件，进一步包括：
平台，限定所述沟槽的沟槽侧壁的至少一部分，所述平坦的表面包括所述多晶硅的平坦的区域、设置在所述场氧化物的至少一部分上的所述屏蔽电介质的平坦的区域和所述平台的平坦的区域。
6.根据权利要求1所述的半导体器件，其中，所述硅化物层的平坦的底部表面与所述屏蔽电介质的至少一部分和所述多晶硅的至少一部分接触。
7.根据权利要求1所述的半导体器件，其中，所述硅化物层电耦接至设置在所述沟槽中的所述多晶硅。
8.根据权利要求1所述的半导体器件，其中，所述平坦的区域是平坦的第一区域，
所述半导体器件进一步包括：
顶部金属，具有设置在所述场氧化物上方的第一部分和设置在所述硅化物层的至少一部分上的第二部分；
电介质层；
与所述电介质层邻近的可焊接的顶部金属(STM)层；以及
平坦的第二表面，包括设置在所述顶部金属的所述第一部分上的所述电介质层的平坦的区域、设置在所述顶部金属的所述第一部分上的所述STM层的平坦的第一区域、和设置在所述顶部金属的所述第二部分上的所述STM层的平坦的第二区域。
9.一种半导体器件，包括：
外延层；
硅化物层，设置在所述外延层的至少一部分上；
场氧化物，延伸到所述外延层中；
沟槽，设置在所述外延层中并且在所述硅化物层之下；
顶部金属，具有设置在所述场氧化物上方的第一部分和设置在所述硅化物层的至少一部分上的第二部分；
电介质层；
与所述电介质层邻近的可焊接的顶部金属(STM)层；以及
平坦的表面，包括设置在所述顶部金属的所述第一部分上的所述电介质层的平坦的区域、设置在所述顶部金属的所述第一部分上的所述STM层的平坦的第一区域、和设置在所述顶部金属的所述第二部分上的所述STM层的平坦的第二区域。
10.根据权利要求9所述的半导体器件，其中，利用化学机械平坦化(CMP)形成所述平坦的表面。
11.根据权利要求9所述的半导体器件，其中，所述平坦的表面是平坦的第一表面，
所述半导体器件进一步包括：
平坦的第二表面，包括所述场氧化物的平坦的区域和所述外延层的平坦的区域，利用化学机械平坦化(CMP)形成所述平坦的第二表面。
12.根据权利要求9所述的半导体器件，其中，所述电介质层包括聚酰亚胺。
13.根据权利要求9所述的半导体器件，其中，所述硅化物层和所述外延层形成肖特基整流器的至少一部分。
14.根据权利要求9所述的半导体器件，其中，所述平坦的表面是平坦的第一表面，
所述半导体器件进一步包括：
多晶硅，设置在所述沟槽中；
平台，限定所述沟槽的沟槽侧壁的至少一部分；以及
平坦的第二表面，包括所述多晶硅的平坦的区域、设置在所述场氧化物的至少一部分上的的屏蔽电介质的平坦的区域、和所述平台的平坦的区域。
15.根据权利要求9所述的半导体器件，其中，所述沟槽具有沟槽侧壁和底部，
所述半导体器件进一步包括：
屏蔽电介质，为沟槽侧壁和所述沟槽的底部加衬，所述屏蔽电介质设置在所述场氧化物与所述顶部金属的所述第一部分之间。
16.根据权利要求9所述的半导体器件，其中，所述沟槽具有沟槽侧壁和底部，
所述半导体器件进一步包括：
屏蔽电介质，为沟槽侧壁和所述沟槽的底部加衬，所述屏蔽电介质设置在所述场氧化物的至少一部分的上方。
17.根据权利要求9所述的半导体器件，进一步包括：
多晶硅，设置在所述沟槽内并且耦接至所述硅化物层，所述STM层通过所述顶部金属和所述硅化物层而电耦接至所述多晶硅。
18.根据权利要求9所述的半导体器件，其中，所述平坦的表面是平坦的第一表面，
所述半导体器件进一步包括：
平坦的第二表面，包括所述场氧化物的平坦的区域和所述外延层的平坦的区域；以及
平坦的第三表面，包括多晶硅的平坦的区域和设置在所述场氧化物与所述顶部金属的所述第一部分之间的屏蔽电介质的平坦的区域。
19.根据权利要求9所述的半导体器件，其中，所述STM层包括钛、镍、银、铜或钽中的至少一种。
20.一种半导体器件，包括：
外延层；
场氧化物，设置在所述外延层中，所述场氧化物延伸到所述外延层中；
第一沟槽，具有侧壁并且设置在所述外延层中；
第二沟槽，具有侧壁并且设置在所述外延层中；
平台，设置在所述第一沟槽和所述第二沟槽之间，所述平台具有与所述场氧化物的顶部表面共面的顶部表面；
屏蔽电介质，具有为所述第一沟槽的侧壁加衬的第一部分并且具有覆盖所述场氧化物的所述顶部表面的至少一部分的第二部分；
多晶硅，设置在所述第一沟槽中；以及
平坦的表面，包括所述多晶硅的顶部表面、所述屏蔽电介质的所述第二部分的底部表面和所述平台的所述顶部表面。
21.根据权利要求20所述的半导体器件，其中，利用化学机械平坦化(CMP)形成所述平坦的表面。
22.根据权利要求20所述的半导体器件，其中，所述平坦的表面由所述多晶硅的顶部表面、所述屏蔽电介质的所述第二部分和所述平台的所述顶部表面邻接而成。
23.根据权利要求20所述的半导体器件，进一步包括：
顶部金属；和
设置在所述顶部金属上的电介质层和可焊接的顶部金属层，所述电介质层具有与所述可焊接的顶部金属层的顶部表面共面的顶部表面。
24.根据权利要求23所述的半导体器件，其中，所述电介质层包括聚酰亚胺。
25.根据权利要求20所述的半导体器件，进一步包括：
硅化物层，设置在所述外延层的至少一部分上，所述平坦的表面与所述硅化物层的平坦的底部表面接触；
顶部金属，设置在所述硅化物层上方；
设置在所述顶部金属上方的可焊接的顶部金属层，所述可焊接的顶部金属层通过所述顶部金属和所述硅化物层而电耦接至所述多晶硅。
26.根据权利要求20所述的半导体器件，进一步包括：
硅化物层，设置在所述外延层的至少一部分上，所述平坦的表面与所述硅化物层的平坦的底部表面接触。
27.一种半导体器件，包括：
外延层；
场氧化物，设置在所述外延层中；
沟槽，具有侧壁并且设置在所述外延层中；
平台，设置在所述沟槽和所述场氧化物之间；
电介质，具有为所述沟槽的侧壁加衬的第一部分并且具有覆盖所述场氧化物的顶部表面的至少一部分的第二部分；
多晶硅，设置在所述沟槽中；以及
平坦的表面，包括所述多晶硅的顶部表面、所述电介质的第二部分的顶部表面、所述平台的顶部表面和所述场氧化物的顶部表面。
28.根据权利要求27所述的半导体器件，进一步包括：
顶部金属，具有设置在所述电介质的所述第二部分上的部分；和
设置在所述顶部金属的至少一部分上的电介质层和可焊接的顶部金属层，所述电介质层具有与所述可焊接的顶部金属层的顶部表面共面的顶部表面。
29.根据权利要求27所述的半导体器件，其中，利用化学机械平坦化(CMP)形成所述平坦的表面。
30.根据权利要求27所述的半导体器件，进一步包括：
硅化物层，设置在所述外延层的至少一部分上，所述平坦的表面与所述硅化物层的平坦的底部表面接触。
31.根据权利要求27所述的半导体器件，进一步包括：
硅化物层，设置在所述外延层的至少一部分上，所述硅化物层和所述外延层形成肖特基整流器的至少一部分。
32.根据权利要求27所述的半导体器件，进一步包括：
硅化物层，设置在所述外延层的至少一部分和所述多晶硅的至少一部分上，所述平坦的表面与所述硅化物层的平坦的底部表面接触；
顶部金属，设置在所述硅化物层上方；以及
设置在所述顶部金属上方的可焊接的顶部金属层，所述可焊接的顶部金属层通过所述顶部金属和所述硅化物层而电耦接至所述多晶硅。
33.一种半导体器件，包括：
外延层；
场氧化物，设置在所述外延层中；
沟槽，具有侧壁并且设置在所述外延层中；
平台，设置在所述沟槽和所述场氧化物之间；
第一电介质，为所述沟槽的侧壁加衬；
第二电介质，设置在所述场氧化物的至少一部分上；
多晶硅，设置在所述沟槽中；以及
平坦的表面，包括所述多晶硅的顶部表面、所述第一电介质的顶部表面、所述第二电介质的底部表面和所述平台的顶部表面。
34.根据权利要求33所述的半导体器件，进一步包括：
顶部金属，具有设置在所述第二电介质上的部分；和
设置在所述顶部金属的至少一部分上的电介质层和可焊接的顶部金属层，所述电介质层具有与所述可焊接的顶部金属层的顶部表面共面的顶部表面。
35.根据权利要求33所述的半导体器件，其中，利用化学机械平坦化(CMP)形成所述平坦的表面。
36.根据权利要求33所述的半导体器件，其中，所述平坦的表面由所述多晶硅的顶部表面、所述第二电介质和所述平台的所述顶部表面邻接而成。
37.根据权利要求33所述的半导体器件，进一步包括：
硅化物层，设置在所述外延层的至少一部分上，所述平坦的表面与所述硅化物层的平坦的底部表面接触。
38.根据权利要求33所述的半导体器件，进一步包括：
硅化物层，设置在所述外延层的至少一部分上，所述硅化物层和所述外延层形成肖特基整流器的至少一部分。
39.根据权利要求33所述的半导体器件，进一步包括：
硅化物层，设置在所述外延层的至少一部分和所述多晶硅的至少一部分上，所述平坦的表面与所述硅化物层的平坦的底部表面接触；
顶部金属，设置在所述硅化物层上方；以及
设置在所述顶部金属上方的可焊接的顶部金属层，所述可焊接的顶部金属层通过所述顶部金属和所述硅化物层而电耦接至所述多晶硅。
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