JP2017532782A - シリコンオンインシュレータ基板を備えた埋め込みメモリデバイスの製造方法 - Google Patents

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Abstract

半導体デバイスを形成する方法は、シリコンの基板、シリコン上の第１の絶縁層、及び第１の絶縁層上のシリコン層から始まる。シリコン層及び絶縁層は、第２の基板区域のみから除去される。第２の絶縁層は、基板の第１の区域内のシリコン層の上、及び第２の基板区域内のシリコンの上に形成される。それぞれが全ての層を通ってシリコンへと延在する第１の複数のトレンチは、第１の基板区域内に形成される。それぞれが第２の絶縁層を通ってシリコンへと延在する第２の複数のトレンチは、第２の基板区域内に形成される。絶縁材は、第１及び第２のトレンチ内に形成される。ロジックデバイスは、第１の基板区域内に形成され、メモリセルは、第２の基板区域内に形成される。

Description

本発明は、埋め込み不揮発性メモリデバイスに関する。
バルクシリコン半導体基板上に形成された不揮発性メモリデバイスは、周知である。例えば、米国特許第６，７４７３１０号、同第７，８６８，３７５号、及び同第７，９２７，９９４号は、バルク半導体基板上に形成された４つのゲート（浮遊ゲート、制御ゲート、選択ゲート、及び消去ゲート）を備えたメモリセルを開示する。ソース及びドレイン領域は、基板への拡散注入領域として形成され、基板においてそれらの間にチャネル領域を画定する。浮遊ゲートは、チャネル領域の第１の部分の上に配設され、第１の部分を制御し、選択ゲートは、チャネル領域の第２の部分の上に配設され、第２の部分を制御し、制御ゲートは、浮遊ゲートの上に配設され、消去ゲートは、ソース領域の上に配設される。基板への深い拡散は、ソース及びドレイン領域接合部の形成に使用することができるので、バルク基板は、これらのタイプのメモリデバイスに最適である。これらの３件の特許は、全ての目的のために参照により本明細書に援用される。
シリコンオンインシュレータ（ＳＯＩ）デバイスは、マイクロエレクトロニクスの分野において周知である。ＳＯＩデバイスは、固体のシリコンではなくて、シリコン面の下で基板と埋め込み絶縁層とが積層される（すなわち、シリコン−絶縁体−シリコン）という点において、バルクシリコン基板デバイスと異なる。ＳＯＩデバイスを使用して、シリコン接合部は、シリコン基板に埋め込まれている電気絶縁体の上に配設された薄いシリコン層に形成される。絶縁体は、典型的には二酸化シリコン（酸化物）である。この基板構成は、寄生デバイスの容量を低減して、性能を向上させる。ＳＯＩ基板は、ＳＩＭＯＸ（酸素イオンビーム注入を用いた酸素注入による分離、米国特許第５，８８８，２９７号及び同第５，０６１，６４２号を参照されたい）、ウェハ接合（酸化シリコンを第２の基板と接合し、第２の基板の大部分を除去、米国特許第４，７７１，０１６号を参照されたい）、又はシーディング（絶縁体の上に直接成長したシリコンの最上層、米国特許第５，４１７，１８０号を参照されたい）によって製造することができる。これらの４件の特許は、全ての目的のために参照により本明細書に援用される。
同じ基板上に不揮発性メモリデバイスとして高電圧、入力／出力、及び／又はアナログデバイスなどのコアロジックデバイスを形成することは周知である（すなわち、通常は埋め込みメモリデバイスと称される）。デバイスの幾何学的形状が小さくなり続けるにつれて、これらのコアロジックデバイスは、ＳＯＩ基板の利点の恩恵を大いに受けることができた。しかしながら、不揮発性メモリデバイスは、ＳＯＩ基板の役に立たない。ＳＯＩ基板上に形成されたコアロジックデバイスの利点とバルク基板上に形成されたメモリデバイスの利点とを組み合わせる必要が存在する。
半導体デバイスを形成する方法は、シリコンと、シリコンの直上の第１の絶縁層と、第１の絶縁層の直上のシリコンの層とを、含む基板を準備することを含む。エッチングプロセスは、基板の第１の区域内に第１の絶縁層及びシリコン層を維持しながら、基板の第２の区域からシリコンの層及び絶縁層を除去するために実行される。第２の絶縁材の層は、基板の第１の区域内のシリコンの層の上、及び基板の第２の区域内のシリコンの上に形成される。それぞれが第２の絶縁層、シリコン層、及び第１の絶縁層を通って延在し、シリコンへと延在する、第１の複数のトレンチは、基板の第１の区域内に形成される。それぞれが第２の絶縁層を通って延在し、シリコンへと延在する、第２の複数のトレンチは、基板の第２の区域内に形成される。絶縁材は、第１及び第２の複数のトレンチ内に形成される。ロジックデバイスは、基板の第１の区域内にある。それぞれのロジックデバイスを形成することは、シリコン層内に離間したソース及びドレイン領域を形成することと、シリコン層の一部の上にそれとは絶縁された状態で、かつソース及びドレイン領域間に導電ゲートを形成することと、を含む。メモリセルは、シリコン内に離間した第２のソース及び第２のドレイン領域を形成し、その間にチャネル領域を画定することと、チャネル領域の第１の部分の上にそれとは絶縁された浮遊ゲートを形成することと、チャネル領域の第２の部分の上にそれとは絶縁された選択ゲートを形成することと、によって基板の第２の区域に形成される。
本発明の他の目的及び特徴は、明細書、請求項、付属の図面を見直すことにより明らかになるであろう。
本発明の埋め込みメモリデバイスを製造するために実行される処理工程を順に図示しているコアロジック区域及びメモリ区域の側断面図である。 本発明の埋め込みメモリデバイスを製造するために実行される処理工程を順に図示しているコアロジック区域及びメモリ区域の側断面図である。 本発明の埋め込みメモリデバイスを製造するために実行される処理工程を順に図示しているコアロジック区域及びメモリ区域の側断面図である。 本発明の埋め込みメモリデバイスを製造するために実行される処理工程を順に図示しているコアロジック区域及びメモリ区域の側断面図である。 本発明の埋め込みメモリデバイスを製造するために実行される処理工程を順に図示しているコアロジック区域及びメモリ区域の側断面図である。 本発明の埋め込みメモリデバイスを製造するために実行される処理工程を順に図示しているコアロジック区域及びメモリ区域の側断面図である。 本発明の埋め込みメモリデバイスを製造するために実行される処理工程を順に図示しているコアロジック区域及びメモリ区域の側断面図である。 本発明の埋め込みメモリデバイスを製造するために実行される処理工程を順に図示しているコアロジック区域及びメモリ区域の側断面図である。 図８Ａの側断面図とそれぞれ直交する、本発明の埋め込みメモリデバイスを製造するために実行される次の処理工程を図示しているメモリ区域の側断面図である。 本発明の埋め込みメモリデバイスを製造するために実行される処理工程を順に図示しているコアロジック区域及びメモリ区域の側断面図である。 図９Ａの側断面図とそれぞれ直交する、本発明の埋め込みメモリデバイスを製造するために実行される次の処理工程を図示しているメモリ区域の側断面図である。 本発明の埋め込みメモリデバイスを製造するために実行される処理工程の一部を図示しているコアロジック区域の側断面図である。 図１０Ａの側断面図とそれぞれ直交する、本発明の埋め込みメモリデバイスを製造するために実行される次の処理工程を図示しているメモリ区域の側断面図である。 本発明の埋め込みメモリデバイスを製造するために実行される処理工程を順に図示しているコアロジック区域及びメモリ区域の側断面図である。 図１１Ａの側断面図とそれぞれ直交する、本発明の埋め込みメモリデバイスを製造するために実行される次の処理工程を図示しているメモリ区域の側断面図である。
本発明は、ＳＯＩ基板上にコアロジックデバイスと共に形成される不揮発性メモリセルを備えた埋め込みメモリデバイスである。埋め込み絶縁体は、不揮発性メモリが形成されるＳＯＩ基板のメモリ区域から除去される。ＳＯＩ基板上に埋め込みメモリデバイスを形成するプロセスは、図１に例示されるように、ＳＯＩ基板１０を準備することによって開始する。ＳＯＩ基板は、シリコン１０ａ、シリコン１０ａの上の絶縁材の層１０ｂ（例えば、酸化物）、及び絶縁体層１０ｂの上のシリコンの薄層１０ｃの３つの部分を含む。ＳＯＩ基板の形成は、上述のように当該技術分野において、及び上記に示した米国特許において周知であり、したがって本明細書では更なる記述は行わない。
シリコン１０ｃ上にフォトレジスト材料１１を形成して、次に光学マスクを使用してフォトレジスト材料を光に選択的に露出させることを含み、その後（メモリ区域２２で）フォトレジスト材料の一部を選択的に除去してシリコン１０ｃの一部を露出させる、フォトリソグラフィープロセスを実行する。フォトリソグラフィーは、当業界では周知である。次いで、シリコン及び酸化物のエッチングを、それらの露出区域（メモリ区域２２）で実行して、図２に示されるように（コアロジック区域２０においてシリコン１０ｃ及び酸化物１０ｂを無傷で残して）シリコン１０ｃ及び酸化物１０ｂを除去する。フォトレジスト１１を除去した後、二酸化シリコン（酸化物）などの第１の絶縁材の層１２を、コアロジック区域２０ではシリコン１０ｃの上、及びメモリ区域２２ではシリコン１０ａの上に形成する。層１２は、例えば、酸化又は蒸着（例えば、化学気相成長法ＣＶＤ）によって形成することができる。窒化ケイ素（窒化物）などの第２の絶縁材の層１４を、図３に例示されるように、ロジックコア区域２０及びメモリ区域２２の両方において層１２の上に形成する。
窒化物１４上にフォトレジスト材料を形成して、次に光学マスクを使用してフォトレジスト材料を光に選択的に露出させることを含み、その後フォトレジスト材料の部分を選択的に除去して窒化物層１４の一部を露出させる、フォトリソグラフィープロセスを次に実行する。次いで、一連のエッチングを、それらの露出区域で実行して、窒化物１４、酸化物１２、シリコン１０ｃ、酸化物１０ｂ及びシリコン１０ａを除去して（すなわち、酸化物１２を露出させる窒化物エッチング、シリコン１０ｃを露出させる酸化物エッチング、酸化物１０ｂを露出させるシリコンエッチング、シリコン１０ａを露出させる酸化物エッチング、及びシリコンエッチング）、層１４、１２、１０ｃ、１０ｂを通り、シリコン１０ａへと下に延びるトレンチ１６を形成する。次いで、フォトレジスト材料を除去して、図４に示される構造が得られる。次いで、酸化物蒸着及び酸化物エッチング（例えば、エッチング停止部として窒化物１４を使用した化学機械研磨、ＣＭＰ）によって、トレンチ１６を絶縁材１８（例えば、酸化物）で充填し、図５に示される構造が得られる。絶縁材１８は、基板１０のコアロジック区域２０及びメモリ区域２２の両方の分離領域として働く。
窒化物エッチングを次に実行して、図６に例示されるように（酸化物１８の柱状物の間にトレンチ２４を残して）窒化物１４を除去する。例えば窒化物蒸着によって、絶縁材の層２６（例えば、窒化物）を、構造の露出された表面の上に形成する。フォトリソグラフィープロセスを実行して、構造の上にフォトレジストを形成し、その後フォトレジストを構造のメモリ区域２２から除去するがコアロジック区域２０からは除去しないマスキング工程を行う。窒化物エッチングを実行して、窒化物層２６をメモリ区域２２から除去する。フォトレジストを除去した後、酸化物エッチングを実行して、メモリ区域２２内のトレンチ２４の底部で酸化物層１２を除去する。酸化物エッチングはまた、メモリ区域２２における酸化物１８の高さも低減する。それから酸化物形成工程（例えば、酸化）を使用して、メモリ区域２２内の基板１０ａの上に酸化物層３２を形成する（これは上に浮遊ゲートが形成される酸化物となる）。ポリシリコンを構造の上に形成し、次にコアロジック区域２０及びメモリ区域２２の両方においてトレンチ２４にポリ層３４を残してポリの除去を行う（例えば、ＣＭＰ）。好ましくは、メモリ区域２２内のポリ３４及び酸化物１８の上面は、同一平面上にある（すなわち、ポリ除去のエッチング停止部として酸化物１８を使用する）が、必ずしもそうでなくてもよい。この結果得られた構造を図７に示す。
一連の処理工程を次に実行して、メモリ区域２２におけるメモリセルの形成を完了する。これは当該技術分野において周知である。具体的には、ポリ３４は、浮遊ゲートを形成する。任意の酸化物エッチングを使用して、メモリ区域２２内の酸化物１８の上部を低くすることができる。複合絶縁層３６（例えば、酸化物／窒化物／酸化物）をポリ３４及び酸化物１８の上に形成する。導電性制御ゲート３８（例えば、ポリシリコン）をメモリ区域２２内の複合絶縁層３６上に形成し、ハードマスク材料４０（例えば、窒化物、酸化物、及び窒化物の複合層）を制御ゲート３８の上に形成する。酸化物エッチングを使用して、層３６をコアロジック区域２０から除去する。次いで、ポリエッチングを実行して、ポリ３４をコアロジック区域２０のトレンチ２４から除去する。次いで、絶縁層（insulating a layer）４２（例えば、酸化物）を構造の上に形成する。図８Ａ及び８Ｂは、この結果得られた構造を示す（図８Ｂは、メモリ区域２２内に形成されるメモリセル４４を示す図８Ａの見え方と直交する見え方である）。
ソース拡散４６を、（例えば、基板１０の他の露出区域内の注入を防ぐためにパターニングされたフォトレジストを使用して）メモリ内の隣接する浮遊ゲート３４間の基板１０ａに形成する（例えば、注入する）。次いで、メモリセル４４のペアを部分的に覆うフォトレジストを（フォトリソグラフィー露光及びフォトレジストの選択的エッチングによって）形成する。次いで、酸化物及び窒化物エッチングを実行して、図９Ａ及び９Ｂに示されるように（フォトレジストを除去した後に）、フォトレジストにより保護されていない酸化物層４２及び１２並びに窒化物層２６の一部を除去する。
次いで、図１０Ａに示されるように例えば、熱酸化によって、コアロジック区域２０のトレンチ２４内の露出したシリコン１０ｃ及びメモリ区域２２内の露出したシリコン１０ａ上に絶縁層（例えば、酸化物又は酸窒化物）５０を形成する。次いで、ポリシリコンを蒸着させ、エッチバックして、ソース領域４６の上に消去ゲート５２を、メモリ区域２２内の浮遊ゲート３４の他方側にワード線（選択）ゲート５４を、及びコアロジック区域２０内にポリゲート５６を（フォトリソグラフィーパターニング及びエッチングプロセスを使用して）形成する。好ましくは、ポリゲート５２、５４、及び５６を次のように形成する。最初に、ポリシリコン５１を構造の上に蒸着させる。酸化物などの保護絶縁体を、ポリシリコン５１上に蒸着させる。フォトリソグラフィープロセス及び酸化物エッチングプロセスを使用して、保護酸化物をメモリ区域２２で除去するが、コアロジック区域２０では除去しない。メモリ区域２２について図１０Ｂに例示されるように、それからダミーポリシリコン５３を構造の上に蒸着させる。ポリＣＭＰエッチングプロセス及びエッチバックプロセスを使用して、ゲート５２及び５４をメモリ区域２２内に形成する。コアロジック区域２０内の保護酸化物は、（ダミーポリシリコン５３を除去した時点で）ポリエッチングプロセス及びエッチバックプロセスがコアロジック領域内のポリシリコン５１に影響を及ぼすのを防ぐ。次に、フォトリソグラフィープロセス及びエッチングプロセスを使用して、コアロジック区域２０内のポリシリコン５１をパターニングしてポリゲート５６を形成し、メモリ区域２２内のゲート５４の形成を完了する。
注入を次に実行して、メモリ区域２２内の選択ゲート５４に近接して基板１０ａ内にドレイン拡散領域５８、並びに薄いシリコン層１０ｃ内にソース及びドレイン拡散領域６０及び６２を形成して、コアロジック区域２０内のロジックデバイス６４を完成する。最終構造が、図１１Ａ及び１１Ｂに示される（図１１Ｂは、図１１Ａの見え方に直交する見え方である）。
メモリ区域２２において、ソース及びドレイン領域４６／５８は、その間にチャネル領域６６を画定し、浮遊ゲート３４がチャネル領域６６の第１の部分の上に配設されて、これを制御し、選択ゲート５４がチャネル領域６６の第２の部分の上に配設されて、これを制御する。これらのメモリセルの形成は、当該技術分野において周知であり（上記参照により本明細書に援用される米国特許第６，７４７３１０号、同第７，８６８，３７５号、及び同第７，９２７，９９４号を参照されたい）、本明細書では更なる記述は行わない。メモリセル４４はそれぞれ、浮遊ゲート３４、制御ゲート３８、ソース領域４６、選択ゲート５４、消去ゲート５２、及びドレイン領域５８を有する。コアロジック区域２０において、各ロジックデバイス６４は、導電ゲート５６、ソース領域６０及びドレイン領域６２を含む。
上述の製造プロセスは、メモリセル４４及びコアロジックデバイス６４を同じＳＯＩ基板上に形成し、そこでＳＯＩ基板１０の埋め込み絶縁体層１０ｂは、メモリ区域２２から効果的に除去される。この構成は、メモリセル４４のソース及びドレイン領域４６／５８が、コアロジック区域２０内のソース及びドレイン領域６０／６２よりも深く基板へと延在できるようにする（すなわちソース／ドレイン４６／５８は、シリコン層１０ｃの厚さより深く、したがってコアロジック区域２０内の絶縁層１０ｂの上面より深く、コアロジック区域２０内の絶縁層１０ｂの底面より更にできるだけ深く延在することができる）。プロセスはまた、同じポリシリコン蒸着プロセスが、メモリ区域２２内に消去及び選択ゲート５２／５４を、並びにコアロジック区域２０内に論理ゲート５６を形成できるようにもする。
本発明は、図示された上記実施例（複数可）に限定されるものではなく、添付の請求の範囲にあるあらゆる全ての変形例も包含することが理解されよう。例えば、本明細書における本発明への言及は、いかなる特許請求の範囲又は特許請求の範囲の用語も限定することを意図するものではなく、代わりに特許請求の範囲の１つ以上によって網羅され得る１つ以上の特徴に言及するにすぎない。上述の材料、プロセス、及び数値例は、単なる例示であり、請求項を限定するものと見なされるべきではない。更に、特許請求及び明細書を見てわかるように、全ての方法のステップが例示又は請求した正確な順序で実施される必要はなく、むしろ任意の順序で本発明のメモリセル区域及びコアロジック区域の適切な形成が可能である。メモリセル４４は、上述された及び図に例示されたものに追加するゲート又はこれより少ないゲートを含むことができる。最後に、単一層の材料をそのような又は同様の材料の複数層として形成することができ、逆もまた同様である。
本明細書で使用される場合、「の上に（over）」及び「の上に（on）」という用語は両方とも、「の上に直接」（中間物質、要素、又は空間がそれらの間に何ら配置されない）と、「の上に間接的に」（中間物質、要素、又は空間がそれらの間に配置される）と、を包括的に含むことに留意するべきである。同様に、「隣接する」という用語は、「直接隣接する」（中間材料、要素、又は空間がそれらの間に何ら配置されない）、及び「間接的に隣接する」（中間材料、要素、又は空間がそれらの間に配置される）を含む。例えば、要素を「基板の上に」形成することは、その要素を基板の上に直接、中間材料／要素をそれらの間に何ら伴わずに、形成すること、並びにその要素を基板の上に間接的に、１つ以上の中間材料／要素をそれらの間に伴って、形成することを含み得る。

Claims (10)

  1. 半導体デバイスを形成する方法であって、
    シリコンと、前記シリコンの直上の第１の絶縁層と、前記第１の絶縁層の直上のシリコン層と、を含む基板を準備する工程と、
    前記基板の第１の区域内に前記第１の絶縁層及び前記シリコン層を維持しながら、前記基板の第２の区域から前記シリコン層及び前記絶縁層を除去するためにエッチングプロセスを実行する工程と、
    前記基板の前記第１の区域内の前記シリコン層の上、及び前記基板の前記第２の区域内の前記シリコンの上に第２の絶縁層を形成する工程と、
    それぞれが前記第２の絶縁層、前記シリコン層、及び前記第１絶縁層を通って延在し、前記シリコンへと延在する、第１の複数のトレンチを、前記基板の前記第１の区域内に形成する工程と、
    それぞれが前記第２の絶縁層を通って延在し、前記シリコンへと延在する、第２の複数のトレンチを、前記基板の前記第２の区域内に形成する工程と、
    絶縁材を、前記第１及び第２の複数のトレンチ内に形成する工程と、
    ロジックデバイスを前記基板の前記第１の区域内に形成する工程であって、前記ロジックデバイスのそれぞれを形成する工程が
    前記シリコン層に離間したソース及びドレイン領域を形成する工程と、
    前記シリコン層の一部の上にそれとは絶縁された状態で、かつ前記ソース及びドレイン領域間に導電ゲートを形成する工程と、を含む工程と、
    メモリセルを前記基板の前記第２の区域内に形成する工程であって、前記メモリセルのそれぞれを形成する工程が、
    前記シリコン内に離間した第２のソース及び第２のドレイン領域を形成し、その間にチャネル領域を画定する工程と、
    前記チャネル領域の第１の部分の上にそれとは絶縁された浮遊ゲートを形成する工程と、
    前記チャネル領域の第２の部分の上にそれとは絶縁された選択ゲートを形成する工程と、を含む工程と、を含む方法。
  2. 前記第２の区域内に形成された前記第２のソース及び第２のドレイン領域は、前記第１の区域内に形成された前記ソース及びドレイン領域が延在するより深く前記基板へと延在する、請求項１に記載の方法。
  3. 前記第２の区域内に形成された前記第２のソース及び第２のドレイン領域は、前記第１の区域内の前記シリコン層の厚さより深く前記基板へと延在する、請求項１に記載の方法。
  4. 第２の絶縁層の上に第３の絶縁層を形成する工程を更に含み、前記第１及び第２のトレンチが、前記第３の絶縁層を通って延在する、請求項１に記載の方法。
  5. 前記メモリセルのそれぞれを形成する工程が、
    前記浮遊ゲートの上にそれとは絶縁された制御ゲートを形成する工程と、
    前記ソース領域の上にそれとは絶縁された消去ゲートを形成する工程とを更に含む、請求項１に記載の方法。
  6. 前記メモリセルのそれぞれを形成する工程が、
    前記ソース領域の上にそれとは絶縁された消去ゲートを形成する工程を更に含む、請求項１に記載の方法。
  7. 前記導電ゲート、前記選択ゲート、及び前記消去ゲートを形成する工程が、
    前記基板の前記第１及び第２の区域に第１のポリシリコン層を形成する工程と、
    前記基板の前記第１の区域内の前記第１のポリシリコン層上に配設されるが、前記基板の前記第２の区域内の前記第１のポリシリコン層上に配設されない第３の絶縁層を形成する工程と、
    前記基板の前記第１の区域内の前記第３の絶縁層上に配設され、前記基板の前記第２の区域内の前記第１のポリシリコン層上に配設される第２のポリシリコン層を形成する工程と、
    前記基板の前記第１及び第２の区域から前記第２のポリシリコン層を除去し、前記基板の前記第２の区域内の前記第１のポリシリコン層の一部を選択的に除去して、前記消去ゲート及び前記選択ゲートを構成するそのブロックを残す、ポリシリコンエッチングを実行する工程と、
    前記基板の前記第１の区域内の前記第１のポリシリコン層を選択的に除去して前記導電ゲートを構成するそのブロックを残す第２のポリシリコンエッチングを実行する工程と、を更に含む請求項１に記載の方法。
  8. 前記第１の区域から前記第３の絶縁材の層を除去することによって前記第１の複数のトレンチ内の前記絶縁材間に配設される前記基板の前記第１の区域内に第３の複数のトレンチを形成する工程と、
    前記第２の区域から前記第３の絶縁材の層を除去することによって前記第２の複数のトレンチ内の前記絶縁材間に配設される前記基板の前記第２の区域内に第４の複数のトレンチを形成する工程と、を更に含む請求項７に記載の方法。
  9. 前記導電ゲートのそれぞれが、前記第３のトレンチのうちの１つに少なくとも部分的に配設され、
    前記浮遊ゲートのそれぞれが、前記第４のトレンチのうちの１つに少なくとも部分的に配設され、
    前記選択ゲートのそれぞれが、前記第４のトレンチのうちの１つに少なくとも部分的に配設される、請求項８に記載の方法。
  10. 前記メモリセルのそれぞれを形成する工程が、
    前記浮遊ゲートの上にそれとは絶縁された制御ゲートを形成する工程と、
    前記ソース領域の上にそれとは絶縁された状態で、かつ前記第４のトレンチのうちの１つに少なくとも部分的に配設される消去ゲートを形成する工程と、を更に含む請求項９に記載の方法。
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