KR102540523B1 - 실리콘-온-인슐레이터 기판으로 임베디드 메모리 디바이스를 제조하는 방법 - Google Patents

실리콘-온-인슐레이터 기판으로 임베디드 메모리 디바이스를 제조하는 방법 Download PDF

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파르비츠 가자비
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난 도
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Abstract

메모리 셀들 및 일부 로직 디바이스들이 벌크 실리콘 상에 형성되는 한편, 다른 로직 디바이스들은 동일한 기판의 벌크 실리콘 위의 절연체 위의 얇은 실리콘 층 상에 형성되는 반도체 디바이스를 형성하는 방법. 메모리 디바이스들에 대한 메모리 셀 스택들, 선택 게이트 폴리, 및 소스 영역들은 로직 디바이스들이 로직 영역들에 형성되기 전에 메모리 영역에 형성된다. 메모리 영역에 게이트 스택들을 형성하는 데 사용되는 다양한 산화물, 질화물 및 폴리 층들이 로직 영역들에도 또한 형성된다. 메모리 셀 스택들 및 선택 게이트 폴리가 형성된 후에만, 하나 이상의 보호 층들에 의해 보호되는 메모리 영역은 로직 영역들로부터 제거된 메모리 셀 스택들을 형성하기 위해 사용되는 산화물, 질화물 및 폴리 층들이고, 이어서 로직 디바이스들이 형성된다.

Description

실리콘-온-인슐레이터 기판으로 임베디드 메모리 디바이스를 제조하는 방법
관련 출원
본 출원은 2018년 5월 14일자로 출원된 미국 가출원 제62/671,343호 및 2018년 8월 7일자로 출원된 미국 특허 출원 제16/057,749호의 이익을 주장한다.
기술분야
본 발명은 임베디드 비휘발성 메모리 디바이스들에 관한 것이다.
벌크 실리콘 반도체 기판 상에 형성되는 비휘발성 메모리 디바이스들은 주지되어 있다. 예를 들어, 미국 특허 제6,747310호, 제7,868,375호 및 제7,927,994호는 4개의 게이트들(플로팅 게이트, 제어 게이트, 선택 게이트, 및 소거 게이트)이 벌크 반도체 기판 상에 형성되어 있는 메모리 셀들을 개시한다. 소스 및 드레인 영역들은 기판 내로의 확산 주입 영역들로서 형성되어, 기판 내에서 그들 사이에 채널 영역을 한정한다. 플로팅 게이트는 채널 영역의 제1 부분 위에 배치되어 이를 제어하고, 선택 게이트는 채널 영역의 제2 부분 위에 배치되어 이를 제어하고, 제어 게이트는 플로팅 게이트 위에 배치되고, 소거 게이트는 소스 영역 위에 배치된다. 벌크 기판들은 이러한 타입의 메모리 디바이스들에 대해 이상적인데, 그 이유는 소스 및 드레인 영역 접합부를 형성하기 위해 기판 내로의 깊은 확산이 이용될 수 있기 때문이다.
SOI(Silicon on insulator) 디바이스들은 마이크로일렉트로닉스 분야에 주지되어 있다. SOI 디바이스들은, 기판이 고체 실리콘인 것 대신에 실리콘 표면 아래에 임베디드 절연 층으로 적층된다(즉, 실리콘-절연체-실리콘)는 점에서 벌크 실리콘 기판 디바이스들과는 상이하다. SOI 디바이스들에서, 실리콘 접합부는 실리콘 기판 내에 매립되어 있는 전기 절연체 위에 배치된 얇은 실리콘 층에 형성된다. 절연체는 전형적으로 이산화규소(산화물)이다. 이러한 기판 구성은 기생 디바이스 커패시턴스를 감소시켜서, 성능을 개선한다. SOI 기판들은 SIMOX(separation by implantation of oxygen)(산소 이온 빔 주입을 이용하여 산소의 주입에 의해 분리함 - 미국 특허 제5,888,297호 및 제5,061,642호 참조), 웨이퍼 접합(산화된 실리콘을 제2 기판과 접합시키고 제2 기판의 대부분을 제거함 - 미국 특허 제4,771,016호 참조), 또는 시딩(seeding)(절연체 바로 위에 최상측 실리콘 층을 성장시킴 - 미국 특허 제5,417,180호 참조)에 의해 제조될 수 있다.
최종적으로, 비휘발성 메모리 디바이스들(즉, 전형적으로 임베디드 메모리 디바이스들로 지칭됨)과 동일한 기판 상에 고전압, 입력/출력 및/또는 아날로그 디바이스들과 같은 코어 로직 디바이스들을 형성하는 것이 알려져 있으며, 코어 로직 디바이스들은 SOI 구성을 갖는 제1 기판 영역에 형성되고, 메모리 디바이스들은 벌크 실리콘 구성을 갖는 제2 기판 영역에 형성된다. 예를 들어, 미국 특허 제9,431,407호를 참조한다. 그러나, 소정 게이트 구조물의 진보는 그러한 복합 구조물을 제조하는 종래의 방법들과는 호환되지 않는데, 이는 메모리 셀들을 형성하는 데 있어서 소정 프로세싱 단계들이 로직 디바이스들의 형성에 불리한 영향을 미치며, 그 반대의 경우에도 마찬가지이기 때문이다.
전술된 문제들 및 요구는 하기를 포함하는 반도체 디바이스를 형성하는 방법에 의해 해결된다:
벌크 실리콘, 상기 벌크 실리콘 바로 위의 제1 절연 층, 및 상기 제1 절연 층 바로 위의 실리콘 층을 포함하는 기판을 제공하는 단계;
상기 제1 절연 층 및 상기 실리콘 층을 상기 기판의 제2 영역에 유지하면서, 상기 실리콘 층 및 상기 제1 절연 층을 상기 기판의 제1 영역으로부터 제거하는 단계;
상기 기판의 제1 영역 내의 상기 벌크 실리콘 위에 배치되고 그로부터 절연되며 상기 기판의 제2 영역 내의 상기 실리콘 층 위에 배치되고 그로부터 절연되는 제1 폴리실리콘 층을 형성하는 단계;
상기 기판의 제1 및 제2 영역들 내의 상기 제1 폴리실리콘 층 위에 배치되고 그로부터 절연되는 제2 폴리실리콘 층을 형성하는 단계;
상기 기판의 제2 영역 내의 상기 제1 및 제2 폴리실리콘 층들을 유지시키면서 상기 기판의 제1 영역 내의 상기 제1 및 제2 폴리실리콘 층들의 부분들을 선택적으로 제거하기 위해 하나 이상의 에치들을 수행하는 단계 - 상기 하나 이상의 에치들은 상기 기판의 제1 영역 내의 상기 제1 및 제2 폴리실리콘 층들의 이격된 스택 구조물들의 쌍들을 발생시킴 -;
상기 스택 구조물들의 쌍들 중 하나의 쌍 사이에 각각 배치되는 상기 기판의 제1 영역 내의 상기 벌크 실리콘 내에 제1 소스 영역들을 형성하는 단계;
상기 기판의 제1 영역 내의 상기 벌크 실리콘 위에 배치되고 그로부터 절연되며 상기 스택 구조물들 사이에 배치되는 제3 폴리실리콘 층을 형성하는 단계;
상기 스택 구조물들 및 상기 제3 폴리실리콘 층 위에서 상기 기판의 제1 영역 내에 하나 이상의 보호 층들을 형성하는 단계;
상기 기판의 제1 영역 내에 상기 하나 이상의 보호 층들을 형성한 후에, 상기 기판의 제2 영역으로부터 상기 제1 및 제2 폴리실리콘 층들을 제거하는 단계;
상기 기판의 제2 영역으로부터 상기 제1 및 제2 폴리실리콘 층들을 제거한 후에, 상기 기판의 제2 영역에 로직 디바이스들을 형성하는 단계 - 상기 로직 디바이스들 각각을 형성하는 단계는,
상기 실리콘 층에, 이격된 제2 소스 및 제1 드레인 영역들을 형성하는 단계, 및
상기 실리콘 층의 일부분의 위에 있으면서 그로부터 절연되는 전도성 게이트를 상기 제2 소스 영역과 상기 제1 드레인 영역 사이에 형성하는 단계를 포함함 -;
상기 로직 디바이스들을 형성한 후에, 상기 기판의 제1 영역 내의 상기 하나 이상의 보호 층들을 제거하는 단계;
상기 스택 구조물들 중 하나에 인접하게 각각 배치되는 상기 제3 폴리실리콘 층의 복수의 블록들을 형성하기 위해 상기 기판의 제1 영역 내의 상기 제3 폴리실리콘 층의 부분들을 에칭하는 단계; 및
상기 기판의 제1 영역 내의 상기 벌크 실리콘 내에 제2 드레인 영역들을 형성하는 단계 - 각각의 제2 드레인 영역은 상기 제3 폴리실리콘 층의 블록들 중 하나에 인접하게 배치됨.
반도체 디바이스를 형성하는 방법은,
벌크 실리콘, 상기 벌크 실리콘 바로 위의 제1 절연 층, 및 상기 제1 절연 층 바로 위의 실리콘 층을 포함하는 기판을 제공하는 단계;
상기 제1 절연 층 및 상기 실리콘 층을 상기 기판의 제2 영역 및 상기 기판의 제3 영역에 유지하면서, 상기 실리콘 층 및 상기 제1 절연 층을 상기 기판의 제1 영역으로부터 제거하는 단계;
상기 기판의 제1 영역 내의 상기 벌크 실리콘 위에 배치되고 그로부터 절연되며 상기 기판의 제2 및 제3 영역들 내의 상기 실리콘 층 위에 배치되고 그로부터 절연되는 제1 폴리실리콘 층을 형성하는 단계;
상기 기판의 제1, 제2, 및 제3 영역들 내의 상기 제1 폴리실리콘 층 위에 배치되고 그로부터 절연되는 제2 폴리실리콘 층을 형성하는 단계;
상기 기판의 제2 및 제3 영역들 내의 상기 제1 및 제2 폴리실리콘 층들을 유지시키면서 상기 기판의 제1 영역 내의 상기 제1 및 제2 폴리실리콘 층들의 부분들을 선택적으로 제거하기 위해 하나 이상의 에치들을 수행하는 단계 - 상기 하나 이상의 에치들은 상기 기판의 제1 영역 내의 상기 제1 및 제2 폴리실리콘 층들의 이격된 스택 구조물들의 쌍들을 발생시킴 -;
상기 스택 구조물들의 쌍들 중 하나의 쌍 사이에 각각 배치되는 상기 기판의 제1 영역 내의 상기 벌크 실리콘 내에 제1 소스 영역들을 형성하는 단계;
상기 기판의 제1 영역 내의 상기 벌크 실리콘 위에 배치되고 그로부터 절연되며 상기 스택 구조물들 사이에 배치되는 제3 폴리실리콘 층을 형성하는 단계;
상기 스택 구조물들 및 상기 제3 폴리실리콘 층 위에서 상기 기판의 제1 영역 내에 하나 이상의 보호 층들을 형성하는 단계;
상기 기판의 제1 영역 내에 상기 하나 이상의 보호 층들을 형성한 후에, 상기 기판의 제2 영역 및 제3 영역으로부터 상기 제1 및 제2 폴리실리콘 층들을 제거하는 단계;
상기 기판의 제2 영역 및 제3 영역으로부터 상기 제1 및 제2 폴리실리콘 층들을 제거한 후에, 상기 기판의 제3 영역으로부터 상기 실리콘 층 및 상기 제1 절연 층을 제거하는 단계;
상기 기판의 제2 영역으로부터 상기 제1 및 제2 폴리실리콘 층들을 제거한 후에, 상기 기판의 제2 영역에 제1 로직 디바이스들을 형성하는 단계 - 상기 제1 로직 디바이스들 각각을 형성하는 단계는,
상기 실리콘 층에, 이격된 제2 소스 및 제1 드레인 영역들을 형성하는 단계, 및
상기 실리콘 층의 일부분의 위에 있으면서 그로부터 절연되는 제1 전도성 게이트를 상기 제2 소스 영역과 상기 제1 드레인 영역 사이에 형성하는 단계를 포함함 -;
상기 기판의 제3 영역으로부터 상기 실리콘 층 및 상기 제1 절연 층을 제거한 후에, 상기 기판의 제3 영역에 제2 로직 디바이스들을 형성하는 단계 - 상기 제2 로직 디바이스들 각각을 형성하는 단계는,
상기 기판의 제3 영역의 벌크 실리콘에 이격된 제3 소스 및 제2 드레인 영역들을 형성하는 단계, 및
상기 벌크 실리콘의 일부분의 위에 있고 그로부터 절연되는 제2 전도성 게이트를 상기 제3 소스 영역과 상기 제2 드레인 영역 사이에 형성하는 단계를 포함함 -;
상기 제1 및 제2 로직 디바이스들을 형성한 후에, 상기 기판의 제1 영역 내의 상기 하나 이상의 보호 층들을 제거하는 단계;
상기 스택 구조물들 중 하나에 인접하게 각각 배치되는 상기 제3 폴리실리콘 층의 복수의 블록들을 형성하기 위해 상기 기판의 제1 영역 내의 상기 제3 폴리실리콘 층의 부분들을 에칭하는 단계; 및
상기 기판의 제1 영역 내의 상기 벌크 실리콘 내에 제3 드레인 영역들을 형성하는 단계 - 각각의 제3 드레인 영역은 상기 제3 폴리실리콘 층의 블록들 중 하나에 인접하게 배치됨 - 를 포함한다.
반도체 디바이스는,
기판 - 상기 기판은,
벌크 실리콘의 제1 영역,
제1 절연 층이 벌크 실리콘 바로 위에 있고 실리콘 층이 상기 제1 절연 층 바로 위에 있는 제2 영역, 및
벌크 실리콘의 제3 영역을 갖고,
상기 기판의 제1 및 제3 영역들에는 절연 재료 위에 어떠한 실리콘 층도 배치되지 않음 -;
상기 제1 영역에 형성되는 메모리 셀들 - 상기 메모리 셀들 각각은,
상기 벌크 실리콘에 형성되며, 사이에 연장되는 상기 벌크 실리콘의 제1 채널 영역을 한정하는 이격된 제1 소스 및 제1 드레인 영역들,
상기 제1 채널 영역의 제1 부분 위에 배치되고 그로부터 절연되는 플로팅 게이트,
상기 제1 채널 영역의 제2 부분 위에 배치되고 그로부터 절연되는 선택 게이트,
상기 플로팅 게이트 위에 배치되고 그로부터 절연되는 제어 게이트, 및
상기 제1 소스 영역 위에 배치되고 그로부터 절연되는 소거 게이트를 포함함 -;
상기 제2 영역에 형성되는 제1 로직 디바이스들 - 상기 제1 로직 디바이스들 각각은,
상기 실리콘 층에 형성되며, 사이에 연장되는 상기 실리콘 층의 제2 채널 영역을 한정하는 이격된 제2 소스 및 제2 드레인 영역들, 및
상기 제2 채널 영역 위에 배치되고 그로부터 절연되는 제1 전도성 게이트를 포함함 -;
상기 제3 영역에 형성되는 제2 로직 디바이스들 - 상기 제2 로직 디바이스들 각각은,
상기 벌크 실리콘에 형성되며, 사이에 연장되는 상기 벌크 실리콘의 제3 채널 영역을 한정하는 이격된 제3 소스 및 제3 드레인 영역들, 및
상기 제3 채널 영역 위에 배치되고 그로부터 절연되는 제2 전도성 게이트를 포함함 - 을 포함한다.
발명의 일 양태에 따른 반도체 디바이스를 형성하는 방법으로서, 상기 방법은,
벌크 실리콘, 상기 벌크 실리콘 바로 위의 제1 절연 층, 및 상기 제1 절연 층 바로 위의 실리콘 층을 포함하는 기판을 제공하는 단계;
상기 제1 절연 층 및 상기 실리콘 층을 상기 기판의 제2 영역 및 상기 기판의 제3 영역에 유지하면서, 상기 실리콘 층 및 상기 제1 절연 층을 상기 기판의 제1 영역으로부터 제거하는 단계;
상기 기판의 제1 영역 내에서 제2 절연 층에 의해 상기 벌크 실리콘으로부터 절연되도록 상기 벌크 실리콘 위에 배치되는, 그리고, 상기 기판의 제2 및 제3 영역들 내에 제2 절연 층에 의해 상기 실리콘 층으로부터 절연되도록 상기 실리콘 층 위에 배치되는, 제1 폴리실리콘 층을 형성하는 단계;
상기 기판의 제1, 제2, 및 제3 영역들 내에서 제3 절연층에 의해 상기 제1 폴리실리콘 층으로부터 절연되도록 상기 제1 폴리실리콘 층 위에 배치되는 제2 폴리실리콘 층을 형성하는 단계;
상기 기판의 제2 및 제3 영역들 내에서 상기 제1 및 제2 폴리실리콘 층들 및 제2 및 제3 절연 층을 유지시키면서 상기 기판의 제1 영역 내에서 상기 제1 및 제2 폴리실리콘 층들 및 제2 및 제3 절연층의 부분들을 선택적으로 제거하기 위해 하나 이상의 에치들을 수행하는 단계 - 상기 하나 이상의 에치들은 상기 기판의 제1 영역 내의 상기 제1 및 제2 폴리실리콘 층들의 이격된 스택 구조물들의 쌍들을 발생시킴 -;
상기 스택 구조물들의 쌍들 중 하나의 쌍 사이에 각각 배치되는 상기 기판의 제1 영역 내의 상기 벌크 실리콘 내에 제1 소스 영역들을 형성하는 단계;
상기 기판의 제1 영역 내의 상기 벌크 실리콘 위에 배치되고 그로부터 절연되며 상기 스택 구조물들 사이에 배치되는 제3 폴리실리콘 층을 형성하는 단계;
상기 스택 구조물들 및 상기 제3 폴리실리콘 층 위에서 상기 기판의 제1 영역 내에 하나 이상의 보호 층들을 형성하는 단계;
상기 기판의 제1 영역 내에 상기 하나 이상의 보호 층들을 형성한 후에, 상기 기판의 제2 영역 및 제3 영역으로부터 상기 제1 및 제2 폴리실리콘 층들을 제거하는 단계;
상기 기판의 제2 영역 및 제3 영역으로부터 상기 제1 및 제2 폴리실리콘 층들을 제거한 후에, 상기 기판의 제3 영역으로부터 상기 실리콘 층 및 상기 제1 절연 층을 제거하는 단계;
상기 기판의 제2 영역으로부터 상기 제1 및 제2 폴리실리콘 층들을 제거한 후에, 상기 기판의 제2 영역에 제1 로직 디바이스들을 형성하는 단계 - 상기 제1 로직 디바이스들 각각은 상기 실리콘 층의 일부분의 위에 있으면서 그로부터 절연되는 제1 전도성 게이트를 포함함;
상기 기판의 제3 영역으로부터 상기 실리콘 층 및 상기 제1 절연 층을 제거한 후에, 상기 기판의 제3 영역에 제2 로직 디바이스들을 형성하는 단계 - 상기 제2 로직 디바이스들 각각은, 상기 벌크 실리콘의 일부분의 위에 있고 그로부터 절연되는 제2 전도성 게이트를 포함함;
상기 제1 및 제2 로직 디바이스들을 형성한 후에, 상기 기판의 제1 영역 내의 상기 하나 이상의 보호 층들을 제거하는 단계;
상기 스택 구조물들 중 하나에 인접하게 각각 배치되는 상기 제3 폴리실리콘 층의 복수의 블록들을 형성하기 위해 상기 기판의 제1 영역 내의 상기 제3 폴리실리콘 층의 부분들을 에칭하는 단계;
제1 전도성 게이트 각각에 대하여, 상기 실리콘 층 내에 이격된 제3 소스 및 제2 드레인 영역을 형성하는 단계 - 상기 제1 전도성 게이트는 제3 소스 및 제2 드레인 영역 사이에 놓임; 및
제2 전도성 게이트 각각에 대하여, 상기 벌크 실리콘 내에 이격된 제3 소스 및 제2 드레인 영역을 형성하는 단계 - 상기 제2 전도성 게이트는 제3 소스 및 제2 드레인 영역 사이에 놓임; 및
상기 기판의 제1 영역 내의 상기 벌크 실리콘 내에 제3 드레인 영역들을 형성하는 단계 - 각각의 제3 드레인 영역은 상기 제3 폴리실리콘 층의 블록들 중 하나에 인접하게 배치됨 - 를 포함한다.
본 발명의 다른 목적들 및 특징들이 명세서, 청구범위 및 첨부 도면의 검토에 의해 명백해질 것이다.
도 1은 메모리 디바이스를 형성하는 데 사용되는 SOI 기판을 도시한 단면도이다.
도 2a 내지 도 16a는 메모리 디바이스를 형성하는 데 있어서의 단계들을 도시하는 (CG 방향의) 메모리 영역의 단면도들이다.
도 2b 내지 도 16b는 메모리 디바이스를 형성하는 데 있어서의 단계들을 도시하는 (BL 방향의) 메모리 영역의 단면도들이다.
도 2c 내지 도 16c는 메모리 디바이스를 형성하는 데 있어서의 단계들을 도시하는 제1 로직 영역의 단면도들이다.
도 2d 내지 도 16d는 메모리 디바이스를 형성하는 데 있어서의 단계들을 도시하는 제2 로직 영역의 단면도들이다.
본 발명은, 비휘발성 메모리 셀들이 SOI 기판 상의 코어 로직 디바이스들 옆에 형성되는 임베디드 메모리 디바이스를 형성하는 개선된 방법이다. 임베디드 절연체는 비휘발성 메모리가 형성되는 SOI 기판의 메모리 영역으로부터 제거되고, 제2 로직 영역으로부터 제거되지만, SOI 기판의 제1 로직 영역에는 유지된다. 메모리 셀들은 로직 영역들에 불리한 영향을 주지 않으면서 메모리 영역에 형성되고, 로직 디바이스들은 메모리 영역 내의 이전에 형성된 구조물들에 불리한 영향을 주지 않으면서 로직 영역들에 형성된다.
SOI 기판 상에 임베디드 메모리 디바이스들을 형성하는 프로세스는, 도 1에 도시된 바와 같이 SOI 기판(10)을 제공함으로써 시작된다. SOI 기판은 3개의 부분들, 즉 벌크 실리콘(10a), 실리콘(10a) 위의 절연 재료(예컨대, 산화물)의 층(10b), 및 절연체 층(10b) 위의 얇은 실리콘 층(10c)을 포함한다. SOI 기판들을 형성하는 것은 전술된 바와 같이 본 기술 분야에 그리고 앞서 확인된 미국 특허들에서 주지되어 있으며, 따라서 본 명세서에서 추가로 기술되지 않는다.
이산화규소(산화물) 층(12)이 실리콘 층(10c) 상에 형성된다. 질화규소(질화물) 층(14)이 산화물 층(12) 상에 형성된다. 생성된 구조물들은 도 2a 내지 도 2d에 도시되어 있다. 도 2a는 (메모리 셀들이 형성되고 있는) 메모리 영역의, 제어 게이트(CG) 방향(제어 게이트 라인들이 연장될 방향)으로의 단면도이다. 도 2b는 메모리 영역의, 비트 라인(BL) 방향(비트 라인들이 연장될 방향)으로의 단면도이다. 도 2c 내지 도 2d는 (로직 디바이스들이 형성되고 있는) 제1 및 제2 로직 영역들의 단면도들이다.
질화물 층(14) 상에 포토레지스트 재료를 형성하고, 이어서 광 마스크를 사용하여 포토레지스트 재료를 광에 선택적으로 노출시키고, 이어서 포토레지스트 재료의 부분들을 선택적으로 제거하여 하부 재료(본 경우에서는 질화물 층(14))의 부분들을 노출시키는 것을 포함하는 포토리소그래피 마스킹 프로세스가 수행된다. 하나 이상의 에치 프로세스들이, 질화물 및 산화물 층들(14/12)을 통하고, 실리콘 층(10c)을 통하고, 절연 층(10b)을 통하고, 벌크 실리콘(10a) 내로 트렌치들(18)을 생성하도록 수행된다. (포토레지스트 제거 후) 생성된 구조물이 도 3a 내지 도 3d에 도시되어 있다.
트렌치들(18)이 산화물 침착 및 화학적 기계적 연마(CMP)에 의해 산화물(19)(STI 산화물)로 충전된다. 이어서 질화물 에치를 이용하여 질화물 층(14)을 제거한다. ONO(산화물-질화물-산화물) 층(20)이 로직 영역들 내의 산화물 층(12) 상에 형성된다. 로직 영역들이 포토레지스트로 커버되고, 산화물/질화물/실리콘 에치들이 수행되어 ONO 층(20), 산화물 층(12), 실리콘 층(10c), 및 산화물 층(10b)을 메모리 영역으로부터 제거하여 벌크 실리콘(10a)을 노출시킨다. 산화물 층(22)(FG 게이트 산화물)이 벌크 실리콘(10a) 상에 형성된다. 포토레지스트 제거 후에, 도 4a 내지 도 4d에 도시된 바와 같이, 폴리실리콘 침착, 주입, 어닐링 및 CMP가 수행되어, 메모리 영역 내의 산화물 층(22) 상에 그리고 로직 영역들 내의 ONO 층(20) 상에 폴리 층(24)(FG 폴리)을 형성한다. 폴리 층(24)이 STI 산화물(19) 이후에 형성되는 것으로 개시되고 도시되어 있지만, 대신에 폴리 층(24)이 먼저 형성될 수 있고, 이어서 트렌치들(18)이 폴리 층(24)을 통해 형성되고 STI 산화물(19)로 충전된다는 것을 주목해야 한다.
ONO 층(26)이 폴리 층(24) 상에 형성된다. 폴리실리콘 침착, 주입 및 어닐링에 의해 폴리 층(28)이 ONO 층(26) 상에 형성된다. 절연 층(30)이 폴리 층(28) 상에 형성된다. 마스킹 프로세스가 수행되어 포토레지스트를 갖는 구조물을 커버하고, 포토레지스트의 부분들을 선택적으로 제거하여 메모리 영역 내의 층(30)의 부분들만을 노출시킨다. 에치가 이용되어 층(30)의 노출된 부분들을 제거하여, 메모리 영역 내의 폴리 층(28)의 부분들만을 노출시킨다. 포토레지스트 제거 후에, 하나 이상의 에치들이 수행되어 메모리 영역 내의 폴리 층(28) 및 ONO 층(26)의 노출된 부분들만을 제거하여, 절연체(30), 폴리(28), 및 절연체(26)의 이격된 스택 구조물들(S1, S2)의 쌍들을 남긴다. 폴리 층(24)의 상부 표면이 또한 에칭되어, 상부 표면의 부분들이 스택들(S1, S2)에 접근함에 따라 그들을 상향으로 경사지게 남긴다. 층(30), 폴리 층(28) 및 ONO 층(26)은 로직 영역들에 그대로 남아 있다. 생성된 구조물들이 도 5a 내지 도 5d에 도시되어 있다.
질화물 침착 및 에치가 이용되어 메모리 영역 내의 스택들(S1, S2)의 측면들을 따라서 스페이서들(32)을 형성한다. 도 6a 내지 도 6d에 도시된 바와 같이, 산화물 침착 및 에치가 이용되어 질화물 스페이서들(32)의 측면들을 따라서 스페이서들(34)을 형성한다. 포토레지스트가 스택들(S1, S2)의 쌍 각각 사이에 있는 영역(본 명세서에서 내부 스택 영역으로 지칭됨)에 걸쳐서 그리고 로직 영역들에 걸쳐서 형성되지만, 스택들(S1, S2)의 쌍 각각의 외부 영역(즉, 본 명세서에서 외부 스택 영역으로 지칭되는, 스택들(S1/S2)의 각각의 쌍 사이의 영역)은 노출시킨 채로 둔다. 산화물 에치가 이용되어 외부 스택 영역들 내의 산화물 스페이서(34)들을 제거한다. (포토레지스트 제거 후) 생성된 구조물이 도 7a 내지 도 7d에 도시되어 있다. 도 6a 내지 도 6d 및 도 7a 내지 도 7d에 도시된 프로세싱 단계들은 선택적이다.
폴리 에치가 수행되어 폴리 층(24)의 노출된 부분들을 제거하여, 각각의 이격된 스택 구조물(S1/S2)은 폴리(24)를 또한 포함한다. 도 8a 내지 도 8d에 도시된 바와 같이, 산화물 침착 및 산화물 이방성 에치에 의해 폴리 층(24)의 노출된 단부들 상에 산화물 스페이서들(36)이 형성된다. 구조물은 내부 스택 영역들을 제외하고는 포토레지스트(PR)로 커버된다. 도 9a 내지 도 9d에 도시된 바와 같이, 주입 프로세스가 수행되어 스택(S1)과 스택(S2) 사이의 기판 내에 소스 영역들(38)을 형성한다. 습식 에치가 이용되어 내부 스택 영역들 내의 산화물 스페이서들(36)을 제거한다. 포토레지스트 제거 후에, 산화물 형성에 의해 내부 스택 영역 내의 폴리 층(24)의 노출된 부분들 상에 터널 산화물(40)이 형성된다. 마스킹 단계가 이용되어 내부 스택 영역들을 포토레지스트로 커버하고, 산화물 에치가 이용되어 외부 스택 영역들 내의 노출된 산화물을 제거한다. (포토레지스트 제거 후) 생성된 구조물이 도 10a 내지 도 10d에 도시되어 있다.
산화물 층(WL 산화물)(42)이 외부 스택 영역들 내의 노출된 기판 표면 부분들 상에 형성된다. 폴리 층(44)이 폴리실리콘 침착에 의해 구조물 위에 형성된다. 도 11a 내지 도 11d에 도시된 바와 같이, 폴리 CMP 및/또는 폴리 에치 백 프로세스가 이용되어, 스택들(S1, S2)의 상부들 아래에 있는 폴리 층(44) 상부 표면을 평탄화하고 리세스를 형성하고, 로직 영역들로부터 폴리 층을 제거한다. 이는 메모리 셀 형성의 대부분을 완성한다.
하나 이상의 층들이 산화물(46) 및/또는 질화물(48)과 같은 구조물 위에 형성된다. 포토레지스트(PR)는 메모리 영역에 형성되지만 로직 영역들 상에는 형성되지 않는다(즉, 포토레지스트는 로직 영역들로부터 제거된다). 이어서, 도 12a 내지 도 12d에 도시된 바와 같이, 일련의 에치들이 수행되어 로직 영역들 내의 산화물 층(12) 위의 재료의 모든 층들을 제거한다. 마스킹 단계가 수행되어 제1 로직 영역을 포토레지스트(PR)로 커버하지만(도 12c) 제2 로직 영역은 커버하지 않는다(도 12d). 하나 이상의 에치들이 수행되어 제2 로직 영역으로부터 산화물 층(12), 실리콘 층(10c) 및 산화물 층(10b)을 제거하여, 벌크 실리콘(10a)을 노출시킨다. 생성된 구조물이 도 13a 내지 도 13d에 도시되어 있다. 포토레지스트 제거 후에, 로직 영역들의 상이한 부분들에 대해 일련의 주입들이 수행될 수 있다. 다음으로, 산화물 에치가 이용되어 제1 로직 영역으로부터 산화물 층(12)을 제거하여, 실리콘 층(10c)을 노출시킨다. 이어서, HKMG 로직 프로세스가 이용되어 하이-k 절연 층 위에 금속 게이트들을 형성한다. 구체적으로, 이러한 프로세스는 구조물 위에 하이-K 절연체 재료(50)의 층을 형성하는 것을 포함한다. 하이-K 절연 재료는, HfO2, ZrO2, TiO2, Ta2O5, 또는 다른 적절한 재료들 등과 같은, 산화물의 유전 상수 K보다 더 큰 유전 상수 K를 갖는 절연 재료이다. 알루미늄, Ti, TiAlN, TaSiN 등과 같은 금속 재료의 층이 하이-K 재료 층(50) 위에 형성된다. 마스킹 단계가 수행되어 금속 층의 부분들을 포토레지스트로 선택적으로 커버하고, 이에 의해 금속 재료 및 하이-K 절연체의 노출된 부분들이 하나 이상의 에치들에 의해 제거되어, 제1 및 제2 로직 영역들 내의 하이-K 절연체 재료(50)의 얇은 블록들(스트립들) 상에 금속 재료의 블록들(52)을 남기고, 메모리 영역에는 그러한 재료들을 남기지 않는데, 이는 도 14a 내지 도 14d에 도시된 바와 같다. 이는 로직 디바이스 형성의 대부분을 완성한다.
마스킹 단계가 이용되어 포토레지스트로 로직 영역들을 커버하고, 질화물 및 산화물 에치들이 이용되어 메모리 영역의 질화물 층(48) 및 산화물 층(46)을 제거하여, 폴리 층(44)을 노출시키는데, 이는 (포토레지스트 제거 후) 도 15a 내지 도 15d에 도시된 바와 같다. 마스킹 단계가 이용되어 스택들(S1, S2)의 인접한 쌍들 사이의 구조물의 부분들을 제외한 로직 영역들 및 메모리 영역(외부 스택 영역들)을 커버한다. 이어서, 폴리 에치가 이용되어 폴리 층(44)의 노출된 부분들을 제거하여, 외부 스택 영역들 내에 폴리 블록들(44a)을 남긴다. 하나 이상의 주입 프로세스들이 수행되어 메모리 영역 내의 폴리 블록들(44a)에 인접한 벌크 기판(10) 내에 드레인 영역들(54)을 형성하고, 로직 영역들 내의 금속 블록들(52)에 인접한 벌크 기판(10a) 또는 실리콘 층(10c) 내에 소스 및 드레인 영역들(56, 58)을 형성하는데, 이는 (포토레지스트 제거 후) 도 16a 내지 도 16d에 도시된 바와 같다.
도 16a 및 도 16b에 도시된 최종 메모리 셀 구조물은 2개의 드레인 영역들(54)로부터 이격된 소스 영역(38)을 각각 공유하는 메모리 셀들의 쌍들을 포함하는데, 이때 벌크 실리콘(10a) 내의 채널 영역들(60)이 이들 사이에 연장된다. 각각의 메모리 셀은 전도성을 제어하기 위해 채널 영역(60)의 제1 부분 위에 배치되고 그로부터 절연되는 플로팅 게이트(24a), 전도성을 제어하기 위해 채널 영역(60)의 제2 부분 위에 배치되고 그로부터 절연되는 선택 게이트(44a), 플로팅 게이트(24a) 위에 배치되고 그로부터 절연되는 제어 게이트(28a), 및 (메모리 셀들의 쌍에 의해 공유되는) 소스 영역(38) 위에 배치되고 그로부터 절연되는 소거 게이트(44b)를 포함한다. 메모리 셀들의 쌍들은 컬럼(column) 방향(BL 방향)으로 연장되고, 메모리 셀들의 컬럼들이 형성되어 있고, 이때 절연체(19)가 인접한 컬럼들 사이에 있다. 제어 게이트들의 로우(row)가 메모리 셀들의 전체 로우에 대해 제어 게이트들을 서로 연결하는 연속 제어 게이트 라인으로서 형성된다. 선택 게이트들의 로우가 메모리 셀들의 전체 로우에 대해 선택 게이트들을 서로 연결하는 연속 선택 게이트 라인으로서 형성된다. 소거 게이트들의 로우가 메모리 셀들의 쌍들의 전체 로우에 대해 소거 게이트들을 서로 연결하는 연속 소거 게이트 라인으로서 형성된다.
최종 로직 디바이스들이 도 16c 및 도 16d에 도시되어 있다. 도 16c의 제1 로직 영역에서, 각각의 로직 디바이스는 실리콘 층(10c) 내의 이격된 소스 및 드레인 영역들(56, 58) - 실리콘 층(10c)의 채널 영역(62)이 이들 사이에서 연장됨 -, 및 전도성을 제어하기 위해 채널 영역(62) 위에 배치되고 그로부터 절연된 금속 게이트(52)를 포함한다. 도 16d의 제2 로직 영역에서, 각각의 로직 디바이스는 벌크 실리콘 기판(10a) 내의 이격된 소스 및 드레인 영역들(56, 58), 및 전도성을 제어하기 위해 채널 영역(62) 위에 배치되고 그로부터 절연된 금속 게이트(52)를 포함한다.
메모리 셀들 및 로직 디바이스들을 동일한 기판 상에 형성하는 전술된 방법에는 다수의 이점들이 있다. 첫째, 벌크 실리콘 상에 형성된 메모리 셀들, 벌크 실리콘 상에 형성된 로직 디바이스들, 및 벌크 실리콘 위의 절연체 위에 있는 얇은 실리콘 층 상에 형성된 로직 디바이스들은 모두 동일한 기판 상에 함께 형성된다. 둘째, 소스 영역을 포함한, 메모리 셀 스택들 및 선택 게이트 폴리는 로직 디바이스들이 로직 영역들에 형성되기 전의 메모리 영역에 형성된다. 그리고, 메모리 영역에 게이트 스택들(S1/S2)을 형성하는 데 사용되는 다양한 산화물, 질화물 및 폴리 층들이 로직 영역들에도 또한 형성된다. 메모리 셀 스택들(및 선택 게이트 폴리)이 형성된 후에만, 하나 이상의 보호 층들(예컨대, 산화물(46) 및/또는 질화물(48))에 의해 보호되는 메모리 영역은 로직 영역들로부터 제거된 메모리 셀 스택들을 형성하기 위해 사용되는 산화물, 질화물 및 폴리 층들이다. 이들이 제거되기 전에, 이들 층들은, 기판의 로직 영역들에 불리한 영향을 줄 수 있는 메모리 셀들을 형성하는 데 이용되는 프로세싱 단계들로부터, 로직 영역들, 및 특히 벌크 실리콘 및 얇은 실리콘 층을 보호한다. 셋째, 메모리 영역에서 메모리 스택들(S1/S2)을 형성하기 위해 사용되는 산화물, 질화물 및 폴리 층들의 로직 영역들 내의 포함은 실질적으로 동일한 높이의 모든 영역들에 구조물들을 유지시킴으로써 메모리 셀 형성을 더 용이하게 한다(예컨대, 동일한 높이의 토폴로지(topology)는 메모리 영역에서 더 정확한 CMP를 제공한다). 넷째, 로직 디바이스 형성 동안, 메모리 영역은 산화물 및/또는 질화물 층(46, 48)에 의해 보호되어, 메모리 셀 스택들이, 로직 디바이스들에 대한 금속 게이트들의 형성을 포함한, 로직 디바이스들을 형성하는 데 사용되는 프로세싱 단계들에 의해 불리한 영향을 받지 않는다. 다섯째, 전술된 형성 프로세스는, 메모리 셀들의 소스 및 드레인 영역들(38/54) 및 제2 로직 영역 내의 로직 디바이스들의 소스 및 드레인 영역들(56, 58)이, 제1 로직 영역 내의 실리콘 층(10c) 내의 소스 및 드레인 영역들(56/58)이 벌크 실리콘(10a) 내로 확장된 것보다 더 깊게 확장되게 한다. 여섯째, 프로세스는, 또한, 동일한 폴리실리콘 침착 프로세스가 메모리 영역에 소거 및 선택 게이트들(44b/44a)을 형성하는 것을 허용한다. 일곱째, 메모리 셀 게이트들이 더 양호한 성능 및 제어를 위해 폴리실리콘으로 형성되는 동안, 로직 디바이스 게이트들은 더 양호한 전도성을 위해 하이-K 절연체 및 금속으로 형성된다. 여덟째, 로직 디바이스들 중 일부가 SOI(즉, 제1 로직 영역) 상에 형성되는 한편, 다른 로직 디바이스들(즉, 제2 로직 영역) 및 메모리 셀들은 벌크 실리콘 상에 형성되고, 이는 그들의 사용들(고 전압 동작 대 저 전압 동작 등)에 따라 다양한 성능의 로직 디바이스들을 제공한다.
본 발명은 전술되고 본 명세서에 예시된 실시예(들)로 제한되는 것이 아니라, 첨부된 청구범위의 범주 내에 있는 임의의 그리고 모든 변형들을 포괄한다는 것이 이해될 것이다. 예를 들어, 본 명세서에서 본 발명에 대한 언급은 임의의 청구항 또는 청구항 용어의 범위를 제한하는 것이 아니라, 대신에 단지 청구항들 중 하나 이상에 의해 커버될 수 있는 하나 이상의 특징들에 대해 언급하는 것으로 의도된다. 전술된 재료들, 프로세스들, 및 수치 예들은 단지 예시적인 것일 뿐이며, 청구항들을 제한하는 것으로 간주되어서는 안된다. 또한, 청구범위 및 명세서로부터 자명한 바와 같이, 모든 방법 단계들은 도시되거나 청구되는 정확한 순서로 수행되어야 하는 것이 아니라, 청구범위에서 다른 방식으로 지정되지 않는다면, 본 발명의 메모리 셀 영역 및 로직 영역들의 적절한 형성을 허용하는 임의의 순서로 수행되면 된다. 소정 응용예들의 경우, 제2 로직 영역 및 그의 로직 디바이스들은 생략될 수 있다. 마지막으로, 재료의 단일 층들이 그러한 또는 유사한 재료들의 다수의 층들로서 형성될 수 있고, 그 반대도 마찬가지이다.
본 명세서에 사용된 바와 같이, 용어들 "~ 위에" 및 "~ 상에" 둘 모두는 "직접적으로 ~ 상에"(어떠한 중간 재료들, 요소들 또는 공간도 사이에 배치되지 않음)와 "간접적으로~ 상에"(중간 재료들, 요소들 또는 공간이 사이에 배치됨)를 포괄적으로 포함한다는 것에 유의하여야 한다. 마찬가지로, "인접한"이라는 용어는 "직접적으로 인접한"(사이에 어떠한 중간의 재료들, 요소들 또는 공간도 배치되지 않음) 및 "간접적으로 인접한"(사이에 중간의 재료들, 요소들 또는 공간이 배치됨)을 포함한다. 예를 들어, "기판 위에" 요소를 형성하는 것은 어떠한 중간 재료들/요소들도 사이에 갖지 않고서 직접적으로 기판 상에 요소를 형성하는 것뿐만 아니라, 하나 이상의 중간 재료들/요소들을 사이에 갖고서 간접적으로 기판 상에 요소를 형성하는 것을 포함할 수 있다.

Claims (18)

  1. 삭제
  2. 삭제
  3. 삭제
  4. 삭제
  5. 삭제
  6. 반도체 디바이스를 형성하는 방법으로서,
    벌크 실리콘, 상기 벌크 실리콘 바로 위의 제1 절연 층, 및 상기 제1 절연 층 바로 위의 실리콘 층을 포함하는 기판을 제공하는 단계;
    상기 제1 절연 층 및 상기 실리콘 층을 상기 기판의 제2 영역 및 상기 기판의 제3 영역에 유지하면서, 상기 실리콘 층 및 상기 제1 절연 층을 상기 기판의 제1 영역으로부터 제거하는 단계;
    상기 기판의 제1 영역 내에서 제2 절연 층에 의해 상기 벌크 실리콘으로부터 절연되도록 상기 벌크 실리콘 위에 배치되는, 그리고, 상기 기판의 제2 및 제3 영역들 내에 제2 절연 층에 의해 상기 실리콘 층으로부터 절연되도록 상기 실리콘 층 위에 배치되는, 제1 폴리실리콘 층을 형성하는 단계;
    상기 기판의 제1, 제2, 및 제3 영역들 내에서 제3 절연층에 의해 상기 제1 폴리실리콘 층으로부터 절연되도록 상기 제1 폴리실리콘 층 위에 배치되는 제2 폴리실리콘 층을 형성하는 단계;
    상기 기판의 제2 및 제3 영역들 내에서 상기 제1 및 제2 폴리실리콘 층들 및 제2 및 제3 절연 층을 유지시키면서 상기 기판의 제1 영역 내에서 상기 제1 및 제2 폴리실리콘 층들 및 제2 및 제3 절연층의 부분들을 선택적으로 제거하기 위해 하나 이상의 에치들을 수행하는 단계 - 상기 하나 이상의 에치들은 상기 기판의 제1 영역 내의 상기 제1 및 제2 폴리실리콘 층들의 이격된 스택 구조물들의 쌍들을 발생시킴 -;
    상기 스택 구조물들의 쌍들 중 하나의 쌍 사이에 각각 배치되는 상기 기판의 제1 영역 내의 상기 벌크 실리콘 내에 제1 소스 영역들을 형성하는 단계;
    상기 기판의 제1 영역 내의 상기 벌크 실리콘 위에 배치되고 그로부터 절연되며 상기 스택 구조물들 사이에 배치되는 제3 폴리실리콘 층을 형성하는 단계;
    상기 스택 구조물들 및 상기 제3 폴리실리콘 층 위에서 상기 기판의 제1 영역 내에 하나 이상의 보호 층들을 형성하는 단계;
    상기 기판의 제1 영역 내에 상기 하나 이상의 보호 층들을 형성한 후에, 상기 기판의 제2 영역 및 제3 영역으로부터 상기 제1 및 제2 폴리실리콘 층들을 제거하는 단계;
    상기 기판의 제2 영역 및 제3 영역으로부터 상기 제1 및 제2 폴리실리콘 층들을 제거한 후에, 상기 기판의 제3 영역으로부터 상기 실리콘 층 및 상기 제1 절연 층을 제거하는 단계;
    상기 기판의 제2 영역으로부터 상기 제1 및 제2 폴리실리콘 층들을 제거한 후에, 상기 기판의 제2 영역에 제1 로직 디바이스들을 형성하는 단계 - 상기 제1 로직 디바이스들 각각은 상기 실리콘 층의 일부분의 위에 있으면서 그로부터 절연되는 제1 전도성 게이트를 포함함;
    상기 기판의 제3 영역으로부터 상기 실리콘 층 및 상기 제1 절연 층을 제거한 후에, 상기 기판의 제3 영역에 제2 로직 디바이스들을 형성하는 단계 - 상기 제2 로직 디바이스들 각각은, 상기 벌크 실리콘의 일부분의 위에 있고 그로부터 절연되는 제2 전도성 게이트를 포함함;
    상기 제1 및 제2 로직 디바이스들을 형성한 후에, 상기 기판의 제1 영역 내의 상기 하나 이상의 보호 층들을 제거하는 단계;
    상기 스택 구조물들 중 하나에 인접하게 각각 배치되는 상기 제3 폴리실리콘 층의 복수의 블록들을 형성하기 위해 상기 기판의 제1 영역 내의 상기 제3 폴리실리콘 층의 부분들을 에칭하는 단계;
    제1 전도성 게이트 각각에 대하여, 상기 실리콘 층 내에 이격된 제2 소스 및 제1 드레인 영역을 형성하는 단계 - 상기 제1 전도성 게이트는 제2 소스 및 제1 드레인 영역 사이에 놓임; 및
    제2 전도성 게이트 각각에 대하여, 상기 벌크 실리콘 내에 이격된 제3 소스 및 제2 드레인 영역을 형성하는 단계 - 상기 제2 전도성 게이트는 제3 소스 및 제2 드레인 영역 사이에 놓임; 및
    상기 기판의 제1 영역 내의 상기 벌크 실리콘 내에 제3 드레인 영역들을 형성하는 단계 - 각각의 제3 드레인 영역은 상기 제3 폴리실리콘 층의 블록들 중 하나에 인접하게 배치됨 - 를 포함하는, 방법.
  7. 제6항에 있어서, 상기 제1 소스 및 제3 드레인 영역들은, 상기 제2 소스 및 제1 드레인 영역들이 상기 실리콘 층 내로 연장되는 것보다 상기 벌크 실리콘 내로 더 깊게 연장되는, 방법.
  8. 제7항에 있어서, 상기 제3 소스 및 제2 드레인 영역들은, 상기 제2 소스 및 제1 드레인 영역들이 상기 실리콘 층 내로 연장되는 것보다 상기 벌크 실리콘 내로 더 깊게 연장되는, 방법.
  9. 제7항에 있어서, 상기 제1 소스 및 제3 드레인 영역들은 상기 실리콘 층의 두께보다 상기 벌크 실리콘 내로 더 깊게 연장되는, 방법.
  10. 제7항에 있어서, 상기 제3 소스 및 제2 드레인 영역들은 상기 실리콘 층의 두께보다 상기 벌크 실리콘 내로 더 깊게 연장되는, 방법.
  11. 제6항에 있어서, 상기 제1 및 제2 전도성 게이트들은 금속 재료를 포함하는, 방법.
  12. 제11항에 있어서,
    상기 제1 전도성 게이트들은 하이-K 절연 재료에 의해 상기 실리콘 층으로부터 절연되고;
    상기 제2 전도성 게이트들은 하이-K 절연 재료에 의해 상기 벌크 실리콘으로부터 절연되는, 방법.
  13. 반도체 디바이스로서,
    기판 - 상기 기판은,
    벌크 실리콘의 제1 영역,
    제1 절연 층이 벌크 실리콘 바로 위에 있고 실리콘 층이 상기 제1 절연 층 바로 위에 있는 제2 영역, 및
    벌크 실리콘의 제3 영역을 갖고,
    상기 기판의 제1 및 제3 영역들에는 절연 재료 위에 어떠한 실리콘 층도 배치되지 않음 -;
    상기 제1 영역에 형성되는 메모리 셀들 - 상기 메모리 셀들 각각은,
    상기 벌크 실리콘에 형성되며, 사이에 연장되는 상기 벌크 실리콘의 제1 채널 영역을 한정하는 이격된 제1 소스 및 제1 드레인 영역들,
    상기 제1 채널 영역의 제1 부분 위에 배치되고 그로부터 절연되는 플로팅 게이트,
    상기 제1 채널 영역의 제2 부분 위에 배치되고 그로부터 절연되는 선택 게이트,
    상기 플로팅 게이트 위에 배치되고 그로부터 절연되는 제어 게이트, 및
    상기 제1 소스 영역 위에 배치되고 그로부터 절연되는 소거 게이트를 포함함 -;
    상기 제2 영역에 형성되는 제1 로직 디바이스들 - 상기 제1 로직 디바이스들 각각은,
    상기 실리콘 층에 형성되며, 사이에 연장되는 상기 실리콘 층의 제2 채널 영역을 한정하는 이격된 제2 소스 및 제2 드레인 영역들, 및
    상기 제2 채널 영역 위에 배치되고 그로부터 절연되는 제1 전도성 게이트를 포함함 -;
    상기 제3 영역에 형성되는 제2 로직 디바이스들 - 상기 제2 로직 디바이스들 각각은,
    상기 벌크 실리콘에 형성되며, 사이에 연장되는 상기 벌크 실리콘의 제3 채널 영역을 한정하는 이격된 제3 소스 및 제3 드레인 영역들, 및
    상기 제3 채널 영역 위에 배치되고 그로부터 절연되는 제2 전도성 게이트를 포함함 - 을 포함하는, 반도체 디바이스.
  14. 제13항에 있어서,
    상기 플로팅 게이트들, 상기 선택 게이트들, 상기 제어 게이트들 및 상기 소거 게이트들은 폴리실리콘으로 형성되고;
    상기 제1 전도성 게이트들 및 상기 제2 전도성 게이트들은 금속 재료로 형성되는, 반도체 디바이스.
  15. 제14항에 있어서,
    상기 제1 전도성 게이트들은 하이-K 절연 재료에 의해 상기 실리콘 층으로부터 절연되고;
    상기 제2 전도성 게이트들은 하이-K 절연 재료에 의해 상기 벌크 실리콘으로부터 절연되는, 반도체 디바이스.
  16. 제13항에 있어서, 상기 제1 소스 및 제1 드레인 영역들은, 상기 제2 소스 및 제2 드레인 영역들이 상기 실리콘 층 내로 연장되는 것보다 상기 벌크 실리콘 내로 더 깊게 연장되는, 반도체 디바이스.
  17. 제13항에 있어서, 상기 제1 소스 및 제1 드레인 영역들은 상기 실리콘 층의 두께보다 상기 벌크 실리콘 내로 더 깊게 연장되는, 반도체 디바이스.
  18. 제13항에 있어서, 상기 제3 소스 및 제3 드레인 영역들은, 상기 제2 소스 및 제2 드레인 영역들이 상기 실리콘 층 내로 연장되는 것보다 상기 벌크 실리콘 내로 더 깊게 연장되는, 반도체 디바이스.
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Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11183571B2 (en) * 2020-01-16 2021-11-23 Taiwan Semiconductor Manufacturing Co., Ltd. Memory device and manufacturing method thereof

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20150263040A1 (en) 2014-03-17 2015-09-17 Silicon Storage Technology, Inc. Embedded Memory Device With Silicon-On-Insulator Substrate, And Method Of Making Same
US20170103991A1 (en) * 2015-10-12 2017-04-13 Silicon Storage Technology, Inc. Method of forming memory array and logic devices

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4771016A (en) 1987-04-24 1988-09-13 Harris Corporation Using a rapid thermal process for manufacturing a wafer bonded soi semiconductor
JPH0377329A (ja) 1989-08-19 1991-04-02 Fujitsu Ltd 半導体装置の製造方法
JPH05121317A (ja) 1991-10-24 1993-05-18 Rohm Co Ltd Ｓｏｉ構造形成方法
JP2666757B2 (ja) 1995-01-09 1997-10-22 日本電気株式会社 Ｓｏｉ基板の製造方法
US6569729B1 (en) * 2002-07-19 2003-05-27 Taiwan Semiconductor Manufacturing Company Method of fabricating three dimensional CMOSFET devices for an embedded DRAM application
US6747310B2 (en) 2002-10-07 2004-06-08 Actrans System Inc. Flash memory cells with separated self-aligned select and erase gates, and process of fabrication
US20090039410A1 (en) 2007-08-06 2009-02-12 Xian Liu Split Gate Non-Volatile Flash Memory Cell Having A Floating Gate, Control Gate, Select Gate And An Erase Gate With An Overhang Over The Floating Gate, Array And Method Of Manufacturing
US7985633B2 (en) 2007-10-30 2011-07-26 International Business Machines Corporation Embedded DRAM integrated circuits with extremely thin silicon-on-insulator pass transistors
WO2014048485A1 (en) 2012-09-28 2014-04-03 Electrolux Home Products Corporation N. V. Refrigerator
US9159735B2 (en) * 2013-07-18 2015-10-13 Taiwan Semiconductor Manufacturing Co., Ltd. Architecture to improve cell size for compact array of split gate flash cell with buried common source structure
US9431407B2 (en) * 2014-09-19 2016-08-30 Silicon Storage Technology, Inc. Method of making embedded memory device with silicon-on-insulator substrate
US9276005B1 (en) 2014-12-04 2016-03-01 Silicon Storage Technology, Inc. Non-volatile memory array with concurrently formed low and high voltage logic devices
US9634019B1 (en) * 2015-10-01 2017-04-25 Silicon Storage Technology, Inc. Non-volatile split gate memory cells with integrated high K metal gate, and method of making same
US9634020B1 (en) * 2015-10-07 2017-04-25 Silicon Storage Technology, Inc. Method of making embedded memory device with silicon-on-insulator substrate
US9985042B2 (en) * 2016-05-24 2018-05-29 Silicon Storage Technology, Inc. Method of integrating FinFET CMOS devices with embedded nonvolatile memory cells
US9972634B2 (en) * 2016-08-11 2018-05-15 Globalfoundries Inc. Semiconductor device comprising a floating gate flash memory device

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20150263040A1 (en) 2014-03-17 2015-09-17 Silicon Storage Technology, Inc. Embedded Memory Device With Silicon-On-Insulator Substrate, And Method Of Making Same
US20170103991A1 (en) * 2015-10-12 2017-04-13 Silicon Storage Technology, Inc. Method of forming memory array and logic devices

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