JP2017509156A - バルク／ｓｏｉハイブリッド基板上の組込型メモリデバイス及びそれを製作する方法 - Google Patents

バルク／ｓｏｉハイブリッド基板上の組込型メモリデバイス及びそれを製作する方法 Download PDF

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Abstract

半導体デバイスは、シリコン基板を有し、該基板は、絶縁層の上及び下にシリコンを伴う埋設絶縁層（１０ｂ）を含む第１の領域（２０）、並びに任意のシリコンの下に配置される埋設絶縁層を含まない第２の領域（２２）を有する。論理ＭＯＳデバイス（６２）は、絶縁層の上にあるシリコン（１０ｃ）の中の第１の領域の中に形成される。メモリセル（４９）は、第２の領域の中に形成され、離間された第２のソース及び第２のドレイン領域（４２、４８）であって、基板の中に形成され、該領域の間にチャネル領域（４７）を画定する、離間された第２のソース領域及び第２のドレイン領域と、チャネル領域の第１の部分の上に配置され、かつそこから絶縁される浮遊ゲート（３４）と、チャネル領域の第２の部分の上に配置され、かつそこから絶縁される選択ゲート（４４）と、を含む。

Description

本発明は、組込型不揮発性メモリデバイスに関する。
バルクシリコン半導体基板上に形成される不揮発性メモリデバイスは、よく知られている。例えば、米国特許第６，７４７，３１０号、第７，８６８，３７５号、及び第７，９２７，９９４号は、バルク半導体基板上に形成される４つのゲート（浮遊ゲート、制御ゲート、選択ゲート、及び消去ゲート）を有するメモリセルを開示している。ソース及びドレイン領域は、基板の中への拡散注入領域として形成され、基板においてそれらの間にチャネル領域を画定する。浮遊ゲートが、チャネル領域の第１の部分の上に配置され、該領域を制御し、選択ゲートが、チャネル領域の第２の部分の上に配置され、該領域を制御し、制御ゲートが、浮遊ゲートの上に配置され、消去ゲートが、ソース領域の上に配置される。バルク基板は、ソース領域とドレイン領域との接合部を形成するために基板の中への深い拡散を使用することができるので、これらのタイプのメモリデバイスに理想的である。これらの３つの特許は、全ての目的に対して参照により本明細書に組み込まれる。
シリコンオンインシュレータ（ＳＯＩ）デバイスは、マイクロエレクトロニクスの技術分野でよく知られている。ＳＯＩデバイスは、固体シリコンである代わりに組込型絶縁層がシリコン表面の下にある（すなわち、シリコン−絶縁体−シリコンである）状態で基板が層状であるという点で、バルクシリコン基板デバイスとは異なる。ＳＯＩデバイスの場合、シリコン基板に組み込まれる電気絶縁体の上に配置される薄いシリコン層の中に、シリコン接合が形成される。絶縁体は、典型的に、二酸化ケイ素（酸化物）である。この基板構成は、寄生デバイス静電容量を低減させ、それによって、性能が向上する。ＳＯＩ基板は、ＳＩＭＯＸ（酸素イオンビーム注入を使用した酸素の注入による分離−米国特許第５，８８８，２９７号及び第５，０６１，６４２号を参照されたい）、ウエハボンディング（酸化シリコンと第２の基板とをボンディングし、第２の基板大部分を除去する−米国特許第４，７７１，０１６号を参照されたい）、又はシーディング（最上のシリコン層を絶縁体上に直接成長させる−米国特許第５，４１７，１８０号を参照されたい）によって製造することができる。これらの４つの特許は、全ての目的に対して参照により本明細書に組み込まれる。
高電圧の入力／出力及び／又はアナログデバイスなどのコア論理デバイスを、不揮発性メモリデバイスとして同じ基板上に形成することが知られている（すなわち、一般的には、組込型メモリデバイスと称される）。デバイスのジオメトリが縮小し続けていることから、これらのコア論理デバイスは、ＳＯＩ基板の利点から大きな利益を享受することができる。しかしながら、不揮発性メモリデバイスは、ＳＯＩ基板に貢献していない。ＳＯＩ基板上に形成されるコア論理デバイスの利点を、バルク基板上に形成されるメモリデバイスと組み合わせることが必要である。
半導体デバイスは、シリコン基板であって、該基板が絶縁層の上及び下にシリコンを伴う埋設絶縁層を含む第１の領域を有し、また、該基板が任意のシリコンの下に配置される埋設絶縁層を含まない第２の領域を有する、シリコン基板を含む。論理デバイスは、第１の領域の中に形成され、論理デバイスの各々が、絶縁層の上にあるシリコンの中に形成される離間されたソース領域及びドレイン領域と、絶縁層の上及びソース領域とドレイン領域との間にあるシリコンの一部分の上に形成され、かつそこから絶縁される導電性ゲートと、を含む。メモリセルは、第２の領域の中に形成され、メモリセルの各々が、基板の中に形成される離間された第２のソース領域及びドレイン領域であって、該領域の間にチャネル領域を画定する、離間された第２のソース領域及びドレイン領域と、チャネル領域の第１の部分の上に形成され、かつそこから絶縁される浮遊ゲートと、チャネル領域の第２の部分の上に形成され、かつそこから絶縁される選択ゲートと、を含む。
半導体デバイスを形成する方法は、絶縁層の上及び下にシリコンを伴う埋設絶縁層を含むシリコン基板を提供することと、基板の第１の領域の中の埋設絶縁層を維持しながら、基板の第２の領域から埋設絶縁層を除去することと、論理デバイスを基板の第１の領域の中に形成することであって、絶縁層の上にあるシリコンの中に形成される離間されたソース領域及びドレイン領域と、絶縁層の上及びソース領域とドレイン領域との間にあるシリコンの一部分の上に形成され、かつそこから絶縁される導電性ゲートと、を含む、形成することと、メモリセルを基板の第２の領域の中に形成することであって、メモリセルの各々が、基板の中に形成される離間された第２のソース領域及びドレイン領域であって、該領域の間にチャネル領域を画定する、離間された第２のソース領域及びドレイン領域と、チャネル領域の第１の部分の上に形成され、かつそこから絶縁される浮遊ゲートと、チャネル領域の第２の部分の上に形成され、かつそこから絶縁される選択ゲートと、を含む、形成することと、を含む。
本発明の他の目的及び特徴は、明細書、請求項、付属の図面を見直すことにより明らかになるであろう。
本発明の組込型メモリデバイスを製造するために行われる加工工程を順番に例示する側断面図である。 本発明の組込型メモリデバイスを製造するために行われる加工工程を順番に例示する側断面図である。 本発明の組込型メモリデバイスを製造するために行われる加工工程を順番に例示する側断面図である。 本発明の組込型メモリデバイスを製造するために行われる加工工程を順番に例示する側断面図である。 本発明の組込型メモリデバイスを製造するために行われる加工工程を順番に例示する側断面図である。 本発明の組込型メモリデバイスを製造するために行われる加工工程を順番に例示する側断面図である。 本発明の組込型メモリデバイスを製造するために行われる加工工程を順番に例示する側断面図である。 本発明の組込型メモリデバイスを製造するために行われる加工工程を順番に例示する側断面図である。 本発明の組込型メモリデバイスを製造するために行われる加工工程を順番に例示する側断面図である。 本発明の組込型メモリデバイスを製造するために行われる次の加工工程加工工程を例示する側断面図である。 本構造のメモリ領域について、図１０Ａの側断面図に対して直角の側断面図である。 本発明の組込型メモリデバイスを製造するために行われる次の加工工程を順番に例示する側断面図である。 本発明の組込型メモリデバイスを製造するために行われる次の加工工程を順番に例示する側断面図である。 本発明の組込型メモリデバイスを製造するために行われる次の加工工程を順番に例示する側断面図である。 本発明の組込型メモリデバイスを製造するために行われる次の加工工程を順番に例示する側断面図である。 本構造のコア論理領域及びメモリ領域について、図１４の側断面図に対して直角の側面断面図である。
本発明は、不揮発性メモリセルがコア論理デバイスと並んでＳＯＩ基板上に形成される、組込型メモリデバイスである。組込型絶縁体は、不揮発メモリが形成されるＳＯＩ基板のメモリ領域から除去される。図１に例示されるように、ＳＯＩ基板上に組込型メモリデバイスを形成するプロセスは、ＳＯＩ基板１０を提供することから始める。ＳＯＩ基板は、３つの部分、すなわち、シリコン１０ａと、シリコン１０ａの上の絶縁材料の層１０ｂ（例えば、酸化物）と、絶縁層１０ｂの上のシリコンの薄層１０ｃとを含む。ＳＯＩ基板を形成することは、上で説明される当該技術分野及び上で特定される米国特許においてよく知られており、したがって、本明細書で更に説明されない。
二酸化ケイ素（酸化物）などの第１の絶縁材料の層１２が、シリコン１０ｃの上に形成される層１２は、例えば、酸化によって、又は蒸着（例えば、化学気相蒸着ＣＶＤ）によって形成することができる。窒化ケイ素（窒化物）などの第２の絶縁材料の層１４が、層１２の上に形成される。フォトリソグラフィプロセスが行われ、該プロセスは、窒化物１４の上にフォトレジスト材料を形成することと、その後の、光マスクを使用してフォトレジスト材料を選択的に光に露出することと、その後の、フォトレジスト材料の一部分を選択的に除去して、窒化物層１４の一部分を露出することとを含む。フォトリソグラフィは、当該技術分野でよく知られている。次いで、それらの露出した領域において一連のエッチングを行って、窒化物１４、酸化物１２、シリコン１０ｃ、酸化物１０ｂ、及びシリコン１０ａを除去して（すなわち、窒化物エッチングして酸化物１２を露出し、酸化物エッチングしてシリコン１０ｃを露出し、シリコンエッチングして酸化物１０ｂを露出し、酸化物エッチングしてシリコン１０ａを露出し、シリコンエッチングして）、層１４、１２、１０ｃ、１０ｂを通ってシリコン１０の中へ下方に延在するトレンチ１６を形成する。フォトレジスト材料を除去した後に、酸化物蒸着及び酸化物エッチング（例えば、エッチングストップとして窒化物１４を使用する、化学機械的研磨ＣＭＰ）によって、トレンチ１６に絶縁材料１８（例えば、酸化物）を充填すると、図２に示される構造が得られる。絶縁材料１８は、基板１０のコア論理領域２０及びメモリ領域２２の分離領域としての役割を果たす。
次に、窒化物エッチングを行って、窒化物１４を除去する。フォトリソグラフィプロセスを行って、構造の上にフォトレジストを形成し、その後に、マスキング工程を行い、該工程では、フォトレジストをメモリ領域２２から除去するが、構造のコア論理領域２０からは除去しない。露出したメモリ領域２２において一連のエッチングを行って、酸化物１２、シリコン１０ｃ、及び酸化物１０ｂを除去する（すなわち、酸化物１８の間に、シリコン１０ａまで下方に延在するトレンチ２４を形成する）。次いで、フォトレジストを除去すると、図３の構造が得られる。図４に例示されるように、次いで、選択的なエピタキシャルシリコン成長プロセスを（すなわち、シリコン１０ａに対して）行って、コア論理領域２０の中のシリコン層１０ｃのレベルまで、メモリ領域２２の中のトレンチ２４の中にシリコンを形成する。本質的に、このシリコン成長プロセスは、シリコン層１０ｃのレベルまで、シリコン１０ａを延在させる。したがって、ＳＯＩ基板１０の組込型酸化物１０ｂは、コア論理領域２０の中に維持しながら、メモリ領域２２から効果的に除去される。
この地点から前方へ、コア論理デバイスをコア論理領域２０の中のシリコン層１０ｃ上に形成することができ、メモリデバイスをメモリ領域２２の中のシリコン１０ａ上に形成することができる。次に、図４の構造から始まる例示的なコア論理デバイス及びメモリデバイスを形成する工程を説明する。酸化物蒸着又は酸化工程を使用して、基板１０ａ上に酸化物層２６を形成する。図５に例示されるように、窒化物などの絶縁層２８を構造の上（すなわち、酸化物１２、１８、及び２６の上）に形成する。次いで、フォトレジスト３０を構造全体の上に蒸着させ、その後に、フォトリソグラフィプロセスを行い、フォトレジスト３０をコア論理領域２０の中に保持しながら、メモリ領域２２の中では除去する。次いで、窒化物エッチング（例えば、等方性窒化物エッチング）を使用して、メモリ領域２２の中の露出した窒化物２８を除去する。得られる構造を図６に示す。
図７に示されるように、フォトレジスト３０を除去した後に、酸化物エッチングを使用して、メモリ領域２２から酸化物２６を除去する。酸化物エッチングはまた、メモリ領域２２の中の酸化物１８の高さも低減させる。次いで、図８に示されるように、酸化物形成工程（例えば、酸化）を使用して、メモリ領域２２の中の基板１０ａ上に酸化物層３２を形成する（浮遊ゲートがその上に形成される酸化物となる）。構造の上にポリシリコンを形成し、その後に、ポリ除去（例えば、ＣＭＰ）を行い、コア論理領域２０及びメモリ領域２２の双方にポリ層３４を残す。好ましくは、必ずしもそうではないが、メモリ領域２２の中のポリ３４及び酸化物１８の頂面は、同一平面上である（すなわち、ポリ除去のためのエッチングストップとして酸化物１８を使用する）。得られる構造を図９に示す。
次に、一連の加工工程を行って、メモリ領域２２におけるメモリセルの形成を完了するが、該加工工程は、当該技術分野でよく知られている。具体的には、ポリ３４が浮遊ゲートを形成する。絶縁層３６（例えば、酸化物）をポリ３４の上に形成する。導電性制御ゲート３８を酸化物３６上に形成し、ハードマスク材料４０（例えば、窒化物、酸化物、及び窒化物の複合層）を制御ゲート３８の上に形成する。基板１０ａにおいて浮遊ゲートの一方にソース拡散４２を形成する。選択ゲート４４は、浮遊ゲート３４のもう一方に、基板１０ａの上に形成され、かつそこから絶縁される。消去ゲート４６をソース領域４２の上に形成する。基板１０ａにおいて選択ゲート４４に隣接してドレイン拡散４８を形成する。ソース領域４２及びドレイン領域４８は、それらの間にチャネル領域４７を画定し、浮遊ゲート３４がチャネル領域４７の第１の部分の上に配置され、該部分を制御し、選択ゲート４４がチャネル領域４７の第２の部分の上に配置され、該部分を制御する。これらのメモリセルの形成は、当該技術分野で知られており（上で参照することによって本明細書に組み込まれる、米国特許第６，７４７，３１０号、第７，８６８，３７５号、及び第７，９２７，９９４号を参照されたい）、本明細書では更に説明しない。得られる構造を図１０Ａ及び１０Ｂに示す（図１０Ｂは、メモリ領域２２の中に形成されるメモリセル４９の図１０Ａの図に対して直角の図である）。メモリセル４９は、浮遊ゲート３４と、制御ゲート３８と、ソース領域４２と、選択ゲート４４と、消去ゲート４６と、ドレイン領域４８とを有する。メモリセルの加工工程は、最終的には、図１０Ａに例示されるように、コア論理領域２０からポリ３４を除去し、窒化物層２８の上に絶縁層５０（例えば、高温酸化物層−ＨＴＯ）を加える。
フォトレジスト５２を構造の上に形成し、フォトリソグラフィプロセスを使用してコア論理領域２０のみから除去する。図１１に示されるように、酸化物エッチング及び窒化物エッチングを行って、コア論理領域２０から酸化物層５０及び窒化物層２８を除去する。酸化物エッチング（例えば、ドライ及びウェット）を行って、コア論理領域２０から酸化物層１２を除去する（また、酸化物１８の頂部まで除去する）。次いで、フォトレジスト５２を除去すると、図１２に例示される構造が得られる。薄い絶縁層を、露出したシリコン層１０ｃ（例えば、酸化を介した酸化物）上に形成し、これが、コア論理デバイスのためのゲート酸化物となる。次いで、図１３に例示されるように、ポリシリコン層５６を構造上に形成する。図１４に示されるように、フォトリソグラフィプロセスを使用して、ポリ層５６上に（酸化物１８の上に配置される）フォトレジストのブロックを形成し、その後に、ポリエッチングプロセスを行い、コア論理領域２０の中にポリブロック５６ａを残す。ポリブロック５６ａは、コア論理デバイスのための論理ゲートを領域２０の中に形成する。図１５（図１４の図に対して直角の図）に示されるように、好適なソース拡散領域５８及びドレイン拡散領域６０を薄いシリコン層１０ｃの中に形成して、論理デバイス６２を完成させる。
上で説明される製造プロセスは、メモリセル４９及びコア論理デバイスを同じＳＯＩ基板上に形成し、ＳＯＩ基板１０の組込型絶縁層１０ｂが、メモリ領域２２から効果的に除去される。この構成は、メモリセルのソース領域４２及びドレイン領域４８が、コア論理領域２０の中のソース領域５８及びドレイン領域６０よりも深く、基板の中へ延在することを可能にする（すなわち、ソース領域４２及びドレイン領域４８を、シリコン層１０ｃの厚さよりも深く、したがって、コア論理領域の中の絶縁層１０ｂの頂面よりも深く、更には、コア論理領域の中の絶縁層１０ｂの底面よりも深く延在させることができる）。
本発明は、図示された上記実施例（複数可）に限定されるものではなく、添付の請求の範囲にあるあらゆる全ての変形例も包含することが理解されよう。例えば、本明細書における本発明への言及は、いかなる特許請求の範囲又は特許請求の範囲の用語も限定することを意図するものではなく、代わりに特許請求の範囲の１つ以上によって網羅され得る１つ以上の特徴に言及するにすぎない。上述の材料、プロセス、及び数値例は、単なる例示であり、請求項を限定するものと見なされるべきではない。更に、特許請求の範囲及び明細書から明らかなように、全ての方法の工程が例示又は特許請求された正確な順序で実施される必要はなく、むしろ任意の順序であっても本発明のメモリセル領域及びコア論理領域の適切な形成が可能である。メモリセル４９は、上で説明され、図面に例示されるよりも多い又は少ないゲートを含むことができる。最後に、単一層の材料をそのような又は同様の材料の複数層として形成することができ、逆もまた同様である。
本明細書で使用される場合、「の上に（ｏｖｅｒ）」及び「の上に（ｏｎ）」という用語は両方とも、「の上に直接」（中間材料、要素、又は空間がそれらの間に何ら配置されない）と、「の上に間接的に」（中間材料、要素、又は空間がそれらの間に配置される）と、を包括的に含むことに留意するべきである。同様に、「隣接する」という用語は、「直接隣接する」（中間材料、要素、又は空間がそれらの間に何ら配置されない）、及び「間接的に隣接する」（中間材料、要素、又は空間がそれらの間に配置される）を含む。例えば、要素を「基板の上に」形成することは、その要素を基板の上に直接、中間材料／要素をそれらの間に何ら伴わずに、形成すること、並びにその要素を基板の上に間接的に、１つ以上の中間材料／要素をそれらの間に伴って、形成することを含み得る。

Claims (20)

  1. 半導体デバイスであって、
    シリコン基板であって、前記基板が絶縁層の上及び下にシリコンを伴う前記埋設絶縁層を含む第１の領域を有し、かつ前記基板が任意のシリコンの下に配置される埋設絶縁層を含まない第２の領域を有する、シリコン基板と、
    前記第１の領域の中に形成される論理デバイスであって、前記論理デバイスの各々が、
    前記絶縁層の上にある前記シリコンの中に形成される離間されたソース領域及びドレイン領域と、
    前記絶縁層の上及び前記ソース領域と前記ドレイン領域との間にある前記シリコンの一部分の上に形成され、かつそこから絶縁される導電性ゲートと、を含む、論理デバイスと、
    前記第２の領域の中に形成されるメモリセルであって、前記メモリセルの各々が、
    離間された第２のソース領域及び第２のドレイン領域であって、前記基板の中に形成され、該領域の間にチャネル領域を画定する、離間された第２のソース領域及び第２のドレイン領域と、
    前記チャネル領域の第１の部分の上に配置され、かつそこから絶縁される浮遊ゲートと、
    前記チャネル領域の第２の部分の上に配置され、かつそこから絶縁される選択ゲートと、を含む、メモリセルと、備える、半導体デバイス。
  2. 前記第２の領域の中に形成される前記第２のソース領域及びドレイン領域が、前記第１の領域の中に形成される前記ソース領域及びドレイン領域よりも深く、前記基板の中へ延在する、請求項１に記載の半導体デバイス。
  3. 前記第２の領域の中に形成される前記第２のソース領域及びドレイン領域が、前記第１の領域の中の前記埋設絶縁層の上に配置される前記シリコンの厚さよりも深く、前記基板の中へ延在する、請求項２に記載の半導体デバイス。
  4. 前記第２の領域の中に形成される前記第２のソース領域及びドレイン領域が、前記第１の領域の中の前記埋設絶縁層の頂面の深さよりも深く、前記基板の中へ延在する、請求項２に記載の半導体デバイス。
  5. 前記第２の領域の中に形成される前記第２のソース領域及びドレイン領域が、前記第１の領域の中の前記埋設絶縁層の底面の深さよりも深く、前記基板の中へ延在する、請求項２に記載の半導体デバイス。
  6. 前記メモリセルの各々が、
    前記浮遊ゲートの上に配置され、かつそこから絶縁される制御ゲートと、
    前記ソース領域の上に配置され、かつそこから絶縁される消去ゲートと、を更に備える、請求項１に記載の半導体デバイス。
  7. 前記基板の前記第１の領域が、
    前記埋設絶縁層の上にある前記シリコンを通って、前記埋設絶縁層を通って、前記埋設絶縁層の下にある前記シリコンの中へ延在する絶縁材料で各々が形成される、分離領域を更に備える、請求項１に記載の半導体デバイス。
  8. 前記基板の前記第２の領域が、
    前記シリコン基板の中へ延在する絶縁材料で各々が形成される、第２の分離領域を更に備える、請求項７に記載の半導体デバイス。
  9. 半導体デバイスを形成する方法であって、
    絶縁層の上及び下にシリコンを伴う前記埋設絶縁層を含むシリコン基板を提供することと、
    前記基板の第１の領域の中の前記埋設絶縁層を維持しながら、前記基板の第２の領域から前記埋設絶縁層を除去することと、
    論理デバイスを前記基板の前記第１の領域の中に形成することであって、前記論理デバイスの各々が、
    前記絶縁層の上にある前記シリコンの中に形成される離間されたソース領域及びドレイン領域と、
    前記絶縁層の上及び前記ソース領域とドレイン領域との間にある前記シリコンの一部分の上に形成され、かつそこから絶縁される導電性ゲートと、を含む、形成することと、
    前記メモリセルを前記基板の前記第２の領域の中に形成することであって、前記メモリセルの各々が、
    離間された第２のソース領域及び第２のドレイン領域であって、前記基板の中に形成され、該領域の間にチャネル領域を画定する、離間された第２のソース領域及び第２のドレイン領域と、
    前記チャネル領域の第１の部分の上に形成され、かつそこから絶縁される浮遊ゲートと、
    前記チャネル領域の第２の部分の上に形成され、かつそこから絶縁される選択ゲートと、を含む、形成することと、を含む、方法。
  10. 前記基板の前記第２の領域の中の前記埋設絶縁層を前記除去することは、
    前記第２の領域の中の前記埋設絶縁層の上の前記シリコンを除去することと、
    前記第２の領域の中の前記埋設絶縁層を除去することと、
    前記埋設絶縁層及びシリコンを除去した場所で前記基板上にシリコンを成長させることと、を含む、請求項９に記載の方法。
  11. 前記第２の領域の中に形成される前記第２のソース領域及びドレイン領域が、前記第１の領域の中に形成される前記ソース領域及びドレイン領域よりも深く、前記基板の中へ延在する、請求項９に記載の方法。
  12. 前記第２の領域の中に形成される前記第２のソース領域及びドレイン領域が、前記第１の領域の中の前記埋設絶縁層の上に配置される前記シリコンの厚さよりも深く、前記基板の中へ延在する、請求項１１に記載の方法。
  13. 前記第２の領域の中に形成される前記第２のソース領域及びドレイン領域が、前記第１の領域の中の前記埋設絶縁層の頂面の深さよりも深く、前記基板の中へ延在する、請求項１１に記載の方法。
  14. 前記第２の領域の中に形成される前記第２のソース領域及びドレイン領域が、前記第１の領域の中の前記埋設絶縁層の底面の深さよりも深く、前記基板の中へ延在する、請求項１１に記載の方法。
  15. 前記メモリセルの各々が、
    前記浮遊ゲートの上に形成され、かつそこから絶縁される制御ゲートと、
    前記ソース領域の上に形成され、かつそこから絶縁される消去ゲートと、を更に備える、請求項９に記載の方法。
  16. 前記埋設絶縁層の上にある前記シリコンを通って、前記埋設絶縁層を通って、前記埋設絶縁層の下にある前記シリコンの中へ延在する絶縁材料を各々が含む分離領域を、前記第１の領域の中に形成することを更に含む、請求項９に記載の方法。
  17. 前記シリコン基板の中へ延在する第２の絶縁材料を各々が含む第２の分離領域を、前記第２の領域の中に形成することを更に含む、請求項１６に記載の方法。
  18. 前記分離領域を前記形成すること、及び前記第２の分離領域を前記形成することが、前記基板の前記第２の領域から前記埋設絶縁層を前記除去する前に行われる、請求項１７に記載の方法。
  19. 前記第１の領域の中に前記分離領域を前記形成することが、
    前記埋設絶縁層の上の前記シリコンを通って、前記埋設絶縁層を通って、前記埋設絶縁層の下の前記シリコンの中へ延在するトレンチを形成することと、前記トレンチに前記絶縁材料を充填することと、を含む、請求項１８に記載の方法。
  20. 前記第２の領域の中に前記第２の分離領域を前記形成することが、
    前記シリコン基板の中へ延在する第２のトレンチを形成することと、
    前記第２のトレンチに前記第２の絶縁材料を充填することと、を含む、請求項１９に記載の方法。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2021523575A (ja) * 2018-05-14 2021-09-02 シリコン ストーリッジ テクノロージー インコーポレイテッドＳｉｌｉｃｏｎ Ｓｔｏｒａｇｅ Ｔｅｃｈｎｏｌｏｇｙ， Ｉｎｃ． シリコンオンインシュレータ基板を備えた埋め込みメモリデバイスを製造する方法

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20160211250A1 (en) * 2015-01-15 2016-07-21 Infineon Technologies Ag Semiconductor substrate arrangement, a semiconductor device, and a method for processing a semiconductor substrate
US9634020B1 (en) * 2015-10-07 2017-04-25 Silicon Storage Technology, Inc. Method of making embedded memory device with silicon-on-insulator substrate
US9673208B2 (en) * 2015-10-12 2017-06-06 Silicon Storage Technology, Inc. Method of forming memory array and logic devices
US9754951B2 (en) * 2015-10-30 2017-09-05 Globalfoundries Inc. Semiconductor device with a memory device and a high-K metal gate transistor
CN107305892B (zh) * 2016-04-20 2020-10-02 硅存储技术公司 使用两个多晶硅沉积步骤来形成三栅极非易失性闪存单元对的方法
CN107425003B (zh) 2016-05-18 2020-07-14 硅存储技术公司 制造分裂栅非易失性闪存单元的方法
US10541205B1 (en) * 2017-02-14 2020-01-21 Intel Corporation Manufacture of interconnects for integration of multiple integrated circuits
US10879256B2 (en) * 2017-11-22 2020-12-29 Taiwan Semiconductor Manufacturing Co., Ltd. Embedded memory using SOI structures and methods
CN108461514A (zh) * 2018-03-28 2018-08-28 德淮半导体有限公司 Cmos图形传感器的隔离结构及其形成方法

Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH08255846A (ja) * 1995-03-17 1996-10-01 Nippondenso Co Ltd 半導体装置及びその製造方法
JP2001053173A (ja) * 1999-08-10 2001-02-23 Nec Corp フラッシュメモリおよびその製造方法
US20040065917A1 (en) * 2002-10-07 2004-04-08 Der-Tsyr Fan Flash memory cells with separated self-aligned select and erase gates, and process of fabrication
JP2005072084A (ja) * 2003-08-28 2005-03-17 Toshiba Corp 半導体装置及びその製造方法
JP2009044164A (ja) * 2007-08-06 2009-02-26 Silicon Storage Technology Inc 浮遊ゲート、制御ゲート、選択ゲート、及び浮遊ゲートの上にオーバーハングをもつ消去ゲートを有する、改善されたスプリット・ゲート型不揮発性フラッシュメモリ・セル、アレイ、及び製造方法
JP2009076549A (ja) * 2007-09-19 2009-04-09 Renesas Technology Corp 半導体装置および半導体装置の製造方法
US20100213548A1 (en) * 2009-02-24 2010-08-26 Cheng-Hung Chang Semiconductor Devices with Low Junction Capacitances and Methods of Fabrication Thereof
US20100289079A1 (en) * 2009-05-14 2010-11-18 International Business Machines Corporation High-voltage soi mos device structure and method of fabrication
JP2011228677A (ja) * 2010-04-22 2011-11-10 Soi Tec Silicon On Insulator Tecnologies シリコン・オン・インシュレータ構造において電界効果トランジスタを備える半導体デバイス

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4771016A (en) 1987-04-24 1988-09-13 Harris Corporation Using a rapid thermal process for manufacturing a wafer bonded soi semiconductor
JPH0377329A (ja) 1989-08-19 1991-04-02 Fujitsu Ltd 半導体装置の製造方法
JPH05121317A (ja) 1991-10-24 1993-05-18 Rohm Co Ltd Ｓｏｉ構造形成方法
JP2666757B2 (ja) 1995-01-09 1997-10-22 日本電気株式会社 Ｓｏｉ基板の製造方法
TW541661B (en) * 2002-01-28 2003-07-11 Taiwan Semiconductor Mfg Three-dimensional device structure applied in logic circuit of embedded memory and manufacturing method thereof
US7329923B2 (en) * 2003-06-17 2008-02-12 International Business Machines Corporation High-performance CMOS devices on hybrid crystal oriented substrates
JP2005244020A (ja) * 2004-02-27 2005-09-08 Toshiba Corp 半導体装置及びその製造方法
US7573104B2 (en) * 2006-03-06 2009-08-11 International Business Machines Corporation CMOS device on hybrid orientation substrate comprising equal mobility for perpendicular devices of each type
US8809179B2 (en) * 2006-04-13 2014-08-19 Taiwan Semiconductor Manufacturing Company, Ltd. Method for reducing topography of non-volatile memory and resulting memory cells

Patent Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH08255846A (ja) * 1995-03-17 1996-10-01 Nippondenso Co Ltd 半導体装置及びその製造方法
JP2001053173A (ja) * 1999-08-10 2001-02-23 Nec Corp フラッシュメモリおよびその製造方法
US20040065917A1 (en) * 2002-10-07 2004-04-08 Der-Tsyr Fan Flash memory cells with separated self-aligned select and erase gates, and process of fabrication
JP2005072084A (ja) * 2003-08-28 2005-03-17 Toshiba Corp 半導体装置及びその製造方法
JP2009044164A (ja) * 2007-08-06 2009-02-26 Silicon Storage Technology Inc 浮遊ゲート、制御ゲート、選択ゲート、及び浮遊ゲートの上にオーバーハングをもつ消去ゲートを有する、改善されたスプリット・ゲート型不揮発性フラッシュメモリ・セル、アレイ、及び製造方法
JP2009076549A (ja) * 2007-09-19 2009-04-09 Renesas Technology Corp 半導体装置および半導体装置の製造方法
US20100213548A1 (en) * 2009-02-24 2010-08-26 Cheng-Hung Chang Semiconductor Devices with Low Junction Capacitances and Methods of Fabrication Thereof
US20100289079A1 (en) * 2009-05-14 2010-11-18 International Business Machines Corporation High-voltage soi mos device structure and method of fabrication
JP2011228677A (ja) * 2010-04-22 2011-11-10 Soi Tec Silicon On Insulator Tecnologies シリコン・オン・インシュレータ構造において電界効果トランジスタを備える半導体デバイス

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2021523575A (ja) * 2018-05-14 2021-09-02 シリコン ストーリッジ テクノロージー インコーポレイテッドＳｉｌｉｃｏｎ Ｓｔｏｒａｇｅ Ｔｅｃｈｎｏｌｏｇｙ， Ｉｎｃ． シリコンオンインシュレータ基板を備えた埋め込みメモリデバイスを製造する方法
JP7348208B2 (ja) 2018-05-14 2023-09-20 シリコン ストーリッジ テクノロージー インコーポレイテッド シリコンオンインシュレータ基板を備えた埋め込みメモリデバイスを製造する方法

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