以下、本発明の各実施形態について図面を参照しながら説明する。
本発明の第1の特徴は、配線構造の形成と同じ工程においてシールリングを形成すると共にシールリングの形成工程においてもデュアルダマシン法を活用することである。これにより、シングルダマシン法を用いる場合と比べて、パーツ同士の「つなぎ目」の少ないシールリングを形成することができる。尚、本願において、配線とプラグ(配線同士又は配線と素子とを接続する)とが積層された構造を配線構造と称する。
また、本発明の第2の特徴は、シールリングの最上部を覆うパッシベーション膜(例えばSiN膜)を部分的に開口すると共に該開口部分にキャップを設けることである。これにより、ダイシング時にパッシベーション膜が受けた衝撃がチップ領域内に伝播することを防ぐことができる(第1の実施形態参照)。
また、本発明の第3の特徴は、シールリングの構造において部分的に2以上に枝分かれした構造を設けると共に、該部分的に2以上に枝分かれした構造を一体のものとしてシールリングを構成することである。これにより、シールリング自体の機械的強度が高まり、それによって、ダイシング時におけるスクライブラインからの衝撃がチップ領域内に伝わることを防止することができる。
また、本発明の第4の特徴は、シールリングが、チップ領域を取り囲む少なくとも2重以上の構造を有することである。これにより、シールリングがチップ領域を1重に取り囲んでいる場合と比べて、より強固なシールリングを実現することができる(第2の実施形態参照)。
尚、本発明のその他の実施形態については、以下の各実施形態の中で詳述する。
(第1の実施形態)
以下、本発明の第1の実施形態に係る半導体装置及びその製造方法について図面を参照しながら説明する。
図1は、本発明の第1の実施形態に係る半導体装置(チップ領域を1重に取り囲むシールリングを有する半導体装置)が設けられているウェハの一部分を示す平面図である。
図1に示すように、例えばシリコン基板等に代表される半導体基板となるウェハ101上には、それぞれ半導体装置となる複数のチップ領域102が配置されている。各チップ領域102には、複数の素子からなり且つ所定の機能を有するIC(integrated circuit)回路が設けられている。尚、各チップ領域102は、格子状に設けられたスクライブ領域103によって区画されている。
ここで、1個の半導体装置(つまり1個の半導体チップ)は、複数の素子からなり且つ所定の機能を有するIC回路が配置されているチップ領域102と、チップ領域102の周縁部に該チップ領域102を取り囲むように設けられているシールリング104とから構成されている。このように複数の半導体装置が形成されたウェハ101は、各チップの完成後、スクライブ領域103に沿ってダイシングされ、それによって個々の半導体装置が分離される。
図2(a)、(b)及び図3(a)は、図1のAA’線の断面構造(チップ領域102の周縁部に位置するシールリング部分を含む半導体装置端部の断面構造)のバリエーションを示しており、図3(b)は、図2(a)又は図2(b)に示す構造における一のビアと該ビアと同じ層に設けられたシールビアとの平面構成を模式的に示した図である。
尚、図2(a)、(b)及び図3(a)においては、チップ領域102の配線構造及びシールリングのそれぞれの断面構造を示している。
図1、図2(a)、(b)及び図3(a)に示すように、ダイシング前の半導体装置はチップ領域102とスクライブ領域103とから構成されており、チップ領域102におけるスクライブ領域103との境界付近にシールリング104が形成されている。
ここで、図2(a)、図2(b)及び図3(a)のそれぞれに示す構造の個別の特徴は次の通りである。
まず、図2(a)に示す構造の特徴は、シールリング104を構成するシールビアが少なくとも2層以上に亘って連続して形成されていることである。
また、図2(b)に示す構造の特徴は、シールリング104を構成するシールビアとシール配線とが交互に設けられていることである。
また、図3(a)に示す構造の特徴は、シールリング104を構成するシールビアが同じ層間絶縁膜内において少なくとも2以上に枝分かれした構造を有していることである。
一方、図2(a)、図2(b)及び図3(a)のそれぞれに示す構造に共通する特徴は、シールリング104の最上部にシールリングキャップ(キャップ層125)を有していることである。
以下、図2(a)に示す構造を有する半導体装置の製造方法について、図4(a)〜(d)、図5(a)〜(c)及び図6(a)〜(c)を参照しながら説明する。
まず、図4(a)に示すように、ウェハ101(以下、基板101と称する)におけるチップ領域102に、トランジスタ等の素子を構成する活性層110を形成すると共に、基板101におけるチップ領域102の周縁部(スクライブ領域103の近傍のシールリング形成領域)に、活性層110と同様に構成された導電層120を形成する。
次に、基板101上に第1の層間絶縁膜105を堆積した後、リソグラフィー法及びドライエッチング法を用いて、チップ領域102の第1の層間絶縁膜105に、第1のビア111(図4(b)参照)を形成するためのビアホール105aを形成すると共に、シールリング形成領域の第1の層間絶縁膜105に、第1のシールビア121(図4(b)参照)を形成するための溝状凹部105bを形成する。ここで、シールビアとは、シールリングを構成するパーツであって溝状凹部に導電材料を埋め込むことによって形成される。すなわち、シールビアは、チップ領域のビアと同程度の幅を有するライン状構造を有する(図3(b)参照)。
尚、本実施形態において、シールビアのアスペクト比(つまりシールビアが埋め込まれた凹部における幅に対する深さの比)は1以上であることが好ましい。
また、本実施形態において、チップ領域102の第1の層間絶縁膜105にビアホール105aを形成する際に、第1のシールビア121を形成するための溝状凹部105bを同時に形成したが、ビアホール105aと溝状凹部105bとを別々に形成してもよいことは言うまでもない。
次に、図4(b)に示すように、第1の層間絶縁膜105に形成されたビアホール105a及び溝状凹部105bに、例えばW(タングステン)からなる導電膜を例えばCVD(chemical vapor deposition )法により埋め込み、その後、例えばCMP(化学的機械研磨法)を用いてビアホール105a及び溝状凹部105bのそれぞれからはみ出した余分な導電膜を除去し、それによって、活性層110と接続する第1のビア111、及び導電層120と接続する第1のシールビア121を形成する。
その後、第1の層間絶縁膜105上に第2の層間絶縁膜106を堆積した後、リソグラフィー法及びドライエッチング法を用いて、チップ領域102の第2の層間絶縁膜106に、第1の配線112(図4(c)参照)を形成するための配線溝106aを形成すると共に、シールリング形成領域の第2の層間絶縁膜106に、第1のシール配線122(図4(c)参照)を形成するための配線溝106bを形成する。
続いて、図4(c)に示すように、第2の層間絶縁膜106に形成された配線溝106a及び配線溝106bに、例えば電気メッキ法を用いて例えばCu(銅)からなる導電膜を埋め込む。その後、各配線溝106a及び106bからはみ出した導電膜を例えばCMP法により除去し、それによって、第1のビア111と接続する第1の配線112、及び第1のシールビア121と接続する第1のシール配線122を形成する。
次に、図4(d)に示すように、第2の層間絶縁膜106上に第3の層間絶縁膜107を堆積した後、チップ領域102の第3の層間絶縁膜107に、第2のビア113(図5(c)参照)を形成するためのビアホール107aを形成すると共に、シールリング形成領域の第3の層間絶縁膜107に、第2のシールビア123(図5(c)参照)を形成するための溝状凹部107bを形成する。尚、本実施形態では、効率を重視して、配線間プラグとなる第2のビア113を形成するためのビアホール107aと、シールリング104の一部となる第2のシールビア123を形成するための溝状凹部107bとを同じ工程で形成するが、ビアホール107aと溝状凹部107bとを別々の工程で形成することもできる。
続いて、図5(a)に示すように、リソグラフィー法を用いて第3の層間絶縁膜107上に、第2の配線114(図5(c)参照)を埋め込む配線溝を形成するためのレジスト膜130を形成する。このとき、レジスト膜130は、ビアホール107aを含む配線形成領域に開口部を有する。また、レジスト膜130は、溝状凹部107bの内部にも埋め込まれる。
その後、図5(b)に示すように、レジスト膜130をマスクとしてドライエッチング法を用いて、チップ領域102の第3の層間絶縁膜107の上部に、ビアホール107aと接続し且つ第2の配線114を形成するための配線溝107cを形成した後、残存するレジスト膜130をアッシングにより除去する。
次に、図5(c)に示すように、第3の層間絶縁膜107に形成されたビアホール107a、配線溝107c及び溝状凹部107bに、例えばCuからなる導電膜を埋め込む。その後、配線溝107c及び溝状凹部107bからはみ出した導電膜(第3の層間絶縁膜107よりも上側に存在する導電膜)を例えばCMP法により除去する。これにより、チップ領域102の第3の層間絶縁膜107中に、第1の配線112と接続する第2のビア113及び第2のビア113と接続する第2の配線114(つまり第2のビア113と第2の配線114とからなるデュアルダマシン配線)が形成されると共に、シールリング形成領域の第3の層間絶縁膜107に、第1のシール配線122と接続する第2のシールビア123が形成される。尚、以上に説明したような、凹部に導電膜を埋め込むことによってビアと配線とを同時に形成する方法を一般的にデュアルダマシン法という。
ところで、第2のビア113と第2の配線114とをシングルダマシン法によって形成した場合には、第2のビア113を形成するためのビアホール107aと、第2の配線114を形成するための配線溝107cとに対して別々に導電膜の埋め込みが行なわれるので、該配線構造の形成に合わせて第2のシールビア123を形成するため、溝状凹部107bに対しても、2回に分けて導電膜の埋め込みが行なわれることになる。その場合、第2のシールビア123の内部に、2回に分けて導電膜を埋め込むことに起因する「つなぎ目」が生じてしまう。
しかしながら、本実施形態では、デュアルダマシン構造の配線形成工程に合わせて、一度の導電膜の埋め込みによって第2のシールビア123を形成するので、第2のシールビア123の内部に導電膜のつなぎ目が発生することはない。
また、本実施形態のように、チップ領域102の一の層間絶縁膜にデュアルダマシン構造の配線を形成し、且つ当該層間絶縁膜にシールリング104を構成するシールビアを形成する場合には、アスペクト比が3以上となるシールビアを形成することができる。従って、シールリング104を構成するパーツ同士のつなぎ目を減少させることができるので、チップ領域102に対する外部からの汚染をより防ぐことができるシールリングを実現することができる。
続いて、図6(a)に示すように、第3の層間絶縁膜107上に第4の層間絶縁膜108を堆積した後、図4(d)〜図5(c)に示す工程と同様に、デュアルダマシン法を用いて、第4の層間絶縁膜108中に、デュアルダマシン構造を持つ配線構造とシールリングとを形成する。
具体的には、図6(a)に示すように、リソグラフィー法及びドライエッチング法を用いて、チップ領域102の第4の層間絶縁膜108に、第3のビア115(図6(b)参照)を形成するためのビアホール108aを形成すると共に、シールリング形成領域の第4の層間絶縁膜108に、第3のシールビア124を形成するための溝状凹部108bを形成する。その後、リソグラフィー法を用いて第4の層間絶縁膜108上に、第3の配線116(図6(b)参照)を埋め込む配線溝を形成するためのレジスト膜(図示省略)を形成する。ここで、当該レジスト膜は、ビアホール108aを含む配線形成領域に開口部を有する。また、当該レジスト膜は、溝状凹部108bの内部にも埋め込まれている。その後、当該レジスト膜をマスクとしてドライエッチング法を用いて、チップ領域102の第4の層間絶縁膜108の上部に、ビアホール108aと接続し且つ第3の配線116を形成するための配線溝108cを形成した後、残存するレジスト膜をアッシングにより除去する。これにより、第4の層間絶縁膜108に、デュアルダマシン配線を形成するための凹部(ビアホール108a及び配線溝108c)と、第3のシールビア124を形成するための溝状凹部108bとが形成される。
続いて、図6(b)に示すように、第4の層間絶縁膜108に設けられた、第3のビア115形成用のビアホール108aと第3の配線116形成用の配線溝108cとが一体化したデュアルダマシン構造の凹部、並びに第3のシールビア124形成用の溝状凹部108bに、例えばCuからなる導電膜を埋め込む。その後、配線溝108c及び溝状凹部108bからはみ出した導電膜(第4の層間絶縁膜108よりも上側に存在する導電膜)を例えばCMP法により除去する。これにより、チップ領域102の第4の層間絶縁膜108中に、第2の配線114と接続する第3のビア115及び第3のビア115と接続する第3の配線116(つまり第3のビア115と第3の配線116とからなるデュアルダマシン配線)が形成されると共に、シールリング形成領域の第4の層間絶縁膜108に、第2のシールビア123と接続する第3のシールビア124が形成される。
その後、図6(b)に示すように、最上の配線層となる第4の層間絶縁膜108上に、該配線層の保護膜となるパッシベーション膜109を堆積する。続いて、リソグラフィー法及びドライエッチング法を用いて、第3の配線116及び第3のシールビア124のそれぞれの上のパッシベーション膜109を部分的に開口する。ここで、第3のシールビア124上のパッシベーション膜109の開口部は、チップ領域102を連続的に取り囲む溝形状を有する。
その後、図6(c)に示すように、第3の配線116及び第3のシールビア124のそれぞれの上の開口部を含むパッシベーション膜109の上に全面に亘って、例えばスパッタ法により例えばAl(アルミニウム)膜を堆積し、続いて、リソグラフィー法及びドライエッチング法を用いて、当該Al膜を所定の形状にパターニングする。具体的には、前述の各開口部及びそれらの近傍以外の領域に形成されている不要なAl膜を除去する。これにより、第3の配線116上のパッシベーション膜109の開口部に、第3の配線116と接続するパッド電極117が形成されると共に、第3のシールビア124上のパッシベーション膜109の開口部に、第3のシールビア124つまりシールリング104と接続するキャップ層125が形成される。すなわち、チップ領域102には、配線構造及びそれを外部電極に接続するためのボンディングパッド(パッド電極117)が形成されると共に、シールリング形成領域つまりチップ領域102の周縁部には、最上部にキャップ層125を有するシールリング104が形成される。
以上に説明したように、本実施形態では、ビアが形成されるホールと、配線が形成される溝とを同時に導電膜により埋め込むデュアルダマシン法を用いて配線構造を形成すると共に、該配線構造の形成と同じ工程においてシールリングを構成するシールビアを形成する。すなわち、ビアが形成される凹部と、配線が形成される配線溝とが一体化したデュアルダマシン型配線溝を埋め込む際に、合わせて、シールビアが形成される凹部の埋め込みを行なうため、高さのあるシールビア、例えば幅に対する深さ(高さ)のアスペクト比が1以上(好ましくは3以上)のシールビアを1回の埋め込み工程によって形成することができる。
従って、本実施形態によると、シングルダマシン法を用いて配線を形成する場合と比較して、埋め込みに起因する「つなぎ目」を減少させたシールリングを形成することができる。具体的には、導電膜の埋め込み回数が少ないことのメリットとして、シールリングを構成する導電膜同士の接続界面の数が減少する。すなわち、導電膜の埋め込み性能が悪いことに起因して、シールリングのパーツ間に不連続部分が生じる確率が低くなり、その結果、埋め込み回数が多い構造を持つシールリングと比較して、信頼性の高いシールリングを形成することができる。
また、本実施形態では、シールリング104の最上部と接続するキャップ層125は、チップ領域102にある配線層に外部から電源を供給するための又は該配線層から外部に信号を取り出すためのパッド(パッド電極117)の形成工程において同時に形成される。これにより、新たにキャップ層形成工程を追加することなく、最上部にキャップ層125を有するシールリング104を形成することができる。
以下、図2(a)に示す本実施形態のシールリング構造について詳しく説明する。
本実施形態のシールリングは、図2(a)(又は図6(c))に示すように、チップ領域102におけるスクライブ領域103との境界付近に形成されている。ここで、チップ領域102の基板101上にはトランジスタ等の素子(図示省略)が形成されていると共に、トランジスタ等の素子上には複数の配線層が形成されている。
また、図2(a)に示すように、このようなチップ領域102の周縁部には、導電体層120、シールビア121、123、124、及びシール配線122が組み合わされてなるシールリング104が、チップ領域102の内部つまり前述の素子や配線層を取り囲み且つ複数の層間絶縁膜105〜108の積層構造を貫通するように形成されている。すなわち、チップ領域102の周縁部(チップ領域102におけるスクライブ領域103との境界付近)の積層絶縁膜構造中に、最下層の層間絶縁膜から最上層の層間絶縁膜まで途切れることなく(隙間なく)連続するように埋め込まれた導電体(例えば銅)であるシールリング104は、外部からチップ領域102内への不純物等の侵入経路を遮断するバリケードとして機能する。
本実施形態においては、シールリング104を構成するために積層されている各導電体(パーツ)のうち少なくとも1つ以上の導電体は、前述のように、デュアルダマシン構造を持つ配線の形成工程で形成されているので、該導電体は、少なくとも1つの層間絶縁膜を「つなぎ目」なしに突き抜けるシールビアとなる。すなわち、シールリング、トランジスタ等の素子及び配線層等が形成されたチップ領域102の全体において、デュアルダマシン配線の形成過程でシールリング104を形成することによって、シールリング104の「つなぎ目」を減少させることができる。ここで、シールリングに「つなぎ目」つまりパーツとなる導電膜同士の接続界面が存在すると、スクライブ領域103に沿って基板(ウェハ)101を切断する場合等に生じた衝撃や外部から侵入した水分が、「つなぎ目」を通り道としてチップ領域102内へ伝播しやすくなる。よって、本実施形態のように、シールリング104を構成するパーツ同士の「つなぎ目」を減少させることにより、ウェハ切断時の衝撃や外部からの水分がチップ領域102内に浸入することを防ぐことができる。
また、本実施形態においては、シールリング104がチップ領域102の周縁部(チップ領域102におけるスクライブ領域103との境界付近)に形成されているため、基板(ウェハ)101上に複数形成されている個々の半導体装置を、該ウェハのスクライブ領域103に沿ってダイシングすることによって個片のチップとして取り出す際に、スクライブ領域103がダイシング時に受ける機械的衝撃や応力がチップ領域102内に伝搬することを防止することができる。
また、図2(a)に示すシールリング構造において、最上層の層間絶縁膜(第4の層間絶縁膜108)中に形成されている第3のシールビア124上にある、例えばAlからなるキャップ層125は、保護膜(パッシベーション膜109)における第3のシールビア124上の部分に形成された開口部、具体的には、チップ領域102に形成された配線層等を連続的に取り囲むようにパッシベーション膜109に設けられた溝に形成されている。すなわち、シールリング104の最上部と接続されたキャップ層125は、パッシベーション膜109の表面から突出するように形成されており、それによってパッシベーション膜109は部分的に開口されて不連続になる。
従って、本実施形態においては、チップ領域102のパッシベーション膜109と、シールリング形成領域の外側(スクライブ領域103を含む)のパッシベーション膜109とが不連続になるため、ダイシング時にスクライブ領域103近傍のパッシベーション膜109が受ける機械的衝撃が、チップ領域102に堆積されているパッシベーション膜109等の膜に伝わりにくくなる。すなわち、チップ領域102におけるスクライブ領域103との境界付近のパッシベーション膜109に部分的に不連続箇所が存在するので、ウェハのダイシング時の衝撃がチップ領域102まで達することを防止することができる。
このため、ダイシング時の衝撃によってスクライブ領域103のパッシベーション膜109に割れ等が生じ、その衝撃によってチップ領域102にあるパッシベーション膜109等に膜剥がれが起こる事態を回避でき、それにより、チップ領域102内部にクラックが発生することを防止することができる。その結果、チップ表面から水分や可動イオン等の汚染物質がチップ内部に侵入することを防止できるので、半導体装置の信頼性を向上させることができる。
また、シールリング104上のパッシベーション膜109の開口部にキャップ層125が埋め込まれており、該キャップ層125とシールリング104の本体との連続構造が形成されている。このため、キャップ層125が設けられていない場合と比べて、ダイシングの際にスクライブ領域103から侵入した水分や不純物が、チップ領域102の周縁部つまりスクライブ領域103の近傍のパッシベーション膜109の開口部を経由してチップ領域102内に侵入することを防ぐことができる。
また、図2(a)に示す本実施形態のシールリング構造においては、シールリング104の一部分(具体的にはシールビア121、123、124)の幅は狭く、具体的には、該部分のアスペクト比(幅に対する高さの比)は1以上であることが好ましい。特に、デュアルダマシン配線が形成された層間絶縁膜に、その上端から下端まで「つなぎ目」なく延びるように形成されているシールビアのアスペクト比は3以上であることが好ましい。あるいは、2層以上に亘って重なった層間絶縁膜のそれぞれに形成されたシールビア(例えばシールビア123及び124)が積層されている場合、該シールビアの積層構造のアスペクト比は3以上であることが好ましい。このように、シールリング104を構成するパーツとなる導電体にシールビアを用いると、配線幅と比べてビア幅が狭いことを利用して、各層間絶縁膜での配線レイアウトに応じて、シールリング配置のためのマージンをある程度調整することができる。すなわち、配線層等の配置のためにチップ領域102を広く用いることが必要な層間絶縁膜中では、シールリング104のパーツとしてシールビアを用いることが好ましい。
一方、チップ領域102の配線レイアウト等を考慮したときに、対象となる層間絶縁膜におけるシールリングを形成すべきスペースにある程度余裕がある場合には、配線と同程度の幅を有するシール配線を用いることができる。すなわち、配線パターンと同程度の幅を有するシール配線パターンが設けられたマスクを用いてシールリングを形成することができる。
以上のように、本実施形態においては、チップ領域102の配線レイアウトを考慮しながら、シールリングを構成する各パーツの幅を各絶縁層毎に選択できる。従って、シールリングの各絶縁層における幅(厚み)を必要に応じて制御することができる。
尚、本実施形態においては、図2(a)に示すシールリング構造、つまり少なくとも2つ以上のシールビアが連続的に積層されているシールリング構造に代えて、図2(b)に示すシールリング構造、つまり、素子等が形成されているチップ領域102におけるビアと配線とが交互に積層されている配線構造と同様に、シールビアとシール配線とが交互に積層された構造を持つシールリング104を用いてもよい。
以下、図2(b)に示すシールリング構造について詳しく説明する。尚、図2(b)において、図2(a)と同一の構成要素には同一の符号を付すことにより説明を省略する。
図2(b)に示すように、シールリング104は、チップ領域102における配線構造の形成工程と同時に形成されている。具体的には、導電体層120上の第1の層間絶縁膜105に第1のシールビア121が形成されていると共に、第1の層間絶縁膜105上の第2の層間絶縁膜106に、第1のシールビア121と接続する第1のシール配線122が形成されている。また、第2の層間絶縁膜106上に堆積された第3の層間絶縁膜107に、第1のシール配線122に接続する第2のシールビア126と第2のシールビア126に接続する第2のシール配線127とが一体化したデュアルダマシン構造の配線(シール部分)が形成されている。さらに、第3の層間絶縁膜107上の第4の層間絶縁膜108に、第2のシール配線127に接続する第3のシールビア128と第3のシールビア128に接続する第3のシール配線129とが一体化したデュアルダマシン構造のシール部分が形成されている。さらに、第4の層間絶縁膜108上のパッシベーション膜109における第3のシール配線129の上側は部分的に開口されており、該開口部には、第3のシール配線129に接続するキャップ層125が形成されている。
このように、図2(b)に示す本実施形態の半導体装置においては、チップ領域102に形成されている配線構造と同様の構造を持つシールリング104が形成されているため、配線を形成する過程において合わせてシールリング104も形成することが出来る。
さらに、図2(b)に示す本実施形態の半導体装置においては、配線構造、例えば第2のビア113及び第2の配線114をデュアルダマシン法により形成するのに合わせて、シールリング104を構成する各パート、例えば第2のシールビア126及び第2のシール配線127をデュアルダマシン法により形成する。その結果、第2のシールビア126が形成される凹部と第2のシール配線127が形成される溝とを一体化して形成することができるため、両者を同時に導電膜によって埋め込むことができるので、第2のシールビア126と第2のシール配線127との間の「つなぎ目」をなくすことができる。すなわち、本実施形態のように、デュアルダマシン法を用いて配線構造及びシールリング104を形成することにより、シールリング104内の「つなぎ目」を減少させることができ、それにより、スクライブ領域103等の外部からチップ領域102内に水分や不純物が侵入することを防止できるシールリング104を形成することができる。従って、半導体チップ(半導体装置)の耐湿性を向上させることができると共に、半導体チップ製造時の歩留まりを向上させることができる。
尚、図2(b)に示すシールリング構造は、同じ層間絶縁膜についてチップ領域102の配線構造用のマスクパターンとシールリング用のマスクパターンとが対応したフォトマスクを用いて形成される。例えば、チップ領域102の層間絶縁膜107にビア(プラグ)と配線とが一体化したデュアルダマシン構造の配線が形成される場合、当該層間絶縁膜107におけるシールリング104のパーツ形成には、同じくデュアルダマシン法が適用される。すなわち、シールリング104における層間絶縁膜107に形成されている部分は、第2のビア113と同程度の幅を有する第2のシールビア126と、第2の配線114と同程度の幅を有する第2のシール配線127とから構成されている。また、層間絶縁膜107において、第2のシールビア126と第2のシール配線127との積層構造は、層間絶縁膜107を上下方向に貫通し且つチップ領域102を連続的に(途切れることなく)取り囲むように形成されている。
また、図2(b)に示すシールリング104は、シール配線とシールビアとが交互に積み重ねられて形成されていると共に、該シール配線の幅は該シールビアの幅よりも大きい。このため、シールビアのみを又は主としてシールビアを積み重ねてシールリングを形成した場合と比べて、シールリングの強度をより向上させることができる。
また、図2(b)に示す構造を持つ半導体装置の製造方法が、前述の図2(a)に示す構造を持つ半導体装置の製造方法と異なっている点は、フォトマスクにおけるシールリング用のマスクパターンのみである。すなわち、例えば図2(a)に示すシールリング104を形成する際に、第2のシールビア123上に第3のシールビア124が形成されるように設定されていたマスク(複数枚)におけるシールリング用のマスクパターンを、図2(b)に示すシールリング104の形成において一部変更する。具体的には、各マスクにおけるシールリング用のマスクパターンを、第2のシールビア126上に第2のシール配線127が形成され且つ第3のシールビア128上に第3のシール配線129が形成されように、言い換えると、シールビアとシール配線とが交互に形成されるように設定する。
以下、図3(a)に示すシールリング構造、つまり、シールビアが同じ層間絶縁膜内において少なくとも2以上に枝分かれした構造を持つシールリング104について詳しく説明する。尚、図3(a)において、図2(a)と同一の構成要素には同一の符号を付すことにより説明を省略する。
図3(a)に示すシールリング構造が図2(a)に示すシールリング構造と異なっている点は、第1の層間絶縁膜105に、第1のシールビア121に代えて、導電層120とそれぞれ接続するシールビア121a及び121bが設けられていること、第3の層間絶縁膜107に、第2のシールビア123に代えて、第1のシール配線122とそれぞれ接続するシールビア123a及び123bが設けられていること、並びに、第4の層間絶縁膜108に、第3のシールビア124に代えて、シールビア123a及び123bのそれぞれと接続するシールビア124a及び124bが設けられていることである。尚、シールビア121a及び121bのそれぞれの上部は第1のシール配線122と接続されており、シールビア124a及び124bのそれぞれの上部はキャップ層125と接続されている。
すなわち、図3(a)に示す構造を持つ半導体装置の製造方法が、前述の図2(a)に示す構造を持つ半導体装置の製造方法と異なっている点は、層間絶縁膜のエッチングに用いられるフォトマスクに、2つのシールビアを形成できるマスクパターンが設けられており、それによって形成された、並列する一対の溝状凹部に導電膜を埋め込むことである。
図3(a)に示すシールリング構造によると、図2(a)に示すシールリング構造によって得られる効果に加えて、次のような効果が得られる。すなわち、シールビアの幅はシール配線と比べて狭いため、シールビアの強度はシール配線と比べてやや低くなる。それに対して、図3(a)に示すシールリング構造のように、シールリングを構成するパーツとして、1つのシールビアではなく、2以上に枝分かれしたシールビアを用いることによって、該枝分かれしたシールビアが設けられている層間絶縁層において、部分的にシールリングの多重構造(チップ領域102を多重に取り囲む構造)を実現することができる。よって、ある層間絶縁膜内に1本(つまり一重構造の)シールビアを有するシールリングと比べて、多重構造部分を持つ図3(a)に示すシールリング構造の強度は向上する。尚、加工の点では、図2(a)に示すシールリング構造の方が図3(a)に示すシールリング構造よりも容易に実現できる。
また、図3(a)に示すシールリング構造によると、スクライブ領域103に沿ってウェハ(基板101)を切断して個々のチップに分割する際に、このダイシングに伴う衝撃によってシールリング104が部分的に破損したとしても、該破損部分のシールリング104が2重構造又はそれ以上の多重構造を有していれば、スクライブ領域103の内側のチップ領域102が前述の衝撃による影響を受けることを防止することができる。具体的には、スクライブ領域103からチップ領域102に水分が浸入することや、スクライブ領域103に沿ってウェハを切断する際に生じる衝撃がチップ領域102内に伝播することを抑制することができる。
尚、図3(a)に示すシールリング104おいては、1本のシール配線から2本のシールビアを枝分かれさせる構造を用いたが、これに代えて、1本のシール配線から3本以上のシールビアを枝分かれさせる構造を用いてもよい。また、図3(a)に示すシールリング104おいては、各層のシールビアが全て複数本に枝分かれしている構造を用いたが、チップ領域102に形成される配線層に求められるレイアウト上の余裕、又は膜(層間絶縁膜)強度の大小等に応じて、各層において選択的にシールビアの枝分かれ構造を用いてもよい。
また、本実施形態において、4層重ねられた層間絶縁膜に配線構造を形成したが、層間絶縁膜の層数は4層に限られるものではなく、チップ構造に応じて4層より少なくても多くてもよいことは言うまでもない。
また、本実施形態において、シールリング104を構成する導電材料としてCuを用いたが、これに限られず、シールリング104をW、Al及びCuのうちの少なくとも1つを用いて構成してもよい。このようにすると、半導体装置のチップ領域102に形成される配線及びビアと同じ材料からシールリング104を形成することができる。
また、本実施形態において、キャップ層125を構成する導電材料は特に限定されないが、該材料がAlであると、シールリング104(特にCuから構成されたシールリング)の腐食を確実に防止することができる。
また、本実施形態において、例えば図2(a)又は図3(a)に示すシールリング構造のように、複数のシールビアを連続的に積層させる場合、上層のシールビア又は下層のシールビアのうちの一方の接触面を他方の接触面よりも大きくすることが好ましい。このようにすると、コンタクトマージンを向上させることができる。
(第2の実施形態)
以下、本発明の第2の実施形態に係る半導体装置及びその製造方法について図面を参照しながら説明する。
図7は、本発明の第2の実施形態に係る半導体装置(チップ領域を2重に取り囲むシールリングを有する半導体装置)が設けられているウェハの一部分を示す平面図である。尚、本願において、チップ領域を2重以上に取り囲むシールリング構造をマルチシールリングという。
図7に示すように、例えばシリコン基板等に代表される半導体基板となるウェハ201上には、それぞれ半導体装置となる複数のチップ領域202が配置されている。各チップ領域202には、複数の素子からなり且つ所定の機能を有するIC回路が設けられている。尚、各チップ領域202は、格子状に設けられたスクライブ領域203によって区画されている。
ここで、1個の半導体装置(つまり1個の半導体チップ)は、複数の素子からなり且つ所定の機能を有するIC回路(チップ領域202に配置されている)と、該チップ領域202の周縁部に該チップ領域202を取り囲むように設けられているシールリング204a及びシールリング204bとから構成されている。尚、本実施形態では、2重構造のマルチシールリングを用いているが、レイアウト上の余裕に応じて、3重構造、4重構造又はそれ以上の多重構造のマルチシールリングを用いてもよい。
このようにマルチシールリング204によってチップ領域202が取り囲まれている複数の半導体装置が形成されたウェハ201は、各チップの完成後、スクライブ領域203に沿ってダイシングされ、それによって個々の半導体装置が分離される。
本実施形態によると、チップ領域202におけるスクライブ領域203の付近に、シールリング204が少なくとも2重に形成されているため、ウェハ201のダイシング時に1つのシールリング(外側のシールリング)が破壊されたとしても、該シールリングの内側の他のシールリングによってチップ領域202内の素子や活性領域等が傷つくことを防止することができる。よって、ウェハ201をチップに分割する際の工程において、チップ領域202つまり素子や活性領域等に傷が入って半導体チップの性能が低下することを防ぐことができる。
図8(a)及び図8(b)は、図7のBB’線の断面構造(チップ領域202の周縁部に位置するシールリング部分を含む半導体装置端部の断面構造)のバリエーションを示している。
図7、図8(a)及び図8(b)に示すように、ダイシング前の半導体装置はチップ領域202とスクライブ領域203とから構成されており、チップ領域202におけるスクライブ領域203との境界付近にシールリング204a及び204bが形成されている。
ここで、図8(a)及び図8(b)のそれぞれに示す構造の個別の特徴は次の通りである。
まず、図8(a)に示す構造の特徴は、各シールリング204a及び204bを構成するシールビアが少なくとも2層以上に亘って連続して形成されていることである。
また、図8(b)に示す構造の特徴は、各シールリング204a及び204bを構成するシールビアが少なくとも2層以上に亘って連続して形成されていると共に各シールビアは同一層間絶縁膜内においては互いに隣り合う2以上のシールビアとして形成されており、且つ当該隣り合う2以上のシールビアはそれらが形成された絶縁膜の上側又は下側にある他の絶縁膜に形成された同じ1つのシール配線に接続されていることである。すなわち、図8(b)に示すシールリング204を構成するシールビアは、同じ層間絶縁膜内において少なくとも2以上に枝分かれした構造を有している。
一方、図8(a)及び図8(b)のそれぞれに示す構造に共通する特徴は、シールリング204が少なくとも2重存在すること、及び、各シールリング204a及び204bの最上部にシールリングキャップ(キャップ層225a及び225b)を有していることである。
以下、図8(a)に示す構造を有する半導体装置の製造方法について、図9(a)〜(d)及び図10(a)〜(c)を参照しながら説明する。
まず、図9(a)に示すように、ウェハ201(以下、基板201と称する)におけるチップ領域202に、トランジスタ等の素子を構成する活性層210を形成すると共に、基板201におけるチップ領域202の周縁部(スクライブ領域203の近傍のシールリング形成領域)に、互いに隣り合う2つの導電層220a及び220bを形成する。ここで、導電層220a及び220bの構成は活性層210と同様である。
次に、基板201上に第1の層間絶縁膜205を堆積した後、リソグラフィー法及びドライエッチング法を用いて、チップ領域202の第1の層間絶縁膜205に、第1のビア211(図9(b)参照)を形成するためのビアホール205aを形成すると共に、シールリング形成領域の第1の層間絶縁膜205に、隣り合う導電層220a及び220b上にそれぞれ配置される第1のシールビア221a及び221b(図9(b)参照)を形成するための溝状凹部205b及び205cを形成する。ここで、シールビアとは、シールリングを構成するパーツであって溝状凹部に導電材料を埋め込むことによって形成される。すなわち、シールビアは、チップ領域のビアと同程度の幅を有するライン状構造を有する。
尚、本実施形態において、シールビアのアスペクト比(つまりシールビアが埋め込まれた凹部における幅に対する深さの比)は1以上であることが好ましい。特に、本実施形態のように、配線層に合わせてシールビアを形成する場合には、配線の微細化の程度に応じてシールビアのアスペクト比を3以上に設定することが好ましい。
また、本実施形態において、チップ領域202の第1の層間絶縁膜205にビアホール205aを形成する際に、第1のシールビア221a及び221bを形成するための溝状凹部205b及び205cを同時に形成したが、ビアホール205aと溝状凹部205b及び205cとを別々に形成してもよいことは言うまでもない。
次に、図9(b)に示すように、第1の層間絶縁膜205に形成されたビアホール205a並びに溝状凹部205b及び205cに、例えばWからなる導電膜を例えばCVD法により埋め込み、その後、例えばCMPを用いてビアホール205a並びに溝状凹部205b及び205cのそれぞれからはみ出した余分な導電膜を除去し、それによって、活性層210と接続する第1のビア211、並びに導電層220a及び220bのそれぞれと接続し且つ互いに隣り合う第1のシールビア221a及び221bを形成する。
その後、第1の層間絶縁膜205上に第2の層間絶縁膜206を堆積した後、リソグラフィー法及びドライエッチング法を用いて、チップ領域202の第2の層間絶縁膜206に、第1の配線212(図9(c)参照)を形成するための配線溝206aを形成すると共に、シールリング形成領域の第2の層間絶縁膜206に、互いに隣り合う第1のシール配線222a及び222b(図9(c)参照)を形成するための配線溝206b及び206cを形成する。
続いて、図9(c)に示すように、第2の層間絶縁膜206に形成された配線溝206a、206b及び206cに、例えば電気メッキ法を用いて例えばCuからなる導電膜を埋め込む。その後、各配線溝206a、206b及び206cからはみ出した導電膜を例えばCMP法により除去し、それによって、第1のビア211と接続する第1の配線212、並びに第1のシールビア221a及び221bのそれぞれと接続し且つ互いに隣り合う第1のシール配線222a及び222bを形成する。
続いて、第2の層間絶縁膜206上に第3の層間絶縁膜207を堆積した後、チップ領域202の第3の層間絶縁膜207に、第2のビア213(図10(a)参照)を形成するためのビアホール207aを形成すると共に、シールリング形成領域の第3の層間絶縁膜207に、互いに隣り合う第2のシールビア223a及び223b(図10(a)参照)を形成するための溝状凹部207b及び207cを形成する。
続いて、図9(d)に示すように、リソグラフィー法を用いて第3の層間絶縁膜207上に、第2の配線214(図10(a)参照)を埋め込む配線溝を形成するためのレジスト膜230を形成する。このとき、レジスト膜230は、ビアホール207aを含む配線形成領域に開口部を有する。また、レジスト膜230は、先に形成されている溝状凹部207b及び207cの内部にも埋め込まれる。
その後、レジスト膜230をマスクとしてドライエッチング法を用いて、チップ領域202の第3の層間絶縁膜207の上部に、ビアホール207aと接続し且つ第2の配線214を形成するための配線溝を形成した後、残存するレジスト膜230をアッシングにより除去する。その後、第3の層間絶縁膜207に前の工程で形成されたビアホール207a、ビアホール207aと一体化してデュアルダマシン構造の凹部を構成する配線溝、並びに溝状凹部207b及び207cに、例えばCuからなる導電膜を埋め込む。その後、前記の配線溝や溝状凹部207b及び207cからはみ出した導電膜(第3の層間絶縁膜207よりも上側に存在する導電膜)を例えばCMP法により除去する。これにより、図10(a)に示すように、チップ領域202の第3の層間絶縁膜207中に、第1の配線212と接続する第2のビア213及び第2のビア213と接続する第2の配線214(つまり第2のビア213と第2の配線214とからなるデュアルダマシン配線)が形成されると共に、シールリング形成領域の第3の層間絶縁膜207に、第1のシール配線222a及び222bのそれぞれと接続し且つ互いに隣り合う第2のシールビア223a及び223bが形成される。尚、以上に説明したような、凹部に導電膜を埋め込むことによってビアと配線とを同時に形成する方法を一般的にデュアルダマシン法という。
ところで、第2のビア213と第2の配線214とをシングルダマシン法によって形成した場合には、第2のビア213を形成するためのビアホール207aと、第2の配線214を形成するための配線溝とに対して別々に導電膜の埋め込みが行なわれる。このため、該配線構造の形成に合わせて第2のシールビア223a及び223bを形成するため、溝状凹部207b及び207cに対しても、2回に分けて導電膜の埋め込みが行なわれることになる。その場合、第2のシールビア223a及び223bの内部に、2回に分けて導電膜を埋め込むことに起因する「つなぎ目」が生じてしまう。
しかしながら、本実施形態では、デュアルダマシン構造の配線形成工程に合わせて、一度の導電膜の埋め込みによって第2のシールビア223a及び223bを形成するので、各シールビアの内部に導電膜のつなぎ目が発生することはない。
また、本実施形態のように、チップ領域202の一の層間絶縁膜にデュアルダマシン構造の配線を形成し、且つ当該層間絶縁膜にシールリング204を構成するシールビアを形成する場合には、アスペクト比が3以上となるシールビアを形成することができる。従って、シールリング204を構成するパーツ同士のつなぎ目を減少させることができるので、チップ領域202に対する外部からの汚染をより防ぐことができるシールリングを実現することができる。
続いて、図10(b)に示すように、第3の層間絶縁膜207上に第4の層間絶縁膜208を堆積した後、図9(c)〜図10(a)に示す工程と同様に、デュアルダマシン法を用いて、第4の層間絶縁膜208中に、デュアルダマシン構造を持つ配線構造とシールリングとを形成する。
具体的には、図10(b)に示すように、リソグラフィー法及びドライエッチング法を用いて、チップ領域202の第4の層間絶縁膜208に、第3のビア215を形成するためのビアホールを形成すると共に、シールリング形成領域の第4の層間絶縁膜208に、互いに隣り合う第3のシールビア224a及び224bを形成するための2本の溝状凹部を形成する。その後、リソグラフィー法を用いて第4の層間絶縁膜208上に、第3の配線216を埋め込む配線溝を形成するためのレジスト膜(図示省略)を形成する。ここで、当該レジスト膜は、前記のビアホールを含む配線形成領域に開口部を有する。また、当該レジスト膜は、前記の各溝状凹部の内部にも埋め込まれている。その後、当該レジスト膜をマスクとしてドライエッチング法を用いて、チップ領域202の第4の層間絶縁膜208の上部に、前記のビアホールと接続し且つ第3の配線216を形成するための配線溝を形成した後、残存するレジスト膜をアッシングにより除去する。これにより、第4の層間絶縁膜208に、デュアルダマシン配線を形成するための凹部(前記のビアホール及び配線溝)と、各第3のシールビア224a及び224bを形成するための2本の溝状凹部とが形成される。
続いて、図10(b)に示すように、第4の層間絶縁膜208に設けられた、第3のビア215形成用のビアホールと第3の配線216形成用の配線溝とが一体化したデュアルダマシン構造の凹部、並びに各第3のシールビア224a及び224b形成用の各溝状凹部に、例えばCuからなる導電膜を埋め込む。その後、配線溝及び溝状凹部からはみ出した導電膜(第4の層間絶縁膜208よりも上側に存在する導電膜)を例えばCMP法により除去する。これにより、チップ領域202の第4の層間絶縁膜208中に、第2の配線214と接続する第3のビア215及び第3のビア215と接続する第3の配線216(つまり第3のビア215と第3の配線216とからなるデュアルダマシン配線)が形成されると共に、シールリング形成領域の第4の層間絶縁膜208に、第2のシールビア223a及び223bのそれぞれと接続する第3のシールビア224a及び224bが形成される。
その後、図10(b)に示すように、最上の配線層となる第4の層間絶縁膜208上に、該配線層の保護膜となるパッシベーション膜209を堆積する。続いて、リソグラフィー法及びドライエッチング法を用いて、第3の配線216並びに隣り合う第3のシールビア224a及び224bのそれぞれの上のパッシベーション膜209を部分的に開口する。これにより、第3の配線216並びに第3のシールビア224a及び224bのそれぞれの上面が露出する。
その後、図10(c)に示すように、第3の配線216並びに第3のシールビア224a及び224bのそれぞれの上の開口部を含むパッシベーション膜209の上に全面に亘って、例えばスパッタ法により例えばAl膜を堆積し、続いて、リソグラフィー法及びドライエッチング法を用いて、当該Al膜を所定の形状にパターニングする。具体的には、前述の各開口部及びそれらの近傍以外の領域に形成されている不要なAl膜を除去する。これにより、第3の配線216上のパッシベーション膜209の開口部に、第3の配線216と接続するパッド電極217が形成されると共に、第3のシールビア224a及び224b上のパッシベーション膜209の各開口部に、第3のシールビア224a及び224bつまりシールリング204a及び204bのそれぞれと接続するキャップ層225a及び225bが形成される。
これにより、チップ領域202には、配線構造及びそれを外部電極に接続するためのボンディングパッド(パッド電極217)が形成されると共に、シールリング形成領域つまりチップ領域202の周縁部(スクライブ領域203との境界付近)には、シールリング204a及び204b、並びにそれらの上側に堆積された保護膜(パッシベーション膜209)を貫通してシールリング204a及び204bのそれぞれと接続されたキャップ層225a及び225bが形成される。
以上に説明したように、本実施形態では、ビアが形成されるホールと、配線が形成される溝とを同時に導電膜により埋め込むデュアルダマシン法を用いて配線構造を形成すると共に、該配線構造の形成と同じ工程においてシールリングを構成するシールビアを形成する。すなわち、ビアが形成される凹部と、配線が形成される配線溝とが一体化したデュアルダマシン型配線溝を埋め込む際に、合わせて、シールビアが形成される凹部の埋め込みを行なうため、高さのあるシールビアを形成するための凹部、例えば幅に対する深さのアスペクト比が1以上(好ましくは3以上)のシールビア形成用凹部を1回の埋め込み工程で埋め込むことができる。
従って、本実施形態によると、シングルダマシン法を用いて配線を形成する場合と比較して、埋め込みに起因する「つなぎ目」を減少させたシールリングを形成することができる。具体的には、導電膜の埋め込み回数が少ないことのメリットとして、シールリングを構成する導電膜同士の接続界面の数が減少する。すなわち、導電膜の埋め込み性能が悪いことに起因して、シールリングのパーツ間に不連続部分が生じる確率が低くなり、その結果、埋め込み回数が多い構造を持つシールリング(つまりシングルダマシン法を用いて形成されたシールリング)と比較して、信頼性の高いシールリングを形成できる。
また、本実施形態では、シールリング204a及び204bのそれぞれの最上部と接続するキャップ層225a及び225bは、チップ領域202にあるIC回路等に外部から電源を供給したり又は該IC回路等から外部に信号を取り出すためのパッド(パッド電極217)の形成工程において同時に形成される。これにより、新たにキャップ層形成工程を追加することなく、最上部にキャップ層225a及び225bをそれぞれ有するシールリング204a及び204bを形成することができる。
また、本実施形態によると、第1の実施形態でも得られる前述の効果に加えて、以下のような効果を得ることができる。
すなわち、第2の実施形態では、チップ領域202の周縁部に、チップ領域202を連続的に取り囲むシールリング204が2重に形成されている。よって、半導体ウェハ(基板)201をスクライブ領域203に沿ってダイシングして、完成した個片の半導体チップ(半導体装置)を取り出す際に、ダイシング装置のブレードがスクライブライン(スクライブ領域)203に接することによって生じるダイシング時の機械的衝撃がチップ領域202に加わること、又はそれによってチップ領域202が破損することをより確実に防止することができる。
さらに、第2の実施形態では、シールリング204a及び204bのそれぞれの最上部にキャップ層225a及び225bが2重に形成されていることから、以下のような効果が得られる。
図11(a)は、図10(c)(又は図8(a))に示す半導体装置(半導体チップ)の構造を上側(最上層の配線層上に形成されたパッシベーション膜(保護膜)209の上側)から見た平面図であり、ウェハ(基板)201上に複数形成された半導体チップ201Aの1つを示している。
図11(a)に示すように、チップ領域202を取り囲むようにスクライブ領域203が配置されていると共に、チップ領域202におけるスクライブ領域203との境界部分にシールリング204a及び204b(キャップ層225a及び225bの下側に形成されているので図示を省略している)が2重に形成されている。これらのシールリング204a及び204bの最上部に形成されているキャップ層225a及び225bは、チップ領域202を連続的に取り囲むパッシベーション膜209の開口部(パッシベーション膜209を部分的に除去することによって形成されている)に設けられている。このため、チップ領域202に形成されているパッシベーション膜209と、スクライブ領域203に形成されているパッシベーション膜209とは、キャップ層225a及び225bによって2重に分断されることになる。すなわち、スクライブ領域203とチップ領域202とがパッシベーション膜209を介して接続されることはないので、ダイシング時にスクライブ領域203のパッシベーション膜209が受ける衝撃が該パッシベーション膜209を通じてチップ領域202に伝播されることはほとんどない。
図11(b)は、図11(a)のC−C’線におけるチップ表面部の断面図である。
図11(b)に示すように、チップ領域202の周縁部のパッシベーション膜209を突き抜けるようにキャップ層225a及び225bが2重に形成されている。このため、ダイシング時にダイシング装置のブレードとの接触によりスクライブ領域203のパッシベーション膜209が受ける衝撃や応力等の影響が、チップ領域202内部の回路や配線構造等に及ぶことを防止することができる。
以下、図8(b)に示すシールリング構造、つまり、各シールリング204a及び204bを構成するシールビアが同じ層間絶縁膜内において少なくとも2以上に枝分かれした構造について詳しく説明する。尚、図8(b)において、図8(a)と同一の構成要素には同一の符号を付すことにより説明を省略する。
図8(b)に示すシールリング構造が図8(a)に示すシールリング構造と異なっている点は、各シールリング204a及び204bを構成するシールビアが同じ層間絶縁膜内において少なくとも2以上に枝分かれしている点である。
具体的には、シールリング(第1のシールリング)204a及びシールリング(第2のシールリング)204bの2重構造のうち内側の第1のシールリング204aについて、第1の層間絶縁膜205に、第1のシールビア221aに代えて、導電層220aとそれぞれ接続するシールビア221a1及び221a2が設けられていること、第3の層間絶縁膜207に、第2のシールビア223aに代えて、第1のシール配線222aとそれぞれ接続するシールビア223a1及び223a2が設けられていること、並びに、第4の層間絶縁膜208に、第3のシールビア224aに代えて、シールビア223a1及び223a2のそれぞれと接続するシールビア224a1及び224a2が設けられていることである。尚、シールビア221a1及び221a2のそれぞれの上部は第1のシール配線222aと接続されており、シールビア224a1及び224a2のそれぞれの上部はキャップ層(第1のキャップ層)225aと接続されている。
また、第1のシールリング204aと隣接してその外側にある第2のシールリング204bについて、第1の層間絶縁膜205に、第1のシールビア221bに代えて、導電層220bとそれぞれ接続するシールビア221b1及び221b2が設けられていること、第3の層間絶縁膜207に、第2のシールビア223bに代えて、第1のシール配線222bとそれぞれ接続するシールビア223b1及び223b2が設けられていること、並びに、第4の層間絶縁膜208に、第3のシールビア224bに代えて、シールビア223b1及び223b2のそれぞれと接続するシールビア224b1及び224b2が設けられていることである。尚、シールビア221b1及び221b2のそれぞれの上部は第1のシール配線222bと接続されており、シールビア224b1及び224b2のそれぞれの上部はキャップ層(第2のキャップ層)225bと接続されている。
以上に説明したように、図8(b)に示すシールリング204a及び204bは、複数に枝分かれしたシールビア(又はその積層構造)が少なくとも1つのシール配線によって束ねられた構造を有する。このため、個々のシールビアの幅(厚み)が小さくても、それらが束ねられているため、シールリング全体として大きな強度を持たせることができる。よって、ダイシング時にスクライブ領域203に機械的衝撃や応力が加わった場合であっても、シールリング204a若しくは204bが破壊されること、又はシールリング204a若しくは204bの一部(つまり枝分かれしたシールビアの1つ)の損傷がチップ領域202に影響を及ぼすことを防ぐことができる。
また、図8(b)に示すシールリング構造において、各シールリング204a及び204bを構成するシールビアを層間絶縁膜毎に選択的に2つ、3つ又は4つ以上に枝分かれさせることによって、チップ領域202の保護機能をより向上させることができる。すなわち、ダイシング時の衝撃や応力がチップ領域202内へ伝播することをより確実に防止できる。
また、図8(b)に示すシールリング構造によると、図8(a)に示すシールリング構造と同様に、外側の第2のシールリング204bが破壊されたとしても、該第2のシールリング204bに対して電気的に絶縁された構造を持つ第1のシールリング204aが破壊されずにその形状が保持されていれば、水分や可動イオン等の汚染物質がチップ領域202内に侵入することを防止でき、それによって半導体装置の信頼性の低下を防止することができる。
また、図8(b)に示すシールリング構造において、1本のシール配線から2本のシールビアを枝分かれさせる構造を用いたが、これに代えて、1本のシール配線から3本以上のシールビアを枝分かれさせる構造を用いてもよい。すなわち、チップ領域202のレイアウト上の余裕又は膜(層間絶縁膜)強度の大小等に応じて、枝分かれさせるシールビアの数を適宜選択すればよい。
尚、図8(a)及び図8(b)に示すシールリング204a及び204bにおいて、少なくとも2つ以上のシールビアが連続的に積層されている構造に代えて、素子等が形成されているチップ領域202におけるビアと配線とが交互に積層されている配線構造と同様に、シールビアとシール配線とが交互に積層された構造を用いても、本実施形態と同様の効果が得られる。但し、シール配線を用いてシールリングを構成すると、シールビアを用いる場合と比べて、シールリングの幅が厚くなるので、各配線層のレイアウトを考慮してシール配線を用いるか用いないかを決めることが好ましい。
また、本実施形態において、4層重ねられた層間絶縁膜に配線構造を形成したが、層間絶縁膜の層数は4層に限られるものではなく、チップ構造に応じて4層より少なくても多くてもよいことは言うまでもない。
また、本実施形態において、シールリング204a及び204bを構成する導電材料としてCuを用いたが、これに限られず、シールリング204a及び204bをW、Al及びCuのうちの少なくとも1つを用いて構成してもよい。このようにすると、半導体装置のチップ領域202に形成される配線及びビアと同じ材料からシールリング204a及び204bを形成することができる。
また、本実施形態において、キャップ層225a及び225bを構成する導電材料は特に限定されないが、該材料がAlであると、シールリング204a及び204b(特にCuから構成されたシールリング)の腐食を確実に防止することができる。
また、本実施形態において、例えば図8(a)又は図8(b)に示すシールリング構造のように、複数のシールビアを連続的に積層させる場合、上層のシールビア又は下層のシールビアのうちの一方の接触面を他方の接触面よりも大きくすることが好ましい。このようにすると、コンタクトマージンを向上させることができる。
(第2の実施形態の第1変形例)
以下、本発明の第2の実施形態の第1変形例に係る半導体装置及びその製造方法について図面を参照しながら説明する。
図12(a)は、本変形例に係る半導体装置の断面図(図7のBB’線の断面構造を示す図)である。
図12(a)に示す本変形例のシールリング構造が、図8(a)に示す第2の実施形態のシールリング構造と異なっている点は、内側のシールリング(第1のシールリング)204aの上にキャップ層(第1のキャップ層)225aが設けられていない点である。言い換えると、第1のシールリング204a上のパッシベーション膜209は開口されていない。
具体的には、図12(a)に示すように、本変形例の半導体装置は、第2の実施形態と同様のシールリングの2重構造を有しており、そのうち、外側の第2のシールリング204bは、図2(a)に示す第1の実施形態のシールリング構造と同様に、最上部にキャップ層(第2のキャップ層)225bを有する一方、内側の第1のシールリング204aは、最上部にキャップ層を有していない。
また、図8(a)に示す第2の実施形態のシールリング構造と同様に、本変形例の第1のシールリング204a及び第2のシールリング204bは共に複数の層間絶縁膜205〜209の積層構造中に形成されている。詳しくは、基板201に設けられた導電層220a及び220bのそれぞれの上に第1のシールビア221a及び221bが形成され、該第1のシールビア221a及び221bのそれぞれの上に第1のシール配線222a及び222bが形成されている。また、第1のシール配線222a及び222bのそれぞれの上に第2のシールビア223a及び223bが形成され、該第2のシールビア223a及び223bのそれぞれの上に第3のシールビア224a及び224bが形成されている。また、第3のシールビア224aの上にはパッシベーション膜209が形成されている一方、外側の第2のシールリング204bの最上部である第3のシールビア224b上のパッシベーション膜209は開口されており、該開口部には第3のシールビア224bと接続するキャップ層225bが設けられている。
本変形例によると、チップ領域202を連続的に取り囲むようにシールリング204a及び204bが2重に形成されている。よって、半導体ウェハ(基板)201をスクライブ領域203に沿ってダイシングして、完成した半導体チップ(半導体装置)を個片化して取り出す際に、ダイシング装置のブレードがスクライブライン(スクライブ領域)203と接することによって生じるダイシング時の機械的衝撃や応力が、チップ領域202に加わること又はそれによってチップ領域202が破損することをより確実に防止できる。
また、本変形例によると、外側の第2のシールリング204b上には、パッシベーション膜209を貫通するキャップ層225bが配置されている。よって、チップ領域202のパッシベーション膜209とスクライブ領域203のパッシベーション膜209とがキャップ層225bによって完全に分断されて不連続になるので、ダイシング時にスクライブ領域203が受けた衝撃がチップ領域202に伝播することを防止することができる。
(第2の実施形態の第2変形例)
以下、本発明の第2の実施形態の第2変形例に係る半導体装置及びその製造方法について図面を参照しながら説明する。
図12(b)は、本変形例に係る半導体装置の断面図(図7のBB’線の断面構造を示す図)である。
図12(b)に示す本変形例のシールリング構造が、図8(b)に示す第2の実施形態のシールリング構造と異なっている点は、内側のシールリング(第1のシールリング)204aの上にキャップ層(第1のキャップ層)225aが設けられていない点である。言い換えると、第1のシールリング204a上のパッシベーション膜209は開口されていない。すなわち、本変形例の半導体装置は、第2の実施形態と同様のシールリングの2重構造を有しており、そのうち、外側の第2のシールリング204bは、図3(a)に示す第1の実施形態のシールリング構造と同様に、最上部にキャップ層(第2のキャップ層)225bを有する一方、内側の第1のシールリング204aは、最上部にキャップ層を有していない。
また、図12(b)に示す本変形例のシールリング構造が、図12(a)に示す第2の実施形態の第1変形例のシールリング構造と異なっている点は、各シールリング204a及び204bを構成するシールビアが枝分かれ構造を有している点である。
具体的には、第1の層間絶縁膜205中の第1のシールビア221a及び第1のシールビア221bはそれぞれ、2つに枝分かれした第1のシールビア221a1及び221a2並びに2つに枝分かれした第1のシールビア221b1及び221b2として形成されている。同様に、第3の層間絶縁膜207中の第2のシールビア223a及び第2のシールビア223bはそれぞれ、2つに枝分かれした第2のシールビア223a1及び223a2並びに2つに枝分かれした第2のシールビア223b1及び223b2として形成され、第4の層間絶縁膜208中の第3のシールビア224a及び第3のシールビア224bはそれぞれ、2つに枝分かれした第3のシールビア224a1及び224a2並びに2つに枝分かれした第3のシールビア224b1及び224b2として形成されている。また、第3のシールビア224a1及び224a2のそれぞれの上にはパッシベーション膜209が形成されている一方、外側の第2のシールリング204bの最上部である第3のシールビア224b1及び224b2上のパッシベーション膜209は開口されており、該開口部には第3のシールビア224b1及び224b2と接続するキャップ層225bが設けられている。
本変形例によると、図12(a)に示す、第2の実施形態の第1変形例により得られる効果に加えて、次のような効果が得られる。すなわち、各シールリング204a及び204bを構成するシールビアが枝分かれ構造を有するため、各シールリング204a及び204bの強度をより向上させることができると共に、外部からチップ領域202内に不純物や水分が侵入することを各シールリング204a及び204bによって防ぐことができる。
(第2の実施形態の第3変形例)
以下、本発明の第2の実施形態の第3変形例に係る半導体装置及びその製造方法について図面を参照しながら説明する。
図13は、本変形例に係る半導体装置の断面図(図7のBB’線の断面構造を示す図)である。
図13に示す本変形例の半導体装置が、図8(b)に示す第2の実施形態の半導体装置と異なっている点は、チップ領域202の基板201におけるシールリング204a及び204bの近傍の上にトランジスタが設けられていることである。具体的には、基板201における素子分離231によって囲まれた領域の上に、ゲート絶縁膜232を介してゲート電極233が形成されている。ゲート電極233の側面には絶縁性サイドウォール234が形成されている。基板201におけるゲート電極233の両側にはソース・ドレイン領域となる活性層210が設けられている。
また、図13に示す本変形例のシールリング構造が、図8(b)に示す第2の実施形態のシールリング構造と異なっている点は、前述のトランジスタの形成層である第1の層間絶縁膜205中の第1のシールビア221a及び第1のシールビア221bはそれぞれ、2つに枝分かれした第1のシールビア221a1及び221a2並びに2つに枝分かれした第1のシールビア221b1及び221b2として形成されていることである。尚、図12(a)に示す第2の実施形態の第1変形例のシールリング構造と同様に、内側のシールリング(第1のシールリング)204aの上にはキャップ層(第1のキャップ層)225aが設けられていない。言い換えると、第1のシールリング204a上のパッシベーション膜209は開口されていない。
ところで、近年、チップサイズの縮小化が進むに伴って、ウェハをダイシングする箇所(スクライブ領域)から、該箇所に最も近接するトランジスタ(以下、最近接トランジスタと称する)までの距離が短くなってきている。具体的には、従来、パッドの下側に素子が配置していなかったときには、シールリングから最近接トランジスタまでの距離(図13の距離Lに相当)は100μm程度であった。それに対して、近年、パッドの下側に素子を配置するようなレイアウトが用いられるようになり、それに伴って、シールリングから最近接トランジスタまでの距離Lが10μm程度まで小さくなってきている。その結果、ダイシング時の衝撃がトランジスタに伝播しやすくなり、トランジスタがより破損しやすい状況になってきている。一方、トランジスタは、薄膜のゲート酸化膜等を備えた微細構造を有するため、衝撃に弱いので、トランジスタに対しては特にダイシング時の破損を防止する対策が求められる。
そこで、本変形例においては、前述の「2以上に枝分かれしたシールビア構造」を用いて、トランジスタ形成層のシールリング構造の強度を向上させる。具体的には、特に基板201上の最下層の絶縁膜、つまりゲート電極233等を備えたトランジスタの形成層である第1の層間絶縁膜205中においてシールリング204a及び204bを構成する第1のシールビア221a及び第1のシールビア221bのそれぞれを2つに枝分かれさせることによって、該各枝分かれしたシールビア221a1、221a2、221b1及び221b2のそれぞれを、チップ領域202の最下層に加わる衝撃に対するバリアとして機能させる。これにより、ダイシング時におけるトランジスタの破損を防止でき、それによって半導体装置製造の歩留まりを向上させることができる。
尚、本変形例において、微細なトランジスタが設けられる層において「2以上に枝分かれしたシールビア構造」を用いたが、その他の微細な又は繊細な構造を持つ層において「2以上に枝分かれしたシールビア構造」を用いてもよい。
(第3の実施形態)
以下、本発明の第3の実施形態に係る半導体装置及びその製造方法について図面を参照しながら説明する。尚、本実施形態は、第1及び第2の実施形態のそれぞれのバリエーションに相当する。
図14(a)は、図19に示す従来の半導体装置の断面構造を模式的に示した図であり、スクライブ領域3を挟む2つのチップ領域2の周縁部を示している。尚、図14(a)においては、一部の構成要素の図示を省略すると共に図19と同じ構成要素には同じ符号を付し説明を省略する。図14(a)に示すように、スクライブ領域3の層間絶縁膜8及び10にはアクセサリ配線40が設けられている。
また、図14(b)は、図14(a)と対応する平面図である。尚、図14(b)において、パッシベーション膜11の下側のシールリング4については太い破線で模式的に示している。図14(b)に示すように、従来の半導体装置において、シールリング4はスクライブ領域3に沿ってライン状に設けられている。
次に、図15(a)は、図2(a)に示す第1の実施形態に係る半導体装置の断面構造を模式的に示した図であり、スクライブ領域103を挟む2つのチップ領域102の周縁部を示している。尚、図15(a)においては、一部の構成要素の図示を省略すると共に図2(a)と同じ構成要素には同じ符号を付し説明を省略する。図15(a)に示すように、スクライブ領域103の層間絶縁膜107及び108にはアクセサリ配線140が設けられている。
また、図15(b)は、図15(a)と対応する平面図である。尚、図15(b)において、最上部にキャップ層125を備えたシールリング104については太い実線で模式的に示している。図15(b)に示すように、第1の実施形態の半導体装置において、シールリング104はスクライブ領域103に沿ってライン状に設けられている。
図14(b)に示す従来の半導体装置の平面構成並びに図15(b)に示す第1の実施形態の半導体装置の平面構成に対して、図16(a)〜(c)は本実施形態に係る半導体装置のバリエーションの平面構成を示している。尚、図16(a)〜(c)においても、シールリング104については太い実線で模式的に示している。
図16(a)に示す平面構成の特徴は、シールリング104が基板101(つまりパッシベーション膜109)の上側から見て矩形状の凹凸を有していることである。
図16(b)に示す平面構成の特徴は、シールリング104が基板101の上側から見て三角波状の凹凸を有していることである。
図16(c)に示す平面構成の特徴は、シールリング104の側部に、スクライブ領域103の方向に延びる複数の突起が設けられていることである。すなわち、シールリング104は、スクライブ領域103の延びる方向に対して垂直な方向に複数の突起を有している。
尚、図16(a)〜(c)のそれぞれに対応する半導体装置の断面構成は、断面を観察する箇所によりシールリング104の形成位置が水平方向に変化したり又はシールリング104の形成幅が変化する点を除いて、図15(a)又は図2(a)に示す第1の実施形態と同様である。
また、図16(a)〜(c)のそれぞれに対応する半導体装置の製造方法は、シールリング形成用のマスクパターンを図16(a)〜(c)のそれぞれに合わせて変化させる点を除いて、第1の実施形態(図4(a)〜(d)、図5(a)〜(c)及び図6(a)〜(c)参照)と同様である。
図16(a)〜(c)のいずれかに示す本実施形態のシールリング構造を有する半導体装置においては、チップ領域102を保護するシールリング104の障壁が、スクライブ領域103が延びる方向に対して平行な方向のみならず、垂直な方向や斜め方向にも設けられている。このため、ウェハのダイシング時にダイシング装置のブレードとパッシベーション膜109等の膜とが接触することによって生じる衝撃及び応力並びにそれらに起因して生じたウェハ(基板101)のクラック等が、シールリング104の側面(スクライブ領域103と対向する面)に沿って進行することを防ぐことができる。
次に、図17(a)は、図8(a)に示す第2の実施形態に係る半導体装置の断面構造を模式的に示した図であり、スクライブ領域203を挟む2つのチップ領域202の周縁部を示している。尚、図17(a)においては、一部の構成要素の図示を省略すると共に図8(a)と同じ構成要素には同じ符号を付し説明を省略する。図17(a)に示すように、スクライブ領域203の層間絶縁膜207及び208にはアクセサリ配線240が設けられている。
また、図17(b)は、図17(a)と対応する平面図である。尚、図17(b)において、最上部にキャップ層225a及び225bを備えたシールリング204a及び204bについては太い実線で模式的に示している。図17(b)に示すように、第2の実施形態の半導体装置において、シールリング204a及び204bはそれぞれスクライブ領域203に沿って2重のライン状に設けられている。
図17(b)に示す第2の実施形態の半導体装置の平面構成に対して、図18(a)〜(c)は本実施形態に係る半導体装置のバリエーションの平面構成を示している。尚、図18(a)〜(c)においても、シールリング204a及び204bについては太い実線で模式的に示している。
図18(a)に示す平面構成の特徴は、スクライブ領域203側のシールリング204bが基板201(つまりパッシベーション膜209)の上側から見て矩形状の凹凸を有していることである。
図18(b)に示す平面構成の特徴は、スクライブ領域203側のシールリング204bが基板201の上側から見て三角波状の凹凸を有していることである。
図18(c)に示す平面構成の特徴は、スクライブ領域203側のシールリング204bの側部に、スクライブ領域203の方向に延びる複数の突起が設けられていることである。すなわち、シールリング204bは、スクライブ領域203の延びる方向に対して垂直な方向に複数の突起を有している。
尚、図18(a)〜(c)のそれぞれに対応する半導体装置の断面構成は、断面を観察する箇所によりシールリング204bの形成位置が水平方向に変化したり又はシールリング204bの形成幅が変化する点を除いて、図17(a)又は図8(a)に示す第2の実施形態と同様である。
また、図18(a)〜(c)のそれぞれに対応する半導体装置の製造方法は、シールリング形成用のマスクパターンを図18(a)〜(c)のそれぞれに合わせて変化させる点を除いて、第2の実施形態(図9(a)〜(d)及び図10(a)〜(c))と同様である。
図18(a)〜(c)のいずれかに示す本実施形態のシールリング構造を有する半導体装置によると、シールリング構造が2重になっていることによる第2の実施形態と同様の効果に加えて、次のような効果が得られる。すなわち、チップ領域202を保護するシールリング204a及び204bのうちスクライブ領域203側のシールリング204bの障壁が、スクライブ領域203が延びる方向に対して平行な方向のみならず、垂直な方向や斜め方向にも設けられている。このため、ウェハのダイシング時にダイシング装置のブレードとパッシベーション膜209等の膜とが接触することによって生じる衝撃及び応力並びにそれらに起因して生じたウェハ(基板201)のクラック等が、シールリング204bの側面(スクライブ領域203と対向する面)に沿って進行することを防ぐことができる。
尚、図18(a)〜(c)のそれぞれに示す本実施形態のシールリング構造(2重構造)においては、ライン状の平面形状を有するシールリング204aと、ライン状以外の他の平面形状を有するシールリング204bとの組み合わせについて説明した。しかし、シールリング204a及び204bのそれぞれが、ライン状以外の他の平面形状(同一でもよいし又は異なっていてもよい)を有していてもよい。また、少なくとも最も外側のシールリングがライン状以外の他の平面形状を有する3重以上のシールリング構造を用いてもよい。しかし、ライン状以外の他の平面形状を有する複数のシールリングを用いた場合又は3重以上のシールリング構造を用いた場合には、半導体装置(半導体チップ)の幅に占めるシールリング部分の幅が大きくなり、半導体装置の小型化に不利となる可能性がある。従って、図18(a)〜(c)のそれぞれに示す本実施形態のシールリング構造のように、ライン状の平面形状を有するシールリングと、ライン状以外の他の平面形状を有するシールリングとを組み合わせた2重のシールリング構造を用いることが好ましい。
以上に説明したように、本発明の各実施形態によると、シールリングを構成するシールビアがチップ領域のデュアルダマシン型の配線構造に合わせて、当該配線層と同じ層間絶縁膜において一体的に形成されているため、シールビアは「つなぎ目」なく1つの層間絶縁膜を貫通するように設けられる。従って、シールリング全体として「つなぎ目」の数を低減することができる。よって、「つなぎ目」からの不純物等の侵入を、「つなぎ目」が多いシールリング構造と比較してより防ぐことができるため、より強固なシールリング構造を実現できる。すなわち、ダイシング時におけるチップ領域内への衝撃の伝播を抑制できると共に外部からチップ領域内への不純物等の侵入を防止できる。
また、本発明の各実施形態において、シールリングの最上部にキャップ層を設けたり、シールリングを構成するシールビアを枝分かれさせたり、シールビアをチップ領域のデュアルダマシン構造に合わせて形成したり、又は複数のシールリングがチップ領域を多重に取り囲む構成を用いたりすることによって、ウェハをスクライブ領域に沿ってダイシングして個々のチップを取り出す際にチップ領域がダメージを受けること又はチップ領域の一部が破損することをより確実に防ぐことができる。その結果、ダイシング時にスクライブ領域が受ける衝撃がチップ領域内に伝播することを防ぎ、それによりチップ領域内のIC回路や配線層等が傷つくことを防ぐことができるので、半導体装置(チップ)の歩留まりを向上させることができると共に、高精度のチップを提供することができる。
また、本発明の各実施形態において、チップ領域の周縁部(チップ領域におけるスクライブ領域との境界付近)にシールリングを設けたが、スクライブ領域のうちダイシング後も半導体装置(半導体チップ)の端部として残る部分(つまりスクライブ領域におけるチップ領域との境界付近)にシールリングを設けてもよい。