KR20130042245A - 반도체 소자 - Google Patents

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Abstract

본 발명에 따른 반도체 소자는 하나 이상의 트랜지스터가 형성되는 트랜지스터 영역; 상기 하나 이상의 트랜지스터에 파워전압을 공급하기 위해 상기 하나 이상의 트랜지스터가 형성되는 레벨보다 높은 제1레벨에 상기 트랜지스터 영역을 가로질러 형성되는 하나 이상의 제1메탈라인; 상기 트랜지스터 영역에 상기 파워전압을 공급하기 위해 상기 하나 이상의 트랜지스터의 게이트의 레벨과 동일한 게이트 레벨에 형성되며, 상기 하나 이상의 제1메탈라인 중 자신에게 대응하는 제1메탈라인과 전기적으로 연결되는 하나 이상의 게이트 메탈라인을 포함한다.

Description

반도체 소자{SEMICONDUCTOR DEVICE}
본 발명은 반도체 소자에 관한 것이다.
반도체 소자의 고집적화와 고속화에 따라 작은 면적에 보다 많은 정보를 저장하기 위한 노력들이 여러 가지 방향에서 논의되어 왔다. 특히, 설계 측면에서 회로의 배치, 그리고 새로운 개념의 회로 설계를 통해 고집적화와 고속화를 구현하여 왔다.
고집적화를 구현하기 위해 반도체 소자의 디자인 룰(Design rule)이 점점 작아짐에 따라 웨이퍼에 형성되는 반도체 소자에 포함된 회로 및 회로에 인가되는 신호 전압 등을 공급하기 위한 패턴의 간격이 감소하고 있다. 또한 반도체 소자에 포함된 회로와 각종 라인들의 사이즈를 줄이는 것과 함께 이들을 효과적으로 배치하는 것도 반도체 소자 설계의 하나의 이슈가 되고 있다.
한편 고집적화, 및 고속화와 함께 반도체 소자에서 소모되는 전력을 감소시키기 위한 반도체 소자의 저전력화 방안에 대해서도 활발한 연구가 진행중이다. 저전력화를 위해 반도체 소자에 공급되는 전원의 레벨이 지속적으로 낮아져 왔는데 전원의 레벨이 점점 낮아짐에 따라 반도체 소자에 포함된 회로에 낮은 레벨의 전원을 효과적으로 전달하기 위한 여러가지 방법이 연구되고 있다.
본 발명은 반도체 소자에 포함된 트랜지스터에 전원을 효과적으로 공급하고, 반도체 소자의 패턴을 균일성을 높이기 위한 반도체 소자를 제공한다.
본 발명에 따른 반도체 소자는 하나 이상의 트랜지스터가 형성되는 트랜지스터 영역; 상기 하나 이상의 트랜지스터에 파워전압을 공급하기 위해 상기 하나 이상의 트랜지스터가 형성되는 레벨보다 높은 제1레벨에 상기 트랜지스터 영역을 가로질러 형성되는 하나 이상의 제1메탈라인; 상기 트랜지스터 영역에 상기 파워전압을 공급하기 위해 상기 하나 이상의 트랜지스터의 게이트의 레벨과 동일한 게이트 레벨에 형성되며, 상기 하나 이상의 제1메탈라인 중 자신에게 대응하는 제1메탈라인과 전기적으로 연결되는 하나 이상의 게이트 메탈라인을 포함할 수 있다.
또한 본 발명에 따른 반도체 소자는 하나 이상의 피모스 트랜지스터가 형성되는 피모스 영역; 상기 하나 이상의 피모스 트랜지스터에 전원전압을 공급하기 위해 상기 하나 이상의 피모스 트랜지스터가 형성되는 레벨보다 높은 제1레벨에 상기 피모스 영역을 가로질러 형성되는 하나 이상의 제1메탈라인; 상기 피모스 영역에 상기 전원전압을 공급하기 위해 상기 하나 이상의 피모스 트랜지스터의 게이트의 레벨과 동일한 게이트 레벨에 형성되며, 상기 하나 이상의 제1메탈라인 중 자신에게 대응하는 제1메탈라인과 전기적으로 연결되는 하나 이상의 제1게이트 메탈라인;상기 피모스 영역과 이격하여 배치되며 하나 이상의 엔모스 트랜지스터가 형성되는 엔모스 영역; 상기 하나 이상의 엔모스 트랜지스터에 기저전압을 공급하기 위해 상기 제1레벨에 상기 엔모스 영역을 가로질러 형성되는 하나 이상의 제2메탈라인; 및 상기 엔모스 영역에 상기 기저전압을 공급하기 위해 상기 게이트 레벨에 형성되며, 상기 하나 이상의 제2메탈라인 중 자신에게 대응하는 제2메탈라인과 전기적으로 연결되는 하나 이상의 제2게이트 메탈라인을 포함할 수 있다.
또한 본 발명에 따른 반도체 소자는 하나 이상의 활성화 영역 및 상기 하나 이상의 활성화 영역보다 높고 상기 하나 이상의 활성화 영역에 인접한 게이트 레벨에 형성되는 게이트를 포함하는 하나 이상의 트랜지스터; 상기 하나 이상의 트랜지스터에 파워전압을 공급하기 위해 상기 게이트 레벨에 형성되는 하나 이상의 게이트 메탈라인; 상기 하나 이상의 트랜지스터에 상기 파워전압을 공급하기 위해 상기 게이트 레벨보다 높은 제1레벨에 형성되며 상기 하나 이상의 게이트 메탈라인 중 자신에게 대응하는 게이트 메탈라인과 전기적으로 연결되는 하나 이상의 제1메탈라인; 및 상기 게이트 레벨보다 높고 상기 제1레벨보다 낮은 제2레벨에 형성되며 상기 하나 이상의 트랜지스터 중 자신에게 대응하는 트랜지스터의 활성화 영역과 하나 이상의 제1컨택을 통해 연결되고, 상기 하나 이상의 게이트 메탈라인 중 자신에게 대응하는 게이트 메탈라인과 하나 이상의 제2컨택을 통해 연결되고, 상기 하나 이상의 제1메탈라인 중 자신에게 대응하는 메탈라인과 하나 이상의 제3컨택을 통해 연결되는 하나 이상의 제2메탈라인을 포함할 수 있다.
본 발명은 게이트 레벨의 메탈라인을 형성하여 반도체 소자에 포함된 트랜지스터에 전원을 효과적으로 공급하고, 게이트 레벨에 하나 이상의 더미 게이트 메탈라인을 형성하여 패턴의 균일성을 높이는 효과가 있다.
도 1은 본 발명의 일 실시예에 따른 반도체 소자의 구성도,
도 2는 도 1의 'AB'를 자른 단면을 도시한 단면도,
도 3은 도 1의 'CD'를 자른 단면을 도시한 단면도,
도 4는 본 발명의 다른 일 실시예에 따른 반도체 소자의 구성도,
도 5는 도 4의 'AB'를 자른 단면을 도시한 단면도,
도 6은 도 4의 'CD'를 자른 단면을 도시한 단면도.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있도록 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 1은 본 발명의 일 실시예에 따른 반도체 소자의 구성도이다.
도 1 내지 도 3에 도시된 바와 같이 반도체 소자는 하나 이상의 트랜지스터(G1 및 A1, G2 및 A2, G3 및 A3, GN 및 AN은 게이트 'GN'과 활성화 영역 'AN'을 포함하는 트랜지스터를 나타냄)가 형성되는 트랜지스터 영역(TR_AREA), 하나 이상의 트랜지스터(G1 및 A1, G2 및 A2, G3 및 A3)에 파워전압을 공급하기 위해 하나 이상의 트랜지스터(G1 및 A1, G2 및 A2, G3 및 A3)가 형성되는 레벨보다 높은 제1레벨에 트랜지스터 영역(TR_AREA)을 가로질러 형성되는 하나 이상의 제1메탈라인(PW_M1), 트랜지스터 영역(TR_AREA)에 파워전압을 공급하기 위해 하나 이상의 트랜지스터의 게이트(G1 내지 G3)의 레벨과 동일한 게이트 레벨에 형성되며, 하나 이상의 제1메탈라인(PW_M1) 중 자신에게 대응하는 제1메탈라인과 전기적으로 연결되는 하나 이상의 게이트 메탈라인(PW_G)을 포함한다. 또한 반도체 소자는 제1레벨보다 낮고 게이트 레벨보다 높은 제2레벨에 형성되며, 하나 이상의 제1메탈라인(PW_M1) 중 자신에게 대응되는 제1메탈라인, 하나 이상의 트랜지스터(G1 및 A1, G2 및 A2, G3 및 A3) 중 자신에게 대응되는 트랜지스터 및 하나 이상의 게이트 메탈라인(PW_G) 중 자신에게 대응하는 게이트 메탈라인과 컨택(101 내지 103)을 통해 연결되는 하나 이상의 제2메탈라인(PW1_M0 내지 PW3_M0) 및 트랜지스터 영역(TR_AREA)의 상방 또는 하방에 형성되며, 게이트 레벨에 게이트 메탈라인(PW_G)과 평행한 방향으로 형성되는 하나 이상의 더미 게이트 메탈라인(DU_G)을 포함한다.
이하 도 1을 참조하여 반도체 소자에 대해 설명한다.
트랜지스터 영역(TR_AREA)에는 하나 이상의 트랜지스터(G1 및 A1, G2 및 A2, G3 및 A3, 도 1에서는 3개인 경우를 도시함)가 형성되는데 트랜지스터는 각각 게이트(G1 내지 G3)와 활성화 영역(A1 내지 A3)을 포함한다. 하나 이상의 트랜지스터(G1 및 A1, G2 및 A2, G3 및 A3)는 시모스 트랜지스터(CMOS transistor)일 수 있다.
트랜지스터 영역(TR_AREA)에 형성된 하나 이상의 트랜지스터(G1 및 A1, G2 및 A2, G3 및 A3)에 파워전압을 공급하기 위해 트랜지스터 영역(TR_AREA)을 가로질러 하나 이상의 제1메탈라인(PW_M1, 도 1에서는 1개인 경우를 도시함)이 형성된다. 제1메탈라인(PW_M1)은 트랜지스터의 활성화 영역(A1 내지 A3)와 전기적으로 연결된다. 제1메탈라인(PW_M1)을 통해 하나 이상의 트랜지스터의 소스(source)에 파워전압이 인가될 수 있다.
트랜지스터 영역(TR_AREA)에 형성된 하나 이상의 트랜지스터(G1 및 A1, G2 및 A2, G3 및 A3)가 피모스 트랜지스터(PMOS transistor)이면 제1메탈라인(PW_M1)에 인가되는 파워전압은 전원전압(보통 VDD라 함)일 수 있다. 트랜지스터 영역(TR_AREA)에 형성된 하나 이상의 트랜지스터(G1 및 A1, G2 및 A2, G3 및 A3)가 엔모스 트랜지스터(NMOS transistor)이면 제1메탈라인(PW_M1)에 인가되는 파워전압은 기저전압(보통 VSS라 함)일 수 있다.
하나 이상의 게이트 메탈라인(PW_G, 도 1에서는 1개인 경우를 도시함)은 게이트 레벨 형성되며 하나 이상의 제1메탈라인(PW_M1)과 전기적으로 연결된다. 이러한 하나 이상의 게이트 메탈라인(PW_G)은 파워전압을 전달하기 위한 추가의 메탈라인에 해당한다. 따라서 하나 이상의 게이트 메탈라인(PW_G)을 형성함으로써 하나 이상의 트랜지스터의 활성화 영역(A1 내지 A3)으로 전달되는 파워 전달 효율이 높아진다.
하나 이상의 제2메탈라인(PW1_M0 내지 PW3_M0, 도 1에서는 3개인 경우를 도시함)는 게이트 레벨보다 높고 제1레벨보다 낮은 제2레벨에 형성되며 서로 대응하는 하나 이상의 제1메탈라인(PW_M1), 하나 이상의 트랜지스터의 활성화 영역(A1 내지 A3) 및 하나 이상의 게이트 메탈라인(PW_G)을 컨택(101 내지 103)을 통해 연결한다. 컨택(101 내지 103)을 통한 연결에 대해서는 이하 도 2 및 도 3의 설명에서 후술한다.
하나 이상의 더미 게이트 메탈라인(DU_G, 도 1에서는 1개인 경우를 도시함)은 트랜지스터 영역(TR_AREA)의 상방 또는 하방에 형성되며(도 1에서는 하방에 형성된 경우를 도시함), 게이트 레벨에 게이트 메탈라인(PW_G)과 평행한 방향으로 형성된다. 하나 이상의 더미 게이트 메탈라인(DU_G)은 패턴(pattern)의 균일성을 높이기 위한 메탈라인으로 반도체 소자의 다른 구성과 전기적으로 연결되지는 않는다.
또한 반도체 소자는 하나 이상의 트랜지스터의 게이트(G1 내지 G3)에 신호를 인가하기 위해 제2레벨에 형성되는 하나 이상의 제3메탈라인(G1_M0, 도 1에는 1개인 경우를 도시함), 하나 이상의 트랜지스터의 활성화 영역(A1 내지 A3)에서 출력되는 신호를 전달하기 위해 제2레벨에 형성되는 하나 이상의 제4메탈라인(A1_M0 내지 A3_M0, 도 1에는 3개인 경우를 도시함) 및 양자를 연결하기 위한 제5메탈라인(CH_G)를 포함할 수 있다. 제5메탈라인(CH_G)은 하나 이상의 트랜지스터(G1 및 A1, G2 및 A2, G3 및 A3)에 인가되는 신호 또는 하나 이상의 트랜지스터(G1 및 A1, G2 및 A2, G3 및 A3)으로부터 출력되는 신호를 전달하기 위한 메탈라인일 수 있다. 제3메탈라인(G1_M0)는 하나 이상의 트랜지스터의 게이트(G1 내지 G3)에 하나 이상의 컨택(102)을 통해 연결될 수 있고, 제4메탈라인(A1_M0 내지 A3_M0)은 하나 이상의 트랜지스터의 활성화 영역(A1 내지 A3)에 하나 이상의 컨택(101)을 통해 연결될 수 있다.
본 발명에 따른 반도체 소자는 게이트 레벨에 게이트 메탈라인(PW_G)을 형성하여 하나 이상의 트랜지스터의 활성화 영역(A1 내지 A3)에 전달되는 파워전압의 전달 효율을 높일 수 있다. 또한 더미 게이트 메탈라인(DU_G)을 형성하여 패턴의 균일성을 높여 STI(Shallow Trench Isolation) 공정 등에 의해 발생하는 스트레스로 발생하는 문제점을 줄일 수 있다.
도 2는 도 1의 'AB'를 자른 단면을 도시한 단면도이고, 도 3은 도 1의 'CD'를 자른 단면을 도시한 단면도이다. 이하에서 도 1 내지 도 3을 참조하여 수직 구조를 중심으로 반도체 소자에 대해 설명한다.
도 1 내지 도 3에 도시된 바와 같이, 반도체 소자는 하나 이상의 활성화 영역(A1 내지 A3) 및 하나 이상의 활성화 영역(A1 내지 A3)보다 높고 하나 이상의 활성화 영역(A1 내지 A3)에 인접한 게이트 레벨(G)에 형성되는 게이트(G1 내지 G3)를 포함하는 하나 이상의 트랜지스터(G1 및 A1, G2 및 A2, G3 및 A3), 하나 이상의 트랜지스터(G1 및 A1, G2 및 A2, G3 및 A3)에 파워전압을 공급하기 위해 게이트 레벨(G)에 형성되는 하나 이상의 게이트 메탈라인(PW_G), 하나 이상의 트랜지스터(G1 및 A1, G2 및 A2, G3 및 A3)에 파워전압을 공급하기 위해 게이트 레벨(G)보다 높은 제1레벨(M1)에 형성되고, 하나 이상의 게이트 메탈라인(PW_G) 중 자신에게 대응하는 게이트 메탈라인과 전기적으로 연결되는 하나 이상의 제1메탈라인(PW_M1) 및 게이트 레벨(G)보다 높고 제1레벨(M1)보다 낮은 제2레벨(M0)에 형성되며 하나 이상의 트랜지스터(G1 및 A1, G2ㄴ 및 A2, G3 및 A3) 중 자신에게 대응하는 트랜지스터의 활성화 영역(A1 내지 A3)과 하나 이상의 제1컨택(101)을 통해 연결되고, 하나 이상의 게이트 메탈라인(PW_G) 중 자신에게 대응하는 게이트 메탈라인과 하나 이상의 제2컨택(102)을 통해 연결되고, 하나 이상의 제1메탈라인(PW_M1) 중 자신에게 대응하는 메탈라인과 하나 이상의 제3컨택(103)을 통해 연결되는 하나 이상의 제2메탈라인(PW1_MO 내지 PW3_M0) 및 게이트 레벨(G)에 게이트 메탈라인(PW_G)과 평행한 방향으로 형성되는 하나 이상의 더미 게이트 메탈라인(DU_G)를 포함한다.
또한 반도체 소자는 활성화 영역(A1 내지 A3) 및 게이트 레벨(G)에 형성된 메탈라인들과 제2레벨(M0)에 형성된 메탈라인들을 전기적으로 절연하기 위해 활성화 영역(A1 내지 A3)이 형성된 기판(SUB)과 제2레벨(M0) 사이에 형성되는 제1절연막(ILD) 및 제2레벨(MO)에 형성된 메탈라인들과 제1레벨(M1)에 형성된 메탈라인들을 전기적으로 절연하기 위해 제2레벨(M0)과 제1레벨(M1) 사이에 형성되는 제2절연막(IMD)를 포함한다. 여기서 제1절연막(ILD)은 층간절연막(ILD)이고, 제2절연막(IMD)은 금속간절연막(IMD)일 수 있다.
서로 다른 레벨에 존재하는 구성은 컨택으로 연결되며 활성화 영역(A1 내지 A3)과 제2레벨(M0)에 형성된 메탈라인들은 제1컨택(101), 게이트 레벨(G)에 형성된 메탈라인들과 제2레벨(M0)에 형성된 메탈라인들은 제2컨택(102), 제2레벨(MO)에 형성된 메탈라인들과 제1레벨(M1)에 형성된 메탈라인들은 제3컨택(103)을 통해 전기적으로 연결된다. 또한 각 레벨 사이에 컨택을 통해 전기적으로 연결되는 구성 이외에는 서로 절연시키기 위해 절연막을 형성한다. 절연막은 BPSG(BoroPhosphoSilicate Glass), PSG(PhosphoSilicate Glass), FSG(Fluorinated Silicate Glass), HDP(High Density Plasma), TEOS(Tetra Ethyle Ortho Silicate)등으로 형성될 수 있다.
이외의 구성에 대한 설명은 도 1의 설명에서 상술한 바와 동일하다. 본 발명의 반도체 소자는 반도체 소자의 고집적화에 따라 점점 여유 공간이 줄어들고 있는 제1레벨(M1) 및 제2레벨(M2)에 메탈라인을 추가로 형성하지 않고, 게이트 레벨(G)에 메탈라인(PW_G, DU_G)을 추가로 형성하여 하나 이상의 트랜지스터(G1 및 A1, G2 및 A2, G3 및 A3)로 공급되는 파워전압의 전달 효율을 높이고, 패턴의 균일성을 높일 수 있다.
도 4는 본 발명의 다른 일 실시예에 따른 반도체 소자의 구성도이다. 도 5는 도 4의 'AB'를 자른 단면을 도시한 단면도이고, 도 6은 도 4의 'CD'를 자른 단면을 도시한 단면도이다. 도 4에서는 피모스 영역(P_AREA)와 엔모스 영역(N_AREA)이 대칭적으로 형성된 반도체 소자를 도시한다(도 4의 반도체 소자는 도 1의 반도체 소자가 상방 및 하방에 대칭적으로 배치된 반도체 소자에 해당함).
도 4 내지 도 6에 도시된 바와 같이, 반도체 소자는 하나 이상의 피모스 트랜지스터(PG1 및 PA1, PG2 및 PA2, PG3 및 PA3)가 형성되는 피모스 영역(P_AREA), 하나 이상의 피모스 트랜지스터(PG1 및 PA1, PG2 및 PA2, PG3 및 PA3)에 전원전압을 공급하기 위해 하나 이상의 피모스 트랜지스터(PG1 및 PA1, PG2 및 PA2, PG3 및 PA3)가 형성되는 레벨(기판(SUB)의 레벨에 해당함)보다 높은 제1레벨(M1)에 피모스 영역(P_AREA)을 가로질러 형성되는 하나 이상의 제1메탈라인(PWP_M1), 피모스 영역(P_AREA)에 전원전압을 공급하기 위해 하나 이상의 피모스 트랜지스터(PG1 및 PA1, PG2 및 PA2, PG3 및 PA3)의 게이트의 레벨과 동일한 게이트 레벨(G)에 형성되며, 하나 이상의 제1메탈라인(PWP_M1) 중 자신에게 대응하는 제1메탈라인과 전기적으로 연결되는 하나 이상의 제1게이트 메탈라인(PW1_G), 피모스 영역(P_AREA)과 이격하여 배치되며 하나 이상의 엔모스 트랜지스터(NG1 및 NA1, NG2 및 NA2, NG3 및 NA3)가 형성되는 엔모스 영역(N_AREA), 하나 이상의 엔모스 트랜지스터(NG1 및 NA1, NG2 및 NA2, NG3 및 NA3)에 기저전압을 공급하기 위해 제1레벨(M1)에 엔모스 영역(N_AREA)을 가로질러 형성되는 하나 이상의 제2메탈라인(PWN_M1), 엔모스 영역(N_AREA)에 기저전압을 공급하기 위해 게이트 레벨(G)에 형성되며 하나 이상의 제2메탈라인(PWN_G) 중 자신에게 대응하는 제2메탈라인과 전기적으로 연결되는 하나 이상의 제2게이트 메탈라인(PW2_G), 제1레벨(M1)보다 낮고 게이트 레벨(G)보다 높은 제2레벨(M0)에 형성되며 하나 이상의 제1메탈라인 중 자신에게 대응되는 제1메탈라인(PWP_M1), 하나 이상의 피모스 트랜지스터(PG1 및 PA1, PG2 및 PA2, PG3 및 PA3) 중 자신에게 대응되는 피모스 트랜지스터 및 하나 이상의 제1게이트 메탈라인(PW1_G) 중 자신에게 대응하는 제1게이트 메탈라인과 컨택(401 내지 403)을 통해 연결되는 하나 이상의 제3메탈라인(PWP1_M0 내지 PWP3_M0) 및 제2레벨(M0)에 형성되며, 하나 이상의 제2메탈라인(PWN_M1) 중 자신에게 대응되는 제2메탈라인, 하나 이상의 엔모스 트랜지스터(NG1 및 NA1, NG2 및 NA2, NG3 및 NA3) 중 자신에게 대응되는 엔모스 트랜지스터 및 하나 이상의 제2게이트 메탈라인(PW2_G) 중 자신에게 대응하는 제2게이트 메탈라인과 컨택(401 내지 403)을 통해 연결되는 하나 이상의 제4메탈라인(PWN1_M0 내지 PWN3_M0)를 포함한다. 반도체 소자는 또한 피모스 영역(P_AREA)과 엔모스 영역(N_AREA) 사이에 형성되며, 게이트 레벨(G)에 제1게이트 메탈라인(PW1_G) 및 제2게이트 메탈라인(PW2_G)과 평행한 방향으로 형성되는 하나 이상의 더미 게이트 메탈라인(DU_G)을 포함한다.
피모스 영역(P_AREA) 및 엔모스 영역(N_AREA)은 각각 도 1의 트랜지스터 영역(TR_AREA)에 대응한다. 하나 이상의 피모스 트랜지스터(PG1 및 PA1, PG2 및 PA2, PG3 및 PA3, 도 4에서는 3개인 경우를 도시함) 및 하나 이상의 엔모스 트랜지스터(NG1 및 NA1, NG2 및 NA2, NG3 및 NA3, 도 4에서는 3개인 경우를 도시함)는 각각 게이트(PG1 내지 PG3, NG1 내지 NG3) 및 활성화 영역(PA1 내지 PA3, NA1 내지 NA3)을 포함한다.
피모스 영역(P_AREA)에 형성된 하나 이상의 피모스 트랜지스터(PG1 및 PA1, PG2 및 PA2, PG3 및 PA3)에 전원전압을 공급하기 위해 피모스 영역(P_AREA)을 가로질러 하나 이상의 제1메탈라인(PWP1_M1, 도 4에서는 1개인 경우를 도시함)이 형성된다. 또한 엔모스 영역(N_AREA)에 형성된 하나 이상의 엔모스 트랜지스터(NG1 및 NA1, NG2 및 NA2, NG3 및 NA3)에 기저전압을 공급하기 위해 엔모스 영역(N_AREA)을 가로질러 하나 이상의 제2메탈라인(PWN_M1, 도 4에서는 1개인 경우를 도시함)이 형성된다.
하나 이상의 제1, 2게이트 메탈라인(PWP_G, PWN_G, 도 4에서는 각각 1개인 경우를 도시함)은 게이트 레벨(G) 형성되며 각각 하나 이상의 제1, 2메탈라인(PWP_M1, PWN_M1, 도 4에서는 각각 1개인 경우를 도시함) 중 자신에게 대응하는 제1, 2메탈라인과 전기적으로 연결된다. 이러한 하나 이상의 제1, 2게이트 메탈라인(PWP_G, PWN_G)은 전원전압 또는 기저전압을 전달하기 위한 추가의 메탈라인에 해당한다. 따라서 하나 이상의 제1, 2게이트 메탈라인(PWP_G, PWN_G)을 형성함으로써 하나 이상의 트랜지스터의 활성화 영역(PA1 내지 PA3, NA1 내지 NA3)로 전달되는 파워 전달 효율이 높아진다.
하나 이상의 제3, 4메탈라인(PWP1_M0 내지 PWP3_M0, PWN1_M0 내지 PWN3_M0, 도 4에서는 각각 3개인 경우를 도시함)은 게이트 레벨(G)보다 높고 제1레벨(M1)보다 낮은 제2레벨(MO)에 형성되며 서로 대응하는 하나 이상의 제1, 2메탈라인(PWP_M1, PWN_M1), 하나 이상의 트랜지스터의 활성화 영역(PA1 내지 PA3, NA1 내지 NA3) 및 하나 이상의 제1, 2게이트 메탈라인(PWP_G, PWN_G)과 컨택(401 내지 403)을 통해 연결된다.
하나 이상의 더미 게이트 메탈라인(DU_G, 도 1에서는 1개인 경우를 도시함)은 피모스 영역(P_AREA) 및 엔모스 영역(N_AREA)의 사이에 형성되며, 게이트 레벨(G)에 제1, 2게이트 메탈라인(PWP_G, PWN_G)과 평행한 방향으로 형성된다. 하나 이상의 더미 게이트 메탈라인(DU_G)은 패턴(pattern)의 균일성을 높이기 위한 메탈라인으로 반도체 소자의 다른 구성과 전기적으로 연결되지는 않는다.
반도체 소자는 제2레벨(M0)에 형성되며, 하나 이상의 피모스 트랜지스터(PG1 및 PA1, PG2 및 PA2, PG3 및 PA3)와 하나 이상의 엔모스 트랜지스터(NG1 및 NA1, NG2 및 NA2, NG3 및 NA3) 중 서로 대응하는 엔모스 트랜지스터와 피모스 트랜지스터의 게이트(PG1 내지 PG3, NG1 내지 NG3)에 컨택(402)을 통해 연결되는 제5메탈라인(G1_MO 내지 G3_M0)를 포함한다. 제5메탈라인(G1_MO 내지 G3_M0)을 통해 하나 이상의 피모스 트랜지스터의 게이트(PG1 내지 PG3)와 하나 이상의 엔모스 트랜지스터의 게이트(NG1 및 NG3)에 신호를 인가할 수 있다.
반도체 소자는 제2레벨(M0)에 형성되며, 하나 이상의 피모스 트랜지스터(PG1 및 PA1, PG2 및 PA2, PG3 및 PA3)와 하나 이상의 엔모스 트랜지스터(NG1 및 NA1, NG2 및 NA2, NG3 및 NA3) 중 서로 대응하는 엔모스 트랜지스터와 피모스 트랜지스터의 활성화 영역(PA1 내지 PA3, NA1 내지 NA3)에 컨택(401)을 통해 연결되는 제6메탈라인(A1_M0 내지 A3_M0)을 포함한다. 제6메탈라인(A1_M0 내지 A3_M0)을 통해 하나 이상의 피모스 트랜지스터의 활성화 영역(PA1 내지 PA3) 및 하나 이상의 엔모스 트랜지스터의 활성화 영역(NA1 내지 NA3)으로부터 출력되는 신호를 반도체 소자의 다른 구성으로 전달할 수 있다.
하나 이상의 피모스 트랜지스터의 게이트(PG1 내지 PG3)와 하나 이상의 엔모스 트랜지스터의 게이트(NG1 및 NG3)에 인가되는 신호 및 하나 이상의 피모스 트랜지스터의 활성화 영역(PA1 내지 PA3)과 하나 이상의 엔모스 트랜지스터의 활성화 영역(NA1 내지 NA3)으로부터 출력되는 신호는 제5메탈라인(G1_MO 내지 G3_M0) 및 제6메탈라인(A1_M0 내지 A3_M0)에 컨택(402)을 통해 연결되는 제7메탈라인(CH_G)을 통해 전달될 수 있다.
이하 도 5, 6에 대한 설명은 도 2, 3의 설명에서 상술한 바와 거의 동일하다. 각 레벨(G, M0, M1)에 메탈라인 등이 형성되며 서로 다른 레벨에 형성된 구성은 컨택(401, 402, 403, 각각 도 1의 101, 102, 103에 대응함)을 통해 연결된다. 각 레벨 사이에는 절연막(ILD, IMD)이 형성된다.
도 4 내지 6에 도시된 반도체 소자는 게이트 레벨(G)에 파워 전달 효율을 높이기 위한 메탈라인(PWP_G, PWN_G) 및 패턴의 균일성을 높이기 위한 메탈라인(DU_G)을 포함하고 있어, 도 1 내지 3에 도시된 반도체 소자와 동일한 효과를 가진다.
본 발명의 기술사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술분야의 통상의 전문가라면 본 발명의 기술사상의 범위 내에서 다양한 실시예가 가능함을 알 수 있을 것이다.

Claims (15)

  1. 하나 이상의 트랜지스터가 형성되는 트랜지스터 영역;
    상기 하나 이상의 트랜지스터에 파워전압을 공급하기 위해 상기 하나 이상의 트랜지스터가 형성되는 레벨보다 높은 제1레벨에 상기 트랜지스터 영역을 가로질러 형성되는 하나 이상의 제1메탈라인;
    상기 트랜지스터 영역에 상기 파워전압을 공급하기 위해 상기 하나 이상의 트랜지스터의 게이트의 레벨과 동일한 게이트 레벨에 형성되며, 상기 하나 이상의 제1메탈라인 중 자신에게 대응하는 제1메탈라인과 전기적으로 연결되는 하나 이상의 게이트 메탈라인
    을 포함하는 반도체 소자.
  2. 제 1항에 있어서,
    상기 제1레벨보다 낮고 상기 게이트 레벨보다 높은 제2레벨에 형성되며, 상기 하나 이상의 제1메탈라인 중 자신에게 대응되는 제1메탈라인, 상기 하나 이상의 트랜지스터 중 자신에게 대응되는 트랜지스터 및 상기 하나 이상의 게이트 메탈라인 중 자신에게 대응하는 게이트 메탈라인과 컨택을 통해 연결되는 하나 이상의 제2메탈라인을 포함하는 반도체 소자.
  3. 제 1항에 있어서,
    상기 트랜지스터 영역의 상방 또는 하방에 형성되며, 상기 게이트 레벨에 상기 게이트 메탈라인과 평행한 방향으로 형성되는 하나 이상의 더미 게이트 메탈라인을 더 포함하는 반도체 소자.
  4. 제 1항에 있어서,
    상기 하나 이상의 트랜지스터는 피모스 트랜지스터이고, 상기 파워전압은 전원전압인 반도체 소자.
  5. 제 1항에 있어서,
    상기 하나 이상의 트랜지스터는 엔모스 트랜지스터이고, 상기 파워전압은 기저전압인 반도체 소자.
  6. 하나 이상의 피모스 트랜지스터가 형성되는 피모스 영역;
    상기 하나 이상의 피모스 트랜지스터에 전원전압을 공급하기 위해 상기 하나 이상의 피모스 트랜지스터가 형성되는 레벨보다 높은 제1레벨에 상기 피모스 영역을 가로질러 형성되는 하나 이상의 제1메탈라인;
    상기 피모스 영역에 상기 전원전압을 공급하기 위해 상기 하나 이상의 피모스 트랜지스터의 게이트의 레벨과 동일한 게이트 레벨에 형성되며, 상기 하나 이상의 제1메탈라인 중 자신에게 대응하는 제1메탈라인과 전기적으로 연결되는 하나 이상의 제1게이트 메탈라인;
    상기 피모스 영역과 이격하여 배치되며 하나 이상의 엔모스 트랜지스터가 형성되는 엔모스 영역;
    상기 하나 이상의 엔모스 트랜지스터에 기저전압을 공급하기 위해 상기 제1레벨에 상기 엔모스 영역을 가로질러 형성되는 하나 이상의 제2메탈라인; 및
    상기 엔모스 영역에 상기 기저전압을 공급하기 위해 상기 게이트 레벨에 형성되며, 상기 하나 이상의 제2메탈라인 중 자신에게 대응하는 제2메탈라인과 전기적으로 연결되는 하나 이상의 제2게이트 메탈라인
    을 포함하는 반도체 소자.
  7. 제 6항에 있어서,
    상기 제1레벨보다 낮고 상기 게이트 레벨보다 높은 제2레벨에 형성되며, 상기 하나 이상의 제1메탈라인 중 자신에게 대응되는 제1메탈라인, 상기 하나 이상의 피모스 트랜지스터 중 자신에게 대응되는 피모스 트랜지스터 및 상기 하나 이상의 제1게이트 메탈라인 중 자신에게 대응하는 제1게이트 메탈라인과 컨택을 통해 연결되는 하나 이상의 제3메탈라인; 및
    상기 제2레벨에 형성되며, 상기 하나 이상의 제2메탈라인 중 자신에게 대응되는 제2메탈라인, 상기 하나 이상의 엔모스 트랜지스터 중 자신에게 대응되는 엔모스 트랜지스터 및 상기 하나 이상의 제2게이트 메탈라인 중 자신에게 대응하는 제2게이트 메탈라인과 컨택을 통해 연결되는 하나 이상의 제4메탈라인
    을 더 포함하는 반도체 소자.
  8. 제 6항에 있어서,
    상기 피모스 영역과 상기 엔모스 영역 사이에 형성되며, 상기 게이트 레벨에 상기 제1게이트 메탈라인 및 상기 제2게이트 메탈라인과 평행한 방향으로 형성되는 하나 이상의 더미 게이트 메탈라인을 더 포함하는 반도체 소자.
  9. 제 6항에 있어서,
    상기 제2레벨에 형성되며, 상기 하나 이상의 피모스 트랜지스터와 상기 하나 이상의 엔모스 트랜지스터 중 서로 대응하는 엔모스 트랜지스터와 피모스 트랜지스터의 게이트에 컨택을 통해 연결되는 제5메탈라인을 더 포함하는 반도체 소자.
  10. 제 6항에 있어서,
    상기 제2레벨에 형성되며, 상기 하나 이상의 피모스 트랜지스터와 상기 하나 이상의 엔모스 트랜지스터 중 서로 대응하는 엔모스 트랜지스터와 피모스 트랜지스터의 드레인에 컨택을 통해 연결되는 제6메탈라인을 더 포함하는 반도체 소자.
  11. 하나 이상의 활성화 영역 및 상기 하나 이상의 활성화 영역보다 높고 상기 하나 이상의 활성화 영역에 인접한 게이트 레벨에 형성되는 게이트를 포함하는 하나 이상의 트랜지스터;
    상기 하나 이상의 트랜지스터에 파워전압을 공급하기 위해 상기 게이트 레벨에 형성되는 하나 이상의 게이트 메탈라인;
    상기 하나 이상의 트랜지스터에 상기 파워전압을 공급하기 위해 상기 게이트 레벨보다 높은 제1레벨에 형성되며 상기 하나 이상의 게이트 메탈라인 중 자신에게 대응하는 게이트 메탈라인과 전기적으로 연결되는 하나 이상의 제1메탈라인; 및
    상기 게이트 레벨보다 높고 상기 제1레벨보다 낮은 제2레벨에 형성되며 상기 하나 이상의 트랜지스터 중 자신에게 대응하는 트랜지스터의 활성화 영역과 하나 이상의 제1컨택을 통해 연결되고, 상기 하나 이상의 게이트 메탈라인 중 자신에게 대응하는 게이트 메탈라인과 하나 이상의 제2컨택을 통해 연결되고, 상기 하나 이상의 제1메탈라인 중 자신에게 대응하는 메탈라인과 하나 이상의 제3컨택을 통해 연결되는 하나 이상의 제2메탈라인
    을 포함하는 반도체 소자.
  12. 제 11항에 있어서,
    상기 게이트 레벨에 상기 게이트 메탈라인과 평행한 방향으로 형성되는 하나 이상의 더미 게이트 메탈라인을 더 포함하는 반도체 소자.
  13. 제 11항에 있어서,
    상기 활성화 영역 및 상기 게이트 레벨에 형성된 메탈라인들과 상기 제2레벨에 형성된 메탈라인들을 전기적으로 절연하기 위해 상기 활성화 영역이 형성된 기판과 상기 제2레벨 사이에 형성되는 제1절연막; 및
    상기 제2레벨에 형성된 메탈라인들과 상기 제1레벨에 형성된 메탈라인들을 전기적으로 절연하기 위해 상기 제2레벨과 상기 제1레벨 사이에 형성되는 제2절연막
    을 더 포함하는 반도체 소자.
  14. 제 11항에 있어서,
    상기 하나 이상의 트랜지스터는 피모스 트랜지스터이고, 상기 파워전압은 전원전압인 반도체 소자.
  15. 제 11항에 있어서,
    상기 하나 이상의 트랜지스터는 엔모스 트랜지스터이고, 상기 파워전압은 기저전압인 반도체 소자.

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