CN101593745B - 用于集成电路的封环结构 - Google Patents

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Abstract

本发明提供一种用于集成电路的封环结构，所述用于集成电路的封环结构包含：封环，沿集成电路的周边排列，其中封环至少包含第一部分和第二部分，以及其中第二部分位于模拟和/或射频电路块的外侧，且第二部分屏蔽模拟和/或射频电路块免受噪声影响；以及深N阱，形成于P型衬底中，且深N阱位于第二部分的底部。利用本发明可以降低衬底噪声耦合，消除对敏感模拟和/或射频电路块的性能的不利影响。

Description

用于集成电路的封环结构
技术领域
本发明是有关于一种半导体装置，更具体地，是关于一种用于集成电路的封环结构，该封环结构可降低衬底噪声耦合(substrate noisecoupling)。 
背景技术
焊接技术的进步使整体功能块(entire functional blocks)的实现成为现实，而在先前，只能通过电路板上排布的多个芯片整合至一个集成电路(Integrated Circuit，IC)之上来实现。尤其有意义进步之一在于混合信号电路(mixed-signal circuits)的出现及发展，使得模拟电路系统与数字逻辑电路系统可以合并至一个集成电路。 
然而，实现混合信号电路的主要技术障碍之一为集成电路不同部分之间存在噪声耦合，例如，从数字部分至模拟部分。通常情况下，集成电路包含一个封环，封环用于保护集成电路免受潮湿降级(moisture degradation)或离子污染(ionic contamination)。典型的封环由金属和接触/通过层(contact/via layer)的堆叠形成，且封环伴随集成电路组件的制造(fabrication)逐步形成绝缘体以及金属的序列沉积(sequential depositions)。 
人们发现，噪声(如数字噪声)可以源自数字电源信号线(如VDD)或数字电路的信号焊盘(pad)，经由封环传播，且对敏感模拟和/或射频电路块的性能有不利影响。 
发明内容
有鉴于此，本发明提供一种用于集成电路的封环结构，用以降低数字电路的数字噪声耦合。 
本发明提供一种用于集成电路的封环结构，所述用于集成电路的 封环结构包含：封环，沿集成电路的周边排列(disposed)，其中封环至少包含第一部分和第二部分，以及其中第二部分位于模拟和/或射频电路块的外侧，且第二部分屏蔽模拟和/或射频电路块免受噪声影响；以及深N阱(deep N well)，形成于P型衬底中，且深N阱位于第二部分的底部。 
本发明另提供一种用于集成电路的封环结构，所述用于集成电路的封环结构包含：封环，沿该集成电路的周边排列，其中封环至少包含第一部分和第二部分；第一深N阱，形成于P型衬底中，且第一深N阱位于第一部分的底部；以及第二深N阱，形成于P型衬底中，且第二深N阱位于第二部分的底部。 
利用本发明可以降低衬底噪声耦合，消除对敏感模拟和/或射频电路块的性能的不利影响。 
附图说明
图1为根据本发明的一实施例的集成电路的平面示意图。 
图2为图1中沿线I-I′的截面的一实施例的示意图。 
图3为图1中沿线I-I′的截面的另一实施例的示意图。 
图4为图1中沿线I-I′的截面的另一实施例的截面示意图。 
图5为图1中沿线I-I′的截面的另一实施例的截面示意图。 
图6为根据本发明的另一实施例的集成电路的平面示意图。 
具体实施方式
在说明书及后续的权利要求书当中使用了某些词汇来指称特定的组件。所属领域中的技术人员应可理解，硬件制造商可能会用不同的名词来称呼同一个组件。本说明书及后续的权利要求书并不以名称的差异来作为区分组件的方式，而是以组件在功能上的差异来作为区分的准则。在通篇说明书及后续的权利要求当中所提及的“包含”为一开放式的用语，故应解释成“包含但不限定于”。此外，“耦接”一词在此包含任何直接及间接的电气连接手段。因此，若文中描述第一装置耦接于第二装置，则代表该第一装置可直接电气连接于该第二装置，或通过其它装置或连接手段间接地电气连接至该第二装置。 
本发明是有关于一种用于集成电路(integrated circuit chip)的封环结构。封环结构中的封环的数目视需求而定(requirements)，且该数目不仅仅局限于本发明的实施例中所示情形。若存在一外部封环，则外部封环可以是连续环，而内部封环可以划分为至少两部分，该至少两部分包含导电壁垒(conductive rampart)，其中导电壁垒位于集成电路的敏感模拟和/或射频电路块的外侧(front)。 
位于导电壁垒下的深N阱可屏蔽模拟和/或射频电路块，使其不受噪声(例如，经由外部封环传播而来的噪声)影响，从而减小噪声耦合(coupling)效应。连续的外部封环可以阻止潮湿(moisture)和腐蚀物质(corrosive substances)进入集成电路。 
请参阅图1和图2。图1为根据本发明的一实施例的集成电路10的平面示意图，其中，集成电路10具有双封环结构12。图2为图1中沿线I-I′的截面示意图。如图1所示，集成电路10包含至少一个模拟和/或射频电路块14，数字电路16以及双封环结构12，双封环结构12环绕并保护模拟和/或射频电路块14和数字电路16，即双封环结构12沿该数字电路16的周边排列。 
集成电路10还包含多个输入/输出(Input/Output，I/O)焊盘20。根据上文所述，噪声(如源自数字电源VDD信号线或数字电路16的信号输出焊盘20a的噪声)可经由封环传播且对敏感模拟和/或射频电路块14的性能造成不利影响。图1中示意了噪声传播路径30。本发明目的之一在于解决上述问题。 
根据本发明的实施例，双封环结构12沿该芯片的周边排列，且双封环结构12包含连续的外部封环122以及不连续的内部封环124。尽管本实施例给出了双封环结构12，然而封环结构的封环的数目视需求而定，且该数目不仅仅局限于本实施例中所示情形。另外，尽管本实施例中外部封环122是连续的，且内部封环124是不连续的。在具体实作中，外部封环122可以是连续或不连续的，且内部封环124也可以是连续或不连续的。内部封环124划分为至少两部分，该至少两部分包含第一部分124a和第二部分124b，其中第一部分124a与第二部分124b相间隔，二者之间具有断开区域(chipped region)125。 
图2为图1中沿线I-I′的截面的一实施例的示意图。如图2所示， 第一部分124a与第二部分124b不同于彼此之处主要在于P型衬底100的主表面(main surface)100a之下的部分。第一部分124a与第二部分124b不同于彼此之处主要在于P型衬底100的主表面(main surface)100a之下的部分。第一部分124a包含导电壁垒201，导电壁垒201由金属层(如M1和M2)以及接触/通过层(如C和V1)的堆叠形成。伴随集成电路组件的制造，第一部分124a逐步形成为绝缘体与金属的序列沉积。第一部分124a更包含位于导电壁垒201的底部的P+区域202。在P+区域202底部可存在P阱(图中未示)。 
第二部分124b位于模拟和/或射频电路块14的外侧，用以屏蔽经由连续的外部封环122传播的噪声。在本发明的一较佳实施例中，第二部分124b的长度等于或大于已屏蔽的模拟和/或射频电路块14的跨度(span)。同样，在P型衬底100的主表面100a之上，第二部分124b包含导电壁垒301，导电壁垒301由金属层(如M1和M2)以及接触/通过层(如C和V1)的堆叠形成。伴随集成电路组件的制造，第二部分124b逐步形成为绝缘体与金属的序列沉积。 
本发明采用了设置于P型衬底100的主表面100a上的封环结构。在导电壁垒301的底部，第二部分124b更包含P+区域302，第一N阱304a，第二N阱304b以及深N阱310，其中，第一N阱304a通过第一浅沟槽隔离结构(shallow trench isolation，STI)360a与P+区域302电性隔离，第二N阱304b通过第二STI 360b与P+区域302电性隔离，且P+区域302、第一N阱304a、第二N阱304b、第一STI360a以及第二STI 360b形成(formed on/over)于深N阱310上。第一N阱304a和第二N阱304b通过第三STI 260与P+区域202电性隔离。 
根据本发明的较佳实施例，第一N阱304a和第二N阱304b具有大致11000-15000埃(angstroms)的连接深度d1，且深N阱310具有大致19000-21000埃的连接深度d2。深N阱310可接地或耦接于供应电压(如VDD)。由于深N阱310位于第二部分124b的底部可以降低衬底噪声耦合，因此有助于使用本发明。 
图3为图1中沿线I-I′的截面的另一实施例的示意图。如图3所示，同样，在导电壁垒301的底部，第二部分124b包含P+区域302，第一N阱304a，第二N阱304b以及深N阱310，其中，第一N阱304a通过第一STI 360a与P+区域302电性隔离，第二N阱304b通过第二STI360b与P+区域302电性隔离，且P+区域302、第一N阱304a、第二N 阱304b、第一STI 360a以及第二STI 360b形成于深N阱310之上。第一N阱304a和第二N阱304b通过第三STI 260与P+区域202电性隔离。另外，于P+区域302与深N阱310之间提供P阱324。第二部分124b更包含N+区域402a和402b。 
图4为图1中沿线I-I′的截面的另一实施例的截面示意图。如图4所示，在内部封环124的第一部分124a的导电壁垒201下的P+区域202的底部提供深N阱210。在内部封环124的第二部分124b的导电壁垒301的底部仅提供P+区域302和深N阱310。在本发明的一实施例中，省略了图2中所示的第一STI 360a和第二STI 360b，以及第一N阱304a和第二N阱304b。 
图5为图1中沿线I-I′的截面的另一实施例的截面示意图。如图5所示，相似的，在内部封环124的第一部分124a的导电壁垒201下的P+区域202的底部提供深N阱210。在内部封环124的第二部分124b的导电壁垒301的底部提供P+区域302、P阱324以及深N阱310。在本发明的一实施例中，省略了图2中所示的第一STI 360a和第二STI360b，以及第一N阱304a和第二N阱304b。 
图6为根据本发明的另一实施例的集成电路10a的平面示意图，其中，集成电路10a具有双封环结构12。于图6中，与前述相同的数字编号所指示(designate)的是与前述类似的区域、层或组件。如图6所示，相似的，集成电路10a包含至少一个模拟和/或射频电路块14，数字电路16以及双封环结构12，其中，双封环结构12环绕并保护模拟和/或射频电路块14和数字电路16。集成电路10a更包含多个I/O焊盘20。噪声(如源自一数字电源VDD信号线或该数字电路16的一信号输出焊盘20a的噪声)经由封环传播且对敏感模拟和/或射频电路块14的性能造成不利影响。 
双封环结构12包含连续的外部封环122和不连续的内部封环124。尽管本发明的实施例所示为双封环结构12，然而封环结构的封环的数目视需求而定，而非仅限于本发明实施例所示的情形。另外，在本发明的一些实施例中，尽管外部封环122是连续的，且内部封环124是不连续的。在具体实作中，外部封环122可以是连续或不连续的，且内部封环124也可以是连续或不连续的。内部封环124划分为 包含第一部分124a和第二部分124b的两部分。第二部分124b用以屏蔽经由外部封环122传播的噪声。在本发明的一实施例中，第二部分124b的长度等于或大于该已屏蔽的模拟和/或射频电路块14的跨度。 
第二部分124b的封环结构类似于上述图2或图3的情形。根据本发明的实施例，第二部分124b可耦接于独立(independent)接地点或独立供应电压。根据本发明的实施例，第二部分124b可通过独立焊盘和连接轨迹(interconnection trace)耦接于独立接地点。此处使用的术语“独立(independent)”表示并非模拟电路、射频电路或数字电路常用的接地点、焊盘或供应电压。但本实施例中，第二部分124b也不仅限于耦接于独立(independent)接地点或独立供应电压。 
在本实施例中，第二部分124b可通过连接轨迹124c耦接于独立焊盘20b。连接轨迹124c可包含集成电路10a的顶层(topmost)金属层以及铝层(图中未示)。由此，第二部分124b可耦接于独立接地点(图中未示)或独立供应电压(如VSS)，从而明显降低噪声耦合。 
本发明虽以较佳实施例揭露如上，然其并非用以限定本发明的范围，任何熟习此项技艺者，在不脱离本发明的精神和范围内，当可做些许的更动与润饰，因此本发明的保护范围当视所附的权利要求书所界定者为准。 

Claims (25)

1.一种用于集成电路的封环结构，其特征在于，所述用于集成电路的封环结构包含：
封环，沿所述集成电路的周边排列，其中所述封环至少包含第一部分和第二部分，以及其中所述第二部分位于模拟和/或射频电路块的外侧，且所述第二部分屏蔽所述模拟和/或射频电路块免受噪声影响；以及
深N阱，形成于P型衬底中，且所述深N阱位于所述第二部分的底部。
2.如权利要求1所述的用于集成电路的封环结构，其特征在于，所述封环是不连续的，所述第二部分与所述第一部分相间隔。
3.如权利要求1所述的用于集成电路的封环结构，其特征在于，还包含连续的外部封环，所述外部封环位于所述封环的外侧。
4.如权利要求1所述的用于集成电路的封环结构，其特征在于，所述第二部分的长度等于或大于已屏蔽的所述模拟和/或射频电路块的跨距。
5.如权利要求1所述的用于集成电路的封环结构，其特征在于，所述第一部分包含第一P+区域，所述第一P+区域位于所述P型衬底中。
6.如权利要求1所述的用于集成电路的封环结构，其特征在于，所述第二部分包含第二P+区域，所述第二P+区域位于所述深N阱中。
7.如权利要求6所述的用于集成电路的封环结构，其特征在于，还包含P阱，所述P阱位于所述第二P+区域与所述深N阱之间。
8.如权利要求6所述的用于集成电路的封环结构，其特征在于，所述第二部分更包含第一N阱与第二N阱，所述第一N阱通过第一浅沟槽隔离结构与所述第二P+区域电性隔离，所述第二N阱通过第二浅沟槽隔离结构与所述第二P+区域电性隔离。
9.如权利要求8所述的用于集成电路的封环结构，其特征在于，所述第一N阱与所述第二N阱具有11000-15000埃的连接深度，以及所述深N阱具有19000-21000埃的连接深度。
10.如权利要求8所述的用于集成电路的封环结构，其特征在于，所述第一N阱以及所述第二N阱耦接于所述深N阱。
11.如权利要求1所述的用于集成电路的封环结构，其特征在于，所述第二部分包含N+区域，所述N+区域位于所述深N阱中。
12.如权利要求1所述的用于集成电路的封环结构，其特征在于，所述深N阱接地或耦接于供应电压。
13.如权利要求1所述的用于集成电路的封环结构，其特征在于，所述第二部分包含导电壁垒，所述导电壁垒为一堆叠，所述堆叠包含金属层、接触/通过层或所述金属层与所述接触/通过层的结合，且所述导电壁垒伴随所述集成电路组件的制造而形成。
14.一种用于集成电路的封环结构，其特征在于，所述用于集成电路的封环结构包含：
封环，沿所述集成电路的周边排列，其特征在于，所述封环至少包含第一部分和第二部分；
第一深N阱，形成于P型衬底中，且所述第一深N阱位于所述第一部分的底部；以及
第二深N阱，形成于P型衬底中，且所述第二深N阱位于所述第二部分的底部。
15.如权利要求14所述的用于集成电路的封环结构，其特征在于，所述封环是不连续的，所述第二部分与所述第一部分相间隔。
16.如权利要求14所述的用于集成电路的封环结构，其特征在于，还包含连续的外部封环，所述外部封环位于所述封环的外侧。
17.如权利要求14所述的用于集成电路的封环结构，其特征在于，所述第二部分的长度等于或大于已屏蔽的所述模拟和/或射频电路块的跨距。
18.如权利要求17所述的用于集成电路的封环结构，其特征在于，所述第二部分位于所述模拟和/或射频电路块的外侧以屏蔽噪声。
19.如权利要求14所述的用于集成电路的封环结构，其特征在于，所述第一部分包含第一P+区域，所述第一P+区域位于所述第一深N阱中。
20.如权利要求14所述的用于集成电路的封环结构，其特征在于，所述第二部分包含第二P+区域，所述第二P+区域位于所述第二深N阱中。
21.如权利要求20所述的用于集成电路的封环结构，其特征在于，还包含P阱，所述P阱位于所述第二P+区域与所述第二深N阱之间。
22.如权利要求20所述的用于集成电路的封环结构，其特征在于，所述第二部分更包含第一N阱与第二N阱，所述第一N阱通过第一浅沟槽隔离结构与所述第二P+区域电性隔离，所述第二N阱通过第二浅沟槽隔离结构与所述第二P+区域电性隔离。
23.如权利要求22所述的用于集成电路的封环结构，其特征在于，所述第一N阱与所述第二N阱具有11000-15000埃的连接深度，以及所述第二深N阱具有19000-21000埃的连接深度。
24.如权利要求22所述的用于集成电路的封环结构，其特征在于，所述第一N阱以及所述第二N阱耦接于所述第二深N阱。
25.如权利要求14所述的用于集成电路的封环结构，其特征在于，所述第二深N阱接地或耦接于供应电压。
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