CN101673733B - 集成电路芯片及集成电路芯片的封环结构 - Google Patents
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Abstract
本发明提供了一种集成电路芯片及集成电路芯片的封环结构。集成电路芯片包括模拟及/或射频电路模块，数字电路，以及封环结构。封环结构环绕并保护模拟及/或射频电路模块。封环结构包括连续的外部封环，以及非连续的内部封环，非连续的内部封环被分为至少第一部分以及第二部分。第二部分位于模拟及/或射频电路模块的外侧，用于屏蔽噪声，以使模拟及/或射频电路模块不受干扰。本发明提供的集成电路芯片及集成电路芯片的封环结构，通过内部封环可以保护模拟及/或射频电路不受噪声的影响。同时，通过连续的外部封环可以阻止湿气以及腐蚀性物质进入集成电路。
Description
技术领域
本发明是关于集成电路，特别是关于在一个芯片上既具有数字电路又具有模拟及/或射频电路的集成电路芯片的封环结构(seal ring structure)。
背景技术
制造技术的发展已经实现了将完整的功能模块(entire functional block)整合在一个单独的集成电路中，而先前完整的功能模块是由电路板上的多个芯片来实现的。最显著的发展是混合信号电路(mixed-signal circuit)，其可以在一个单独的集成电路中结合模拟电路以及数字逻辑电路。
然而，实施混合信号电路需要克服的主要技术问题是集成电路不同部分(例如，由集成电路数字部分到模拟部分)之间的噪声耦合。
通常，集成电路芯片包含一个封环(seal ring)，封环用于保护集成电路芯片不会受潮失效(moisture degradation)或受到离子污染(ionic contamination)。一般来说，封环是由一叠金属以及接触/通孔层(contact/via layers)制成，并且与集成电路元件的制造结合在一起，按步骤顺序沉积绝缘体以及金属来制造。
可以发现，噪声可以通过封环传播并对灵敏的模拟及/或射频电路的效率有不利的影响，其中，噪声可以是来自数字电力信号线(例如VDD)或数字电路的信号接脚(signal pad)的噪声。
发明内容
为了解决以上技术问题，本发明提供了一种集成电路芯片及集成电路芯片的封环结构。
本发明提供了一种集成电路芯片。集成电路芯片包括：模拟及/或射频电路模块，环绕模拟及/或射频电路模块的封环结构。封环结构包括：连续的外部封环；以及非连续的内部封环，所述非连续的内部封环被分为至少第一部分以及第二部分；其中，第二部分位于模拟及/或射频电路模块的外侧，用于屏蔽噪声，以使所述模拟及/或射频电路模块不受干扰。
本发明提供了一种集成电路芯片的封环结构。封环结构包括：连续的外部封环；以及非连续的内部封环。非连续的内部封环被分为至少第一部分以及第二部分，其中，第二部分位于集成电路芯片的模拟及/或射频电路模块的外侧，用于屏蔽噪声以使模拟及/或射频电路模块不受干扰。
本发明提供的集成电路芯片及集成电路芯片的封环结构，通过内部封环可以保护模拟及/或射频电路不受噪声的影响。同时，通过连续的外部封环可以阻止湿气以及腐蚀性物质进入集成电路。
附图说明
图1为依据本发明一较佳实施例的具有封环结构的集成电路芯片的示意图。
图2为依据本发明另一较佳实施例的具有封环结构的集成电路芯片的示意图。
具体实施方式
本发明是关于具有封环结构的集成电路芯片。封环结构包括外部封环(outerseal ring)以及内部封环(inner seal ring)。外部封环是一个连续的环，而内部封环则被分为至少两个单独的部分，其中，包括一个位于集成电路芯片的灵敏的模拟及/或射频电路模块外侧的导电壁垒(conductive rampart)。
内部封环的导电壁垒保护模拟及/或射频电路不受噪声的影响，因此可减少噪声耦合影响，其中，噪声是通过外部封环传播。连续的外部封环可以阻止湿气以及腐蚀性物质进入集成电路。
请参考图1。图1为依据本发明一较佳实施例的具有封环结构12的集成电路芯片10的示意图。如图1所示，集成电路芯片10包括至少一模拟及/或射频电路模块14，数字电路16以及封环结构12，封环结构12环绕并且保护模拟及/或射频电路模块14以及数字电路16。
集成电路芯片10可进一步包括多个输入/输出接脚(input/output pad，以下简称I/O接脚)20。如前所述，噪声可来源于数字电力VDD信号线或数字电路16的信号输出接脚20a，例如，噪声可以通过封环传播，并对灵敏的模拟及/或射频电路14的效率有不利影响。图1显示了一种可能的噪声传播路径30。本发明的目的之一为解决此问题。
根据本发明，封环结构12包括连续的外部封环122以及非连续的内部封环124，其沿着芯片的外围布置。内部封环124被分为两个部分，包括第一部分124a以及第二部分124b。虽然本实施例是将内部封环124分为两个部分，但是其并非用以限定本发明，内部封环124可根据设计需要被分为更多的部分。
第一部分124a以及第二部分124b可以具有相同的结构，其可由一叠金属以及接触/通孔层制成，并且与集成电路元件的制造结合在一起，按步骤顺序沉积绝缘体以及金属来制造。
第二部分124b作为一个独立的导电壁垒位于模拟及/或射频电路模块14的外侧，用于屏蔽通过连续的外部封环122传播的噪声。较佳情况下，第二部分124b的长度等于或大于被屏蔽的模拟及/或射频电路模块14的长度。
图2为依据本发明另一较佳实施例的具有封环结构12的集成电路芯片10a的示意图，其中，类似的数字符号是指示类似的区域、层或元件。如图2所示，同样的，集成电路芯片10a包括至少一个模拟及/或射频电路模块14，数字电路16，以及环绕并保护模拟及/或射频电路模块14以及数字电路16的封环结构12。
集成电路芯片10a更可包括多个I/O接脚20。噪声可来源于数字电力VDD信号线或数字电路16的信号输出接脚20a，噪声可以通过封环传播并对灵敏的模拟及/或射频电路14的效率有不利影响。
封环结构12包括连续的外部封环122以及非连续的内部封环124。内部封环124被分为两个部分，包括第一部分124a以及第二部分124b。虽然本实施例是将内部封环124分为两个部分，但是其并非用以限定本发明，内部封环124可根据设计需要被分为更多的部分。
第一部分124a以及第二部分124b可以具有相同的环结构，其可由一叠金属以及接触/通孔层制成，并且与集成电路元件的制造结合在一起，按步骤顺序沉积绝缘体以及金属来制造。
第二部分124b作为一个独立的导电壁垒用于屏蔽通过连续的外部封环122传播的噪声。较佳情况下，第二部分124b的长度等于或大于被屏蔽的模拟及/或射频电路模块14的长度。
根据本发明，第二部分124b可以耦接于独立的接地电压或供应电压。根据本发明，第二部分124b可以通过一个独立的接脚20b以及内部连接路径(interconnection trace)124c来耦接于独立的接地电压。在此处，“独立”一词是指接地电压、接脚、或供应电压不与模拟电路，射频电路或数字电路共享。
第二部分124b可以通过内部连接路径124c电耦接于独立的接脚20b。内部连接路径124c可以由集成电路芯片10a的顶金属层以及铝层(图中未示)组成。通过此作法，第二部分124b可以耦接于独立的接地电压(图中未示)或独立的供应电压(例如VSS)，且噪声耦合将明显减少。
虽然本发明已以较佳实施例揭露如上，然其并非用以限定本发明，任何所属技术领域中的技术人员，在不脱离本发明的范围内，可以做一些改动，因此本发明的保护范围应与权利要求所界定的范围为准。
Claims (14)
1.一种集成电路芯片，包括：
模拟及/或射频电路模块；以及
封环结构，环绕所述模拟及/或射频电路模块，所述封环结构包括：
外部封环，所述外部封环是一个连续的环；以及
非连续的内部封环，所述非连续的内部封环被至少分为单独的第一部分以及第二部分，
其中，所述第二部分位于所述模拟及/或射频电路模块的外侧，用于屏蔽噪声，以使所述模拟及/或射频电路模块不受干扰。
2.根据权利要求1所述的集成电路芯片，其特征在于，所述噪声来源于所述集成电路芯片中的数字电路，所述封环结构环绕所述数字电路。
3.根据权利要求1所述的集成电路芯片，其特征在于，所述第二部分耦接于独立的接地电压。
4.根据权利要求3所述的集成电路芯片，其特征在于，所述第二部分通过接脚以及内部连接路径耦接于所述独立的接地电压。
5.根据权利要求4所述的集成电路芯片，其特征在于，所述内部连接路径包含所述集成电路芯片的顶金属层以及铝层。
6.根据权利要求1所述的集成电路芯片，其特征在于，所述第二部分耦接于独立的供应电压。
7.根据权利要求1所述的集成电路芯片，其特征在于，所述第二部分的长度等于或大于所述模拟及/或射频电路模块的长度。
8.一种集成电路芯片的封环结构，包括：
外部封环，所述外部封环是一个连续的环；以及
非连续的内部封环，所述非连续的内部封环被至少分为单独的第一部分以及第二部分，其中，所述第二部分位于所述集成电路芯片的模拟及/或射频电路模块的外侧，用于屏蔽噪声，以使所述模拟及/或射频电路模块不受干扰。
9.根据权利要求8所述的集成电路芯片的封环结构，其特征在于，所述噪声来源于所述集成电路芯片的数字电路，所述封环结构环绕所述数字电路。
10.根据权利要求8所述的集成电路芯片的封环结构，其特征在于，所述第二部分耦接于独立的接地电压。
11.根据权利要求10所述的集成电路芯片的封环结构，其特征在于，所述第二部分通过接脚以及内部连接路径耦接于所述独立的接地电压。
12.根据权利要求11所述的集成电路芯片的封环结构，其特征在于，所述内部连接路径由所述集成电路芯片的顶金属层以及铝层组成。
13.根据权利要求8所述的集成电路芯片的封环结构，其特征在于，所述第二部分耦接于独立的供应电压。
14.根据权利要求8所述的集成电路芯片的封环结构，其特征在于，所述第二部分的长度等于或大于所述模拟及/或射频电路模块的长度。
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| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
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| C14 | Grant of patent or utility model | ||
| GR01 | Patent grant |