CN103985682A - 基板结构及其制造方法 - Google Patents
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Abstract
本发明公开一基板结构及其制造方法,对于工程拓展(Engineering Development)和验证(verification)达到多重基板的功能。基板结构包含:多个导电区域,其中每两个相邻的导电区域被一隔离边界(isolation border)分离;以及一连接结构,沿着该基板结构的至少一边,其中该连接结构与该多个导电区域中的至少两个导电区域电性连接且与至少一隔离边界接触,该至少一隔离边界中的每一个隔离边界相邻于该至少两个导电区域中的至少一个。由于封装基板上不同组合的切除线(cutting line),本发明可达到多重基板的功能,而不会影响客户的印刷电路板或系统板设计,且对于工程拓展阶段提供有效的成本和快速的循环时间。
Description
技术领域
本发明是有关一种封装结构,特别指一种更具设计弹性的基板结构。
背景技术
集成电路芯片通常包含多个功能区块(functional block)。由于电磁干扰(EMI:Electromagnetic Interference)、静电放电(ESD:Electro-Static Discharge)、和其他因素的考量,每一个功能区块可能需要不同的环境。
传统上,如图1所示,在研究(researching)和设计的程序中,封装结构中具有一基板10。基板10划分成多个电源/接地域(power/grounddomain),其中每一个电源/接地域和其它电源/接地域(power/grounddomain)隔离。一集成电路芯片102设置在基板10上。工程师通过此封装结构作集成电路芯片102中的电磁干扰(EMI)、静电放电(ESD)或其他方面的验证(verify)。在验证和测试之后,对于多个电源/接地域产生一新的布置。然而,通过传统基板10对集成电路芯片做多方面的验证需要花费较长的时间使得研究和设计的时间延长。
因此,需要一个更具设计弹性的新基板结构来缩短研究和设计的时间。
发明内容
本发明的一目的为公开一新基板结构。
为了达到上述目的,本发明提供一种基板结构,包含:多个导电区域,其中每两个相邻的导电区域被一隔离边界分离;以及一连接结构,沿着该基板结构的至少一边,其中该连接结构与该多个导电区域中的至少两个导电区域电性连接且与至少一隔离边界接触,该至少一隔离边界中的每一个隔离边界相邻于该至少两个导电区域中的至少一个。
其中,该隔离边界是由一绝缘材料形成。
其中,该多个导电区域中的每一个导电区域属于一电源/接地域。
其中,该多个导电区域被一第一禁止布线区域包围;该第一禁止布线区域被该连接结构包围;以及该连接结构被一第二禁止布线区域包围。
其中,该连接结构与该多个导电区域中的每一个导电区域电性连接且与每一个隔离边界接触。
其中,该连接结构包含一第一图案,其中该第一图案与该多个导电区域中的一第一组导电区域电性连接且与该多个导电区域中的一第二组导电区域电性连接,其中该第一组导电区域沿着该基板结构的一第一边,以及该第二组导电区域沿着该基板结构的一第二边,其中该第一组导电区域和该第二群导电区域不通过该第一图案电性连接。
其中,该连接结构进一步包含
一第二图案,其中该第一组导电区域和该第二组导电区域通过该第二图案电性连接。
其中,沿着该基板结构的至少一边的该连接结构可从该基板结构切除,用以隔离该多个导电区域中该至少两个导电区域。
其中,该连接结构的该第二图案可从该基板结构切除,用以隔离该第一组导电区域和该第二组导电区域。
为了达到上述目的,本发明提供一种用于形成一基板结构的方法,其特征在于,该方法包含了下列步骤:形成多个导电区域,其中每两个相邻的导电区域被一隔离边界(isolation border)分离;以及沿着该基板结构的至少一边形成一连接结构,其中该连接结构与该多个导电区域中的至少两个导电区域电性连接且与至少一隔离边界接触,该至少一隔离边界中的每一个隔离边界相邻于该至少两个导电区域中的至少一个。
其中,进一步包含下列步骤:从该基板结构切除该连接结构,用以隔离该多个导电区域中的该至少两个导电区域。
其中,该多个导电区域被一第一禁止布线(keep-out)区域包围;该第一禁止布线区域被该连接结构包围;以及该连接结构被一第二禁止布线(keep-out)区域包围,进一步包含下列步骤:从该基板结构切除该连接结构,用以隔离该多个导电区域中的该至少两个导电区域。
在一个实施例中,公开一具有多个电源/接地域(power/ground domain)的双重禁止布线(double-keep-out)区域和一连接结构。连接结构被一第一禁止布线(keep-out)区域包围并且包围一第二禁止布线(keep-out)区域。每一个电源/接地域连接具有一个或多个连接部分的连接结构。
在一个实施例中,一部分双重禁止布线(double-keep-out)区域的连接结构沿着该第二禁止布线(keep-out)区域的外边界被锯切,至少一电源/接地域的和其它电源/接地域分离。因此,多个电源/接地域可被划分成至少两组电源/接地域。
如公开如下的图式简单说明和实施例的详细描述,便可易于了解本发明的优点、范畴和技术细节。
附图说明
图1说明一传统的基板结构;
图2A为根据本发明的一个实施例说明一基板结构;
图2B为图2A的基板结构的剖面示意图;
图3为根据本发明的一个实施例说明一流程图;
图4为根据本发明的一个实施例说明一被锯切的基板;
图5A和图5B为根据本发明的一个实施例说明一个范例;以及
图6为根据本发明的一个实施例说明另一个基板结构。
附图标记说明:
10,20,40,60,501-基板;50-封装结构;101-电源/接地域;61,102,240,502-集成电路芯片;201,401,402,403,404-导电区域;202-隔离边界;203-第一禁止布线区域;204,405,503-连接结构;205,504,610,620-锯切线;206-连接部分;207-第二禁止布线区域;210-中间层,第一层;220-第二层;230-第三层;250-焊球垫;301,302,303-步骤;601,5011-第一导电区域;602,5012-第二导电区域;603,5013-第三导电区域;604-第四导电区域;605-第一连接结构;606-第二连接结构;607-第三连接结构;2301-网络。
具体实施方式
本发明的详细说明于随后描述,这里所描述的较佳实施例是作为说明和描述的用途,并非用来限定本发明的范围。
本发明公开一种封装结构。相较于传统的结构,本发明的封装结构更具设计弹性。
简而言的,请参照图2A,其根据本发明的一个实施例说明基板20的一中间层210。中间层210具有多个导电区域201,其中每一个导电区域201由一导电材料(例如某种金属)形成。一隔离边界(isolation border)202配置在相邻的导电区域201之间,以分隔该相邻的导电区域201,其中该隔离边界202是由一绝缘材料形成,例如聚丙烯(PP)、聚亚酰胺(polyimide)和铜箔基板(FR4)等。一第一禁止布线(keep-out)区域203包围多个导电区域201。一连接结构204包围第一禁止布线区域203。锯切(sawing)线205位于连接结构204和第一禁止布线区域203之间,沿着锯切线205可锯切基板20。连接结构204经由至少一连接部分206和每一个导电区域201连接。换句话说,连接部分206是在第一禁止布线区域203中。连接结构204被一第二禁止布线(keep-out)区域207包围。在第一禁止布线区域203中,相邻于连接部分206的区域是填满一绝缘材料。第二禁止布线区域207也填满一绝缘材料。
请参照图2B,其说明基板20的多层视图。基板20所使用的层没有限制,其层数视设计考量而定。基板20包含一第一层210、一第二层220和一第三层230。一集成电路芯片240设置在基板20上。多个导电区域201、隔离边界202、连接结构204和连接部分206配置在第一层210。视设计考量,多个导电区域201、隔离边界202、连接结构204和连接部分206也可配置在其他层。第三层230包含多个用以连接基板20焊球垫(ball pad)250的网络(Network)2301。第二层220为一包含多个贯穿孔的绝缘层。集成电路芯片240的垫片和多个导电区域201经由该多个贯穿孔连接至第三层230中的多个网络2301,以使集成电路芯片240的垫片和多个导电区域201电性连接至基板20的焊球垫250。虽然仅公开了具有三层的基板,使用相同概念也可以轻易制造具有多层的基板。再者,具有超过一个连接结构的基板也可轻易制造及适用。
在一个实施例中,请参照图3,其根据本发明说明一流程图。第一、如图2所示,提供一基板(步骤301)。第二、根据电磁干扰(EMI)、静电放电(ESD)或任何其它的考量决定电源/接地域的布置(步骤302)。根据电源/接地域的布置以锯切基板,使至少一导电区域和其它导电区域隔离,其中基板是沿着锯切线205锯切。
在一个实施例中,请参照图4,其说明本发明中一被锯切的基板。基板40包含四个导电区域401、402、403、404和一连接结构405。一部分的连接结构405被锯切,如此导电区域401不会与其它导电区域连接。换句话说,基板40分成两个电源/接地域。一第一电源/接地域包含导电区域401,以及一第二电源/接地域包含导电区域402、403、404。
在一个实施例中,请参照图5A,其根据本发明说明一个范例。一封装结构50包含一基板501、一设置在该基板501上的集成电路芯片502和一连接结构503。集成电路芯片502的一第一组引脚在电磁干扰(EMI)有较多的考量且位于一第一导电区域5011。集成电路芯片502的一第二组引脚在静电放电(ESD)有较多的考量且位于一第二导电区域5012。集成电路芯片502的一第三组引脚在噪声有较多的考量且位于一第三导电区域5013。集成电路芯片502的一第一组引脚需要一隔离的电源/接地域。换句话说,集成电路芯片502的一第一组引脚需要与第二导电区域5012和第三导电区域5013隔离。一部分的连接结构503沿着一锯切线504锯切,用以将第一导电区域5011与第二导电区域5012和第三导电区域5013电性隔离,如图5B所示。
在一个实施例中,请参照图6,其说明一具有多个连接结构的基板结构。基板60包含一第一导电区域601、一第二导电区域602、一第三导电区域603、一第四导电区域604、一第一连接结构605、一第二连接结构606和一第三连接结构607。一集成电路芯片61设置在基板60上,其中该集成电路芯片61的一第一接地引脚连接第一导电区域601;该集成电路芯片61的一第二接地引脚连接第二导电区域602;该集成电路芯片61的一第三接地引脚连接第三导电区域603;以及该集成电路芯片61的一第四接地引脚连接第四导电区域604。当制造时,如果集成电路芯片61的第一接地引脚和第二接地引脚很可能需要相连接,第一连接结构605可用以连接第一导电区域601和第二导电区域602。同样地,如果集成电路芯片61的第三接地引脚连接集成电路芯片61的第一接地引脚和第二接地引脚的可能性高于连接集成电路芯片61的第四接地引脚时,则第二连接结构606可连接第三导电区域603和第一连接结构605。另外,第三连接结构607连接第四导电区域604和第二连接结构606。换句话说,集成电路芯片61的第四接地引脚很可能和集成电路芯片61的其它接地引脚隔离。
当检测集成电路芯片61的功能时,如果发现集成电路芯片61的第四接地引脚需要和集成电路芯片61的其它接地引脚隔离时,则可沿着一第一锯切线610锯切基板60以移除第三连接结构607。如果接着发现集成电路芯片61的第三接地引脚仍必须和集成电路芯片61的第一接地引脚和第二接地引脚隔离时,则可沿着一第二锯切线620锯切基板60以移除第二连接结构606。通过此结构和方法,基板60可对集成电路芯片61的接地引脚形成不同的布置。
在一个实施例中,连接结构和多个导电区域位于基板的同一层。在另一个实施例中,连接结构和多个导电区域位于基板上的不同层。
根据本发明,公开了一新的封装基板结构。沿着基板结构中的锯切线锯切,可将基板划分成多种电源/接地域的配置组合。换句话说,多种不同的基板结构可由本发明的基板结构衍生。
虽然本发明以前述的较佳实施例公开如上,然其并非用以限定本发明,任何熟习相像技艺者,在不脱离本发明的精神和范围内,当可作些许的更动与润饰,因此本发明的专利保护范围须视本说明书所附的申请专利范围所界定者为准。
Claims (12)
1.一基板结构,其特征在于,包含:多个导电区域,其中每两个相邻的导电区域被一隔离边界分离;以及一连接结构,沿着该基板结构的至少一边,其中该连接结构与该多个导电区域中的至少两个导电区域电性连接且与至少一隔离边界接触,该至少一隔离边界中的每一个隔离边界相邻于该至少两个导电区域中的至少一个。
2.根据权利要求1所述的基板结构,其特征在于,该隔离边界是由一绝缘材料形成。
3.根据权利要求1所述的基板结构,其特征在于,该多个导电区域中的每一个导电区域属于一电源/接地域。
4.根据权利要求1所述的基板结构,其特征在于,该多个导电区域被一第一禁止布线区域包围;该第一禁止布线区域被该连接结构包围;以及该连接结构被一第二禁止布线区域包围。
5.根据权利要求1所述的基板结构,其特征在于,该连接结构与该多个导电区域中的每一个导电区域电性连接且与每一个隔离边界接触。
6.根据权利要求1所述的基板结构,其特征在于,该连接结构包含一第一图案,其中该第一图案与该多个导电区域中的一第一组导电区域电性连接且与该多个导电区域中的一第二组导电区域电性连接,其中该第一组导电区域沿着该基板结构的一第一边,以及该第二组导电区域沿着该基板结构的一第二边,其中该第一组导电区域和该第二群导电区域不通过该第一图案电性连接。
7.根据权利要求6所述的基板结构,其特征在于,该连接结构进一步包含
一第二图案,其中该第一组导电区域和该第二组导电区域通过该第二图案电性连接。
8.根据权利要求1所述的基板结构,其特征在于,沿着该基板结构的至少一边的该连接结构可从该基板结构切除,用以隔离该多个导电区域中该至少两个导电区域。
9.根据权利要求7所述的基板结构,其特征在于,该连接结构的该第二图案可从该基板结构切除,用以隔离该第一组导电区域和该第二组导电区域。
10.一种用于形成一基板结构的方法,其特征在于,该方法包含了下列步骤:形成多个导电区域,其中每两个相邻的导电区域被一隔离边界分离;以及沿着该基板结构的至少一边形成一连接结构,其中该连接结构与该多个导电区域中的至少两个导电区域电性连接且与至少一隔离边界接触,该至少一隔离边界中的每一个隔离边界相邻于该至少两个导电区域中的至少一个。
11.根据权利要求10所述的用于形成一基板结构的方法,其特征在于,进一步包含下列步骤:从该基板结构切除该连接结构,用以隔离该多个导电区域中的该至少两个导电区域。
12.根据权利要求10所述的用于形成一基板结构的方法,其特征在于,该多个导电区域被一第一禁止布线区域包围;该第一禁止布线区域被该连接结构包围;以及该连接结构被一第二禁止布线区域包围,进一步包含下列步骤:从该基板结构切除该连接结构,用以隔离该多个导电区域中的该至少两个导电区域。
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Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US10559558B2 (en) * | 2017-09-29 | 2020-02-11 | Taiwan Semiconductor Manufacturing Co., Ltd. | Pin modification for standard cells |
Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US3548494A (en) * | 1968-01-31 | 1970-12-22 | Western Electric Co | Method of forming plated metallic patterns on a substrate |
US4547795A (en) * | 1983-03-24 | 1985-10-15 | Bourns, Inc. | Leadless chip carrier with frangible shorting bars |
Family Cites Families (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US3833838A (en) * | 1972-11-13 | 1974-09-03 | A Christiansen | Electronic component mounting wafers for repeated connection in a variety of circuit designs |
CA1138122A (en) * | 1978-10-13 | 1982-12-21 | Yoshifumi Okada | Flexible printed circuit wiring board |
JP3389357B2 (ja) * | 1994-11-29 | 2003-03-24 | 新光電気工業株式会社 | 半導体チップ搭載用基板 |
US8289727B2 (en) * | 2010-06-11 | 2012-10-16 | Taiwan Semiconductor Manufacturing Company, Ltd. | Package substrate |
TW201203627A (en) * | 2010-07-15 | 2012-01-16 | Lextar Electronics Corp | Light emitting diode and method for forming supporting frame thereof and improved structure of the supporting frame |
TWM445258U (zh) * | 2012-06-26 | 2013-01-11 | Bi Chi Corp | 熱電分離之導線架結構 |
-
2013
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2016
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Patent Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US3548494A (en) * | 1968-01-31 | 1970-12-22 | Western Electric Co | Method of forming plated metallic patterns on a substrate |
US4547795A (en) * | 1983-03-24 | 1985-10-15 | Bourns, Inc. | Leadless chip carrier with frangible shorting bars |
Also Published As
Publication number | Publication date |
---|---|
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US20160219699A1 (en) | 2016-07-28 |
US20140216802A1 (en) | 2014-08-07 |
TWI512909B (zh) | 2015-12-11 |
US9345132B2 (en) | 2016-05-17 |
TW201432859A (zh) | 2014-08-16 |
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