CN102573286B - 多层电路板以及静电放电保护结构 - Google Patents
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Abstract
本发明公开一种多层电路板以及静电放电保护结构，其包括第一绝缘层、图案化导电层、静电释放层和焊罩层。第一绝缘层具有第一表面、第二表面以及贯孔。图案化导电层位于第一表面且至少部分环绕贯孔边缘。静电释放层位于第二表面，至少部分静电释放层位于贯孔边缘且与图案化导电层之间电性绝缘。焊罩层覆盖第一绝缘层与部分图案化导电层并暴露出部分环绕贯孔的图案化导电层。此外，本发明另提供一种多层电路板，其包括第二绝缘层、供电层、第三绝缘层与前述的静电放电保护结构。
Description
技术领域
本发明涉及一种多层电路板，特别是涉及一种具有静电放电保护结构的多层电路板。
背景技术
一般集成电路(integrated circuit，IC)在制造的过程中或是制造完成之后，静电放电(electrostatic discharge，ESD)常是导致集成电路损坏的主要原因。以组装于印刷电路板上的电子元件为例，静电放电通常会造成印刷电路板上的电子元件(如芯片)损伤。因此，集成电路本身通常需要具备静电防护的功能，以避免外来的静电流对其造成损害。除了集成电路本身需具备静电防护的功能外，印刷电路板(Printed Circuit Board，PCB)在生产与组装过程中，也通常会作业人员的手、其他印刷电路板或是相关的组装机械、测试机具等接触，因此静电放电有可能会损坏印刷电路板本身或印刷电路板上的集成电路。
通常，防止静电放电损坏电子元件的一种方法是防止静电电荷积累，从而避免静电累积后而瞬间放电的现象。为了避免静电电荷的累积，现有技术多采用端点放电的方式使静电电荷释放。当导体内有累积有静电电荷时，由于导体内部的净电场为零，因此，这些电荷将分布在导体的表面。当达平衡状态时，导体表面为一等位面，且物体表面曲率越大者电荷密度越高；物体表面曲率越小者电荷密度越低。在强电场作用下，物体表面曲率大的地方(如尖锐物的顶端)，等电位面密，电场强度剧增，并使物体附近空气被电离并游离为正负离子，且端点吸引异性离子，中和产生放电现象，即为端点放电。
防止静电放电损坏电子元件的另一种方法是提升电子元件(如集成电路)本身对静电放电防护的能力。举例而言，可采用串联电阻或是并联电容于电路上，以限制流经集成电路的静电放电电流，进而有效防止静电放电对电子元件的损坏。若遇到静电放电破坏力强大的状况下，甚至可并联暂态电压抑制器(Transient Voltage Suppressor，TVS)或是限流二极管(Zener Diode)来限流，然而，暂态电压抑制器与限流二极管的使用不仅会增加电路的复杂度，也增加制造成本。此外，暂态电压抑制器与限流二极管的使用有违电路板设计尺寸越来越小的趋势。
发明内容
有鉴于此，本发明的目的在于提供一种多层电路板，以改善静电放电对电子元件的损害。
为达上述目的，本发明提供一种多层电路板，其包括第一绝缘层、图案化导电层、静电释放层、第二绝缘层、供电层以及第三绝缘层。第一绝缘层具有第一表面、第二表面以及贯孔。图案化导电层位于第一表面，至少部分图案化导电层环绕贯孔边缘。静电释放层位于第二表面，至少部分静电释放层位于贯孔边缘，其中图案化导电层与静电释放层之间电性绝缘。第二绝缘层位于第一绝缘层下，使静电释放层夹于第一绝缘层与第二绝缘层之间，而供电层与静电释放层分别位于第二绝缘层的对侧，且第三绝缘层位于第二绝缘层下，使供电层夹于第二绝缘层与第三绝缘层之间，其中贯孔同时贯穿第二绝缘层、供电层与第三绝缘层，且贯孔内壁不具有导电材料。
在本发明的一实施例中，前述的贯孔同时贯穿第二绝缘层、供电层与第三绝缘层，且贯孔内壁不具有导电材料。
在本发明的一实施例中，前述的图案化导电层包括一导线，且贯孔位于导线的布局范围内。
在本发明的一实施例中，前述的图案化导电层包括一导线，且贯孔位于导线的布局范围外。
在本发明的一实施例中，前述的静电放电保护结构还包括焊罩层覆盖图案化导电层，其中焊罩层具有至少一第一缺口对应于该贯孔，并且暴露出部分环绕贯孔的图案化导电层。
在本发明的一实施例中，前述的第一缺口所暴露出的图案化导电层包括半环状。
在本发明的一实施例中，前述的暴露的图案化导电层的半环状的端点具有至少一静电放电结构。
在本发明的一实施例中，前述的静电释放层具有将第二表面暴露的第二缺口位于贯孔边缘，且第二缺口呈半环状，以使部分位于贯孔边缘的静电释放层具有至少一静电放电结构。
在本发明的一实施例中，前述的第一缺口位于第二缺口上方。
在本发明的一实施例中，前述的静电放电结构位于贯孔边缘。
在本发明的一实施例中，前述的暴露出图案化导电层的形状包括扇形，扇形的端点具有至少一静电放电结构。
在本发明的一实施例中，前述的环绕贯孔边缘的至少部分图案化导电层实质上为一环状结构。
在本发明的一实施例中，前述的环绕贯孔边缘的至少部分图案化导电层实质上为一半环状结构。
本发明另提出一种静电放电保护结构，包括第一绝缘层、图案化导电层、静电释放层以及焊罩层。第一绝缘层具有第一表面、第二表面以及贯孔。图案化导电层位于第一表面，至少部分图案化导电层环绕贯孔边缘。静电释放层位于第二表面，至少部分静电释放层位于贯孔边缘，其中图案化导电层与静电释放层之间电性绝缘。焊罩层覆盖第一绝缘层与部分图案化导电层，并且暴露出部分环绕贯孔的图案化导电层，其中贯孔内壁不具有导电材料。
在本发明的一实施例中，前述的贯孔同时贯穿第二绝缘层、供电层与第三绝缘层，且贯孔内壁不具有导电材料。
在本发明的一实施例中，前述的第一缺口所暴露出的图案化导电层包括半环状。
在本发明的一实施例中，前述的暴露的图案化导电层的半环状的端点具有至少一静电放电结构。
在本发明的一实施例中，前述的静电释放层具有将第二表面暴露的第二缺口位于贯孔边缘，且第二缺口呈半环状，已使部分位于贯孔边缘的静电释放层具有至少一静电放电结构。
在本发明的一实施例中，前述的第一缺口位于第二缺口上方。
在本发明的一实施例中，前述的静电放电结构位于贯孔边缘。
在本发明的一实施例中，前述的暴露出图案化导电层的形状包括扇形，扇形的端点具有至少一静电放电结构。
在本发明的一实施例中，前述的环绕贯孔边缘的至少部分图案化导电层实质上为一环状结构。
在本发明的一实施例中，前述的环绕贯孔边缘的至少部分图案化导电层实质上为一半环状结构。
本发明不需额外地增加印刷电路板的线路布局面积，在制作上与现有印刷电路板的制作工艺相容，且不会造成制造成本的负担。此外，本发明可以在印刷电路板中的任意位置上制作出所需数量的静电放电保护结构，因此印刷电路板上的电子元件可以获得十分良好的静电防护效果。
为让本发明的上述和其他目的、特征和优点能更明显易懂，下文特举较佳实施例，并配合所附附图，作详细说明如下。
附图说明
图1为本发明一实施例的多层电路板的上视示意图；
图2A为沿着图1中的A-A’截面的剖面示意图；
图2B为本发明另一实施例沿着图1中A-A’截面的剖面示意图；
图3A为本实施例中图案化导电层与静电释放层的局部示意图；
图3B为另一实施例中图案化导电层与静电释放层的局部示意图；
图3C与图3D为其他可行的实施例中图案化导电层的示意图。
主要元件符号说明
100：多层电路板 110：静电放电保护结构
111：第一绝缘层 113：图案化导电层
115、115’：静电释放层 117：贯孔
119：焊罩层 111a：第一表面
111b：第二表面 112：第一缺口
114：第二缺口 130：第二绝缘层
150：供电层 170：第三绝缘层
T1、T2、T5：端点 A、B：电子元件
L：导线
具体实施方式
图1为本发明一实施例的多层电路板的上视示意图，而图2A为沿着图1中的A-A’截面的剖面示意图。请同时参照图1及图2A，本实施例的多层电路板100内整合有静电放电保护结构110。详言之，静电放电保护结构110与多层电路板100中的线路(trace)整合，可增进多层电路板100的信赖性(reliability)。
在本实施例中，静电放电保护结构110包括第一绝缘层111、图案化导电层113以及静电释放层115。当静电放电保护结构110整合于多层电路板100之中时，多层电路板100内的核心层(core layer)、压合介电层(laminateddielectric layer)或增层介电层(build-up dielectric layer)可用以作为静电放电保护结构110的第一绝缘层111。另外，多层电路板100中的导电图案(例如信号层与接地层)可用以作为静电放电保护结构110的图案化导电层113与静电释放层115。举例而言，多层电路板100中的信号层可以用以作为静电放电保护结构110的图案化导电层113，而多层电路板100中的接地层可以用以作为静电放电保护结构110的静电释放层115。
在本实施例中，第一绝缘层111的材质例如为玻璃纤维、氧化硅、氮化硅等介电材料，而图案化导电层113与静电释放层115的材质例如为铜或其他导电材料。
在本实施例的静电放电保护结构110中，第一绝缘层111具有第一表面111a、第二表面111b以及贯孔117，而图案化导电层113位于第一表面111a上，其中至少部分图案化导电层113环绕贯孔117边缘。此外，静电释放层115位于第二表面111b，至少部分静电释放层115位于贯孔117边缘，其中图案化导电层113与静电释放层115之间彼此电性绝缘。
从图2A可清楚得知，本实施例的贯孔117实质上贯穿多层电路板100，且其内壁上未分布有导电材料，有别于一般印刷电路板中用以导通不同层图案化线路的导电贯孔(conductive via)。然而，本发明并不限定贯孔117的内壁不可以有导电材料。换言之，在其他可行的实施例中，贯孔117的内壁上可选择性地设置导电材料，但此位于贯孔117的导电材料，仍须与图案化导电层113以及静电释放层115电性绝缘。
请参照图2A，本实施例的多层电路板100可进一步包括一焊罩层119，此焊罩层119覆盖住图案化导电层113的部分区域，详言之，前述的焊罩层119具有第一缺口112，此第一缺口112位于贯孔117外，并且将图案化导电层113的部分区域暴露，例如环绕贯孔的图案化导电层113实质上为环状图案，第一缺口112例如为半环状的图案而暴露出半环状的图案化导电层113，前述半环状具有至少一端点T1，且端点T1指向贯孔117边缘。端点T1形成静电的尖端放电结构。
此外，本实施例的多层电路板100也可进一步包括第二绝缘层130、供电层150以及第三绝缘层170，其中第二绝缘层130位于第一绝缘层111下，以使静电释放层115夹于第二绝缘层130与第一绝缘层111之间，供电层150位于第二绝缘层130下，而静电释放层115与供电层150分别位于第二绝缘层130之上、下两对侧，且第三绝缘层170位于第二绝缘层130下，以使供电层150夹于第三绝缘层170与第二绝缘层130之间。然而，值得注意的是，本实施例并不限定多层电路板100必须具备如图2A所绘示的剖面，本实施例仍可将静电放电保护结构110整合于其他型态的多层电路板中。
如图2A所示，供电层150与贯孔117的边缘保持一特定距离，以避免端点T1对供电层150进行放电，进而造成电压不稳甚至元件损坏。然而，本发明并不限定供电层150必须与贯孔117的边缘保持一特定距离，当端点T1与供电层150的水平高度差异足够大时，端点T1对供电层150进行放电的机率便大幅下降，此时，供电层150仍可接触延伸至贯孔117边缘。
图2B为本发明另一实施例沿着图1中A-A’截面的剖面示意图。请同时参照图1与图2B，于此实施例中，端点T1无须由焊罩层119的第一缺口112定义，而是图案化导电层113本身即具有端点T1，但此端点T1仍须被暴露于外。详言之，本实施例的图案化导电层113例如未完整地环绕贯孔117的边缘，且图案化导电层113例如具有半环状图案(类似于图1中第一缺口112的形状)。
在本实施例的多层电路板100中，图案化导电层113包括一条或是多条导线L，且贯孔117以及端点T1位于导线L的布局范围内。很明显地，端点T1有助于改善导线L上的静电累积现象，且端点T1让静电能够有效且快速地被导引至静电释放层115，进而降低静电损害多层电路板100的机率。
从图1可清楚得知，前述的一条或多条导线L电连接于电子元件A与电子元件B之间，且各条导线L上，可根据实际的布局面积而采用一个或是多个贯孔117及静电保护结构110，以达到最佳的释放静电效果。
在另一实施例中，贯孔117也可位于导线L的布局范围外，如图1中右侧的两个贯孔所示。由于静电累积未必发生于导线L上，有可能发生在多层电路板100的任意位置上，因此，将贯孔117及静电保护结构110设计于导线L分布的布局范围外(例如：任二条导线之间)，同样有助于降低静电损害多层电路板100的机率。
为了详细说明图案化导电层113与静电释放层115之间的相对关系，以下将搭配图3A至图3D进行描述。
图3A为本实施例中图案化导电层与静电释放层的示意图。请同时参照图2A与图3A，本实施例暴露的图案化导电层113具有至少一端点T1，端点T1指向贯孔117边缘，而静电释放层115围绕贯孔117边缘，使得图案化导电层113上累积的静电容易由端点T1通过端点放电的形式传递至静电释放层115。从图3A可知，图案化导电层113例如为一环状图案，此图案化导电层113的部分区域被焊罩层119所覆盖，且覆盖于图案化导电层113的焊罩层119具有一第一缺口112，以将部分的图案化导电层113暴露出来。举例而言，焊罩层119的第一缺口112为一半环状缺口，此半环状缺口用以在图案化导电层113上定义出两个端点T1以及两个端点T2，其中各个端点T1与贯孔117的边缘的最短距离可为0或接近0，而各个端点T2而与贯孔117的边缘的最短距离例如为4密尔(mil)，且贯孔117的直径例如为10密尔(mil)。
此外，当静电释放层115整合于多层电路板的接地层时，除了贯孔117的位置之外，静电释放层115全面性地接触第一绝缘层111的第二表面111b。
值得注意的是，端点T2有助于让静电容易进入图案化导电层113并由端点T1释放至静电释放层115，以达到更佳的静电保护效果。
图3B为另一实施例中图案化导电层与静电释放层的示意图。请参照图3B，此实施例的静电释放层115’与图3A中的静电释放层115不同，本实施例的静电释放层115’仅部分围绕于贯孔117，静电释放层115’具有端点T5指向贯孔117边缘，且端点T5例如位于端点T1的正下方。静电释放层115’的端点T5诱使图案化导电层113上累积的静电更加容易由端点T1通过端点放电的形式传递至静电释放层115’。
此外，当静电释放层115’被整合于多层电路板的接地层时，静电释放层115具有与贯孔117相连通的第二缺口114。除了贯孔117与第二缺口114的位置之外，静电释放层115全面性地接触第一绝缘层111的第二表面111b。第二缺口114定义出端点T5，且端点T5使得静电释放层115还容易接收到从端点T1所释放的静电。在其他可行的实施例中，第一绝缘层111可以选择性地填入第二缺口114中。换言之，第一绝缘层111可与第二绝缘层130接触。
举例而言，第一缺口112位于第二缺口114的正上方，且第一缺口112与第二缺口114具有实质上相同的形状与面积。详言之，端点T1位于端点T5的正上方，从端点T1所释放的绝大部分静电会从端点T5传递至静电释放层115上，故本实施例的静电放电保护结构可达到十分良好的静电保护效果。
本发明可通过改变焊罩层119的第一缺口112的形状来改变端点T1与端点T2的数量与位置，且可通过改变第二缺口114的形状来改变端点T5的数量与位置，此领域具有通常知识者可根据上述原则而更动端点T1、T2、T5的数量与位置，但其仍应属于本发明所欲涵盖的范畴。以下将搭配图3C与图3D做进一步的说明。
图3C与图3D为其他可行的实施例中图案化导电层的示意图。请同时参照图3C与图3D，此处，焊罩层119的第一缺口112可设计为扇形，此扇形的第一缺口112可定义出一个端点T1以及两个端点T2。在图3C中，静电释放层115具有环状图案，而在图3D中，静电释放层115’具有半环状图案。
综合以上所述，相比较于现有技术来说，本发明的静电放电保护结构不需增加额外元件，并且可以设置在有限的电路板面积中，甚至直接设置于导线上。可以减少成本花费且电路布局简单，但同时具有良好静电放电保护效果。
虽然本发明以上较佳实施例揭露了本发明，然而其并非用以限定本发明，任何熟悉此技术者，在不脱离本发明的精神和范围内，可作些许的还动与润饰，因此本发明的保护范围应以附上的权利要求所界定的为准。
Claims (21)
1.一种多层电路板，包括：
第一绝缘层，包括第一表面、与该第一表面相对的第二表面以及一贯孔；
图案化导电层，位于该第一表面，至少部分该图案化导电层环绕该贯孔边缘；
静电释放层，位于该第二表面，至少部分该静电释放层位于该贯孔边缘并且该静电释放层围绕或部分围绕于该贯孔边缘，其中该图案化导电层与该静电释放层之间电性绝缘；
第二绝缘层，位于该第一绝缘层下，以使该静电释放层夹于该第一绝缘层与该第二绝缘层之间；
供电层，位于该第二绝缘层下，其中该供电层与该静电释放层分别位于该第二绝缘层的对侧；以及
第三绝缘层，位于该第二绝缘层下，以使该供电层夹于该第二绝缘层与该第三绝缘层之间，其中该贯孔同时贯穿该第二绝缘层、该供电层与该第三绝缘层，且该贯孔内壁不具有导电材料。
2.如权利要求1所述的多层电路板，其中该图案化导电层包括导线，且该贯孔位于该导线的布局范围内。
3.如权利要求1所述的多层电路板，其中该图案化导电层包括导线，且该贯孔位于该导线的布局范围外。
4.如权利要求1所述的多层电路板，还还包括焊罩层，覆盖该图案化导电层，其中该焊罩层具有至少一第一缺口，且该第一缺口对应于该贯孔并且暴露出部分环绕该贯孔的该图案化导电层。
5.如权利要求4所述的多层电路板，其中该暴露出图案化导电层的形状包括半环状。
6.如权利要求5所述的多层电路板，其中该暴露的图案化导电层的半环状的端点具有至少一静电放电结构。
7.如权利要求4所述的多层电路板，其中该静电释放层具有第二缺口，且该第二缺口位于该贯孔边缘且呈半环状，以使部分位于该贯孔边缘的该静电释放层具有至少一静电放电结构。
8.如权利要求7所述的多层电路板，其中该第一缺口位于该第二缺口上方。
9.如权利要求6所述的多层电路板，其中该静电放电结构位于该贯孔边缘。
10.如权利要求4所述的多层电路板，其中该暴露出图案化导电层的形状包括扇形，该暴露的图案化导电层的扇形的端点具有至少一静电放电结构。
11.如权利要求1所述的多层电路板，其中环绕该贯孔边缘的至少部分该图案化导电层实质上为一环状结构。
12.如权利要求1所述的多层电路板，其中环绕该贯孔边缘的至少部分该图案化导电层实质上为一半环状结构。
13.一种静电放电保护结构，包括：
第一绝缘层，包括第一表面、与该第一表面相对的第二表面以及贯孔，其中该贯孔内壁不具有导电材料；
图案化导电层，位于该第一表面，至少部分该图案化导电层环绕该贯孔边缘；
静电释放层，位于该第二表面，至少部分该静电释放层位于该贯孔边缘并且该静电释放层围绕或部分围绕于该贯孔边缘，其中该图案化导电层与该静电释放层之间电性绝缘；以及
焊罩层，覆盖该第一绝缘层与部分该图案化导电层，并且暴露出部分环绕该贯孔的该图案化导电层。
14.如权利要求13所述的静电放电保护结构，其中该暴露出图案化导电层的形状包括半环状。
15.如权利要求14所述的静电放电保护结构，其中该暴露的图案化导电层的半环状的端点具有至少一放电结构。
16.如权利要求14所述的静电放电保护结构，其中该静电释放层具有第二缺口，且该第二缺口位于该贯孔边缘且呈半环状，以使部分位于该贯孔边缘的该静电释放层具有至少一放电结构。
17.如权利要求16所述的静电放电保护结构，其中该暴露出的半环状图案化导电层位于该半环状缺口正上方。
18.如权利要求15所述的静电放电保护结构，其中该放电结构位于该贯孔边缘。
19.如权利要求14所述的静电放电保护结构，其中该暴露出图案化导电层的形状包括扇形，该暴露的图案化导电层的扇形的端点具有至少一静电放电结构。
20.如权利要求14所述的静电放电保护结构，其中该图案化导电层实质上为一环状结构。
21.如权利要求14所述的静电放电保护结构，其中该图案化导电层实质上为一半环状结构。
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| US20220093551A1 (en) * | 2020-09-23 | 2022-03-24 | Innolux Corporation | Electronic device |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN1310578A (zh) * | 2000-02-22 | 2001-08-29 | 摩托罗拉公司 | 高密度印刷电路板的静电放电保护器件 |
| US7894172B2 (en) * | 2008-01-10 | 2011-02-22 | Industrial Technology Research Institute | ESD protection structure |
| US8049118B2 (en) * | 2006-11-24 | 2011-11-01 | Nec Corporation | Printed circuit board |
Family Cites Families (10)
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|---|---|---|---|---|
| US5280646A (en) * | 1988-03-23 | 1994-01-18 | Seiko Epson Corporation | Paging device with structure for removing static electricity |
| JPH08264954A (ja) * | 1995-03-20 | 1996-10-11 | Nec Shizuoka Ltd | 多層プリント基板 |
| EP1148602B1 (de) * | 2000-04-20 | 2003-11-26 | Siemens Aktiengesellschaft | Überspannungsschutzeinrichtung |
| DE102004009072A1 (de) * | 2004-02-23 | 2005-09-08 | Phoenix Contact Gmbh & Co. Kg | Überspannungsschutzelement und Zündelement für ein Überspannungsschutzelement |
| US7508644B2 (en) * | 2004-06-30 | 2009-03-24 | Research In Motion Limited | Spark gap apparatus and method for electrostatic discharge protection |
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| JP5660412B2 (ja) * | 2011-08-29 | 2015-01-28 | 株式会社村田製作所 | Ｅｓｄ保護デバイス |
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-
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Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN1310578A (zh) * | 2000-02-22 | 2001-08-29 | 摩托罗拉公司 | 高密度印刷电路板的静电放电保护器件 |
| US8049118B2 (en) * | 2006-11-24 | 2011-11-01 | Nec Corporation | Printed circuit board |
| US7894172B2 (en) * | 2008-01-10 | 2011-02-22 | Industrial Technology Research Institute | ESD protection structure |
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