JP3389357B2 - 半導体チップ搭載用基板 - Google Patents

半導体チップ搭載用基板

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Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は半導体チップ搭載用基板
に関する。
【０００２】
【従来の技術】プラスチックボールグリットアレイ（Ｐ
ＢＧＡ）、プラスチックピングリットアレイ（ＰＰＧ
Ａ）等の半導体チップ搭載用基板の半導体チップの搭載
部分（以下、ダイパッドという）は、放熱性を高めるた
め、或いは電気的導通、電気的特性向上のため等の理由
から、例えば図６に示すようにメタライズパターン３４
により形成される。なお、このメタライズパターン３４
および配線パターン３６は、例えば基材３２に接着した
銅箔をエッチングして形成される。
【０００３】上記のメタライズパターン３４は、半導体
チップ搭載用基板の表裏どちらか一方にのみ形成されて
いる場合が多い。その半導体チップ搭載用基板に温度変
化（主に加熱）があった場合には、樹脂材からなる基材
３２と、メタライズパターン３４との熱膨張或いは熱収
縮には差異があるため、図７に示すようにダイパッド３
０に応力が生じ、半導体チップ搭載用基板に反りが発生
する。特にＰＢＧＡの基材３２は薄く、変形し易い。こ
の温度変化による半導体チップ搭載用基板の反りは、基
板製造工程、半導体チップのアセンブリ工程、および半
導体装置の使用時等において生じ、半導体装置の製造不
良および信頼性の低下の原因となる。
【０００４】また、半導体チップ搭載用基板の反り量
は、基材と、その表面に設けられるメタライズパターン
の材料（例えば銅箔）との熱膨張或いは熱収縮の差が大
きい程、面積が広い程、変形の絶対量が増加するため大
きくなる。このため、反りを抑制する方法としては、材
料の選択性が乏しいことから、メタライズパターンの面
積を、設計上許される範囲で小さくすることが考えられ
る。最も単純には格子状、島状（点状）の形状とすれば
よい。
【０００５】
【発明が解決しようとする課題】しかしながら、上記の
メタライズパターンを構成する線分が直線的に連続され
た場合（例えば、格子状のパターン）は、その連続性に
よって応力が一方向に連続的に作用するため、反りが発
生し易くなり、反りによる変形を充分に抑制できないと
いう課題がある。また、ダイパッドとなるメタライズパ
ターンは、電解めっきプロセスのため、或いは半導体チ
ップの背面電位の供給のために、そのメタライズパター
ン全部と容易に電気的に接続できる必要性があるが、島
状に形成された際には、その電気的接続が困難であると
いう課題がある。さらに、ダイパッドがメタライズパタ
ーンで形成されることによって反りが生じなくとも、銅
箔等のメタライズパターン上にめっきを施した場合、め
っき層による応力で反りが発生するという課題もある。
【０００６】そこで、本発明の目的とするところは、反
りによる変形を充分に抑制でき、且つ全体が電気的に接
続できるダイパッドを備える半導体チップ搭載用基板を
提供することにある。
【０００７】
【課題を解決するための手段】上記課題を解決するた
め、本発明は次の構成を備える。すなわち、本発明は、
基材が樹脂材で形成され、半導体チップが搭載されるダ
イパッドがメタライズパターンにより形成された半導体
チップ搭載用基板において、前記メタライズパターン
が、ダイパッドの中心部を基点にして放射線状に描かれ
る仮想の線分に対してジグザグに形成されている。
【０００８】また、本発明は、基材が樹脂材で形成さ
れ、半導体チップが搭載されるダイパッドがメタライズ
パターンにより形成された半導体チップ搭載用基板にお
いて、前記メタライズパターンが、ダイパッドの中心部
を中心にして同心円状に描かれる仮想の曲線に対してジ
グザグに形成されていることを特徴とする半導体チップ
搭載用基板にもある。
【０００９】また、本発明は、基材が樹脂材で形成さ
れ、半導体チップが搭載されるダイパッドがメタライズ
パターンにより形成された半導体チップ搭載用基板にお
いて、前記メタライズパターンが、複数の閉ループ状の
枠形同士が角部同士が重ね合わされて連なる形状に形成
されていることを特徴とする半導体チップ搭載用基板に
もある。
【００１０】また、前記メタライズパターンが、点対称
に形成されていることで、ダイパッドに作用する応力を
均一に分散することができ、ダイパッドの変形を抑制す
ることができる。また、前記メタライズパターンにより
形成されたダイパッドの一部または全部の表面にソルダ
レジストが被覆されていることで、メタライズパターン
を好適に保護することができる。
【００１１】また、本発明は、基材が樹脂材で形成さ
れ、半導体チップが搭載されるダイパッドがメタライズ
パターンにより形成された半導体チップ搭載用基板にお
いて、前記メタライズパターンが、ダイパッドの中心部
を基点にして放射線状に描かれる仮想の線分に対してジ
グザグに露出するように、該露出する部分を除いてソル
ダレジストによって被覆されていることを特徴とする半
導体チップ搭載用基板にもある。
【００１２】また、本発明は、基材が樹脂材で形成さ
れ、半導体チップが搭載されるダイパッドがメタライズ
パターンにより形成された半導体チップ搭載用基板にお
いて、前記メタライズパターンが、ダイパッドの中心部
を中心にして同心状に描かれる仮想の曲線に対してジグ
ザグに露出するように、該露出する部分を除いてソルダ
レジストによって被覆されていることを特徴とする半導
体チップ搭載用基板にもある。
【００１３】また、本発明は、基材が樹脂材で形成さ
れ、半導体チップが搭載されるダイパッドがメタライズ
パターンにより形成された半導体チップ搭載用基板にお
いて、前記メタライズパターンが、複数の閉ループ状の
枠形同士が角部同士が重ね合わされて連なる形状に露出
するように、その部分を除いてソルダレジストによって
被覆されていることを特徴とする半導体チップ搭載用基
板にもある。
【００１４】また、前記ソルダレジストから露出するメ
タライズパターンの露出部分が、点対称に形成されてい
ることでダイパッドに作用する応力を均一に分散するこ
とができ、ダイパッドの変形を抑制することができる。
また、前記閉ループ状の枠形が矩形であることで、閉ル
ープ状の枠形をバランスよく重複させることができ、応
力の分散が可能であり、ダイパッドの変形を好適に抑制
できる。
【００１５】また、前記メタライズパターンが半導体チ
ップに電気的に接続可能であることで、半導体チップへ
の背面電位の供給が可能になる。また、前記メタライズ
パターンの一部または全部の表面にめっき処理がなされ
ていることで、メタライズパターンを好適に保護するこ
とができる。
【００１６】
【作用】請求項１および２にかかる発明によれば、メタ
ライズパターンがジグザクに設けられているため、ダイ
パッドの反りを発生させる応力が一方向に連続的に作用
せず、応力が分散されるため、ダイパッドの反りによる
半導体チップ搭載用基板の反りを抑制することができ
る。また、メタライズパターンはジグザグではあるが、
連続的に設けられているため、そのメタライズパターン
全体へは電気的に容易に接続できる。
【００１７】また、請求項３にかかる発明によっても、
メタライズパターンが、複数の閉ループ状の枠形同士が
角部同士が重ね合わされて連なる形状を備えているた
め、ダイパッドの反りを発生させる応力が一方向に連続
的に作用せず、応力が分散されるため、ダイパッドの反
りによる半導体チップ搭載用基板の反りを抑制すること
ができる。また、メタライズパターンは複数の閉ループ
状の枠形同士が角部同士が重ね合わされて連なる形状に
設けられているため、そのメタライズパターン全体へは
電気的に容易に接続できる。
【００１８】また、請求項６〜８にかかる発明によれ
ば、メタライズパターンが、好適な形状に露出する部分
を除いてソルダレジストによって被覆されているため、
メタライズパターンの露出する部分にめっき処理で形成
されるめっき層の応力による反りの発生を抑制できる。
【００１９】
【実施例】以下、本発明の好適な実施例について添付図
面と共に詳述する。図１は本発明にかかる半導体チップ
搭載用基板のダイパッドのメタライズパターンの一実施
例を示す平面図である。一点鎖線で囲われた部分は、ダ
イパッド１０であり、半導体チップ搭載用基板の半導体
チップが搭載される部分である。このダイパッド１０
は、樹脂材で形成された板状の基材１２の表面に接着さ
れた銅箔等のメタライズパターン１４により形成されて
いる。なお、このメタライズパターン１４は、例えば基
材１２に接着した銅箔をエッチングして形成される。な
お、メタライズパターン１４の形成法としては、アディ
ティブ法等のめっき層によりパターンを形成する方法を
用いても良い。また、メタライズパターン１４は、ダイ
パッド１０の中心部を基点にして略放射状の線分に設け
られていると共に、メタライズパターン１４を構成する
線分がジグザグに形成されている。本実施例では、メタ
ライズパターン１４の線分が、複数の部分で直角にＸ軸
またはＹ軸方向に細かく折れ曲がって、全体的には放射
状に延びている。従って、Ｘ軸またはＹ軸方向へ直線的
に延びる線分長は短かく形成されている。
【００２０】このようにメタライズパターン１４が形成
されているため、ダイパッド１０の基材１２面上を通る
任意の仮想直線を想定したとき、その仮想直線上にはメ
タライズパターン１４が不連続に形成されることにな
る。このため、ダイパッド１０の反りを発生させる応力
が一方向に連続的に作用することはなく、応力が分散さ
れるため、半導体チップ搭載用基板の反りを抑制するこ
とができる。また、メタライズパターン１４はジグザグ
ではあるが、連続的に設けられているため、そのメタラ
イズパターン１４は全体的に電気的に接続されている。
従って、メタライズパターン１４の表面全面に亘って容
易に電解めっきをすることが可能である。また、メタラ
イズパターン１４と半導体チップとを電気的に接続すれ
ば、半導体チップへ背面電位を供給することができる。
また、上記のように反りの発生を抑える形状にメタライ
ズパターン１４を形成すれば、メタライズパターン１４
の面積を単に減少させて反りの発生を抑える場合と比較
して、メタライズパターン１４の面積を広く設定するこ
とが可能であり、必要な放熱性を容易に確保することも
できる。
【００２１】また、本実施例のメタライズパターン１４
は、図に明らかなように点対称に形成されており、基材
１２とメタライズパターン１４との熱膨張或いは熱収縮
の差によってダイパッド１０に作用する応力を均一に分
散することができる。これにより、ダイパッド１０の反
りによる変形を抑制することができる。
【００２２】また、メタライズパターン１４の一部また
は全部の表面にめっき処理がなされていること、或いは
メタライズパターン１４の形成されたダイパッド１０の
一部または全部の表面にソルダレジストが塗布されてい
ることで、メタライズパターン１４の表面を好適に保護
することができる。めっき処理としては、例えば金めっ
きがあり、メタライズパターン１４表面の腐食を防止で
きる。なお、ダイパッド１０に塗布されたソルダレジス
トには、メタライズパターン１４の保護、半導体チップ
との密着性向上等の作用がある。しかし、メタライズパ
ターン１４と同様に、基材１２とソルダレジストには熱
膨張或いは熱収縮に差異があり、応力が発生する場合が
ある。また、はんだボール、リードピン等の接合のため
に基材１２のダイパッド形成面の反対面にはソルダレジ
ストが塗布されるが、このソルダレジストの塗布厚、塗
布面積の差異によっても応力が発生する場合がある。上
記問題は、メタライズパターン１４形状に対応させ、同
様にソルダレジストのパターン形状を設定することによ
り解決できる。
【００２３】次に第２の実施例について図２に基づいて
説明する。本実施例では、メタライズパターン１６が、
ダイパッド１０の中心部を中心にして描かれる任意の仮
想同心円曲線に対してジグザグに形成されている。また
メタライズパターン１６は、図に明らかなように点対称
で且つ線対称に形成されている。このようにメタライズ
パターン１６が形成されているため、ダイパッド１０の
基材１２面上を通る上記の任意の仮想同心円曲線或いは
仮想直線を想定したとき、その仮想同心円曲線或いは仮
想直線上にはメタライズパターン１６が不連続に形成さ
れることになる。これにより、図１の実施例と同様に、
基材１２とメタライズパターン１６との熱膨張或いは熱
収縮の差によってダイパッド１０に作用する応力が、一
方向に連続的に作用することはなく、均一に分散するこ
とができ、ダイパッド１０の反りによる半導体チップ搭
載用基板の変形を抑制することができる。
【００２４】次に第３の実施例について図３に基づいて
説明する。本実施例では、メタライズパターン１８が、
複数の閉ループ状の枠形２０同士が角部同士が重ね合わ
されて連なる形状を備えている。また、閉ループ状の枠
形２０は矩形に形成されており、その角部同士を重ね合
わせることで閉ループ状の枠形２０を好適に重複させる
ことができ、メタライズパターン１８をダイパッド１０
上にバランス良く形成できる。また、メタライズパター
ン１８は、図に明らかなように点対称で且つ線対称に形
成されている。このようにメタライズパターン１８が形
成されているため、ダイパッド１０の基材１２面上を通
る任意の仮想直線を想定したとき、その仮想直線上には
メタライズパターン１８が不連続に形成されることにな
る。これにより、上記の実施例と同様に、ダイパッド１
０の反りによる半導体チップ搭載用基板の変形を抑制す
ることができる。なお、閉ループ状の枠形は、矩形に限
らず、円、楕円、多角形、或いは種々の形状の組み合わ
せでもよい。また、２２は接点部であり、メタライズパ
ターン１８表面にめっき処理（例えば金めっき）がなさ
れた部分であって、メタライズパターン１８を被覆する
ソルダレジストより露出している。このようにメタライ
ズパターン１８の一部分にめっきを施し、その部分を露
出させるには、少なくともメタライズパターン１８のめ
っき処理がなされない部分をソルダレジストで被覆し、
メタライズパターン１８に電気的に接続して電解めっき
処理を行えばよい。なお、本実施例では基材１２の表面
も、ソルダレジストが塗布されて保護されている。そし
て、この接点部２２が半導体チップの背面に接触されて
電気的に接続されることで、半導体チップへ背面電位を
供給できる。
【００２５】次に、図４および図５に基づいて、メタラ
イズパターンが、好適な形状に露出する部分を除いてソ
ルダレジストによって被覆されることによって、めっき
処理がなされても反りを抑制することのできる半導体チ
ップ搭載用基板の一実施例を説明する。図４はその実施
例の平面図であり、図５は図４の実施例の断面図であ
る。基材１２は樹脂材で形成され、ダイパッド１０は、
本実施例では基材１２の半導体チップが搭載される表面
全面に形成されたメタライズパターンからなる。このメ
タライズパターンが、ダイパッド１０の中心部を基点に
して放射線状に描かれる仮想の線分に対してジグザグ状
の線状に露出するように、その露出する部分を除いてソ
ルダレジスト２４によって被覆されている。従って、ソ
ルダレジスト２４のパターンをメタライズパターン上に
形成した後、めっき処理を施せば、露出したメタライズ
パターンの部分のみにめっき層２６が形成される。この
ように、めっき層２６がジグザク状の線状に形成できる
ため、応力が一方向に連続的に作用することがなく、均
一に分散でき、半導体チップ搭載用基板の変形を抑制で
きる。
【００２６】さらに、前記メタライズパターンが、ダイ
パッドの中心部を中心にして描かれる任意の仮想の同心
円曲線に対してジグザグに露出するように、その露出す
る部分を除いてソルダレジストによって被覆されている
こと、或いは、前記メタライズパターンが、複数の閉ル
ープ状の枠形同士が角部同士が重ね合わされて連なる形
状に露出するように、その露出する部分を除いてソルダ
レジストによって被覆されていることによっても、上記
の半導体チップ搭載用基板の実施例と同等の効果を得る
ことができる。以上、本発明の好適な実施例について種
々述べてきたが、本発明は上述の実施例に限定されるの
ではなく、発明の精神を逸脱しない範囲で多くの改変を
施し得るのはもちろんである。
【００２７】
【発明の効果】本発明の半導体チップ搭載用基板によれ
ば、メタライズパターンが一定の方向に連続しないジグ
ザク等の形態に設けられているため、ダイパッドの反り
を発生させる応力が一方向に連続的に作用せず、応力が
分散され、ダイパッドの反りによる半導体チップ搭載用
基板の変形を抑制することができると共に、メタライズ
パターンはジグザグ等の形態ではあるが、連続的に設け
られているため、そのメタライズパターン全体へは電気
的に容易に接続できるという著効を奏する。また、メタ
ライズパターンが、一定の方向に連続しないジグザク等
の形態に露出する部分を除いてソルダレジストによって
被覆されることで、そのメタライズパターンの露出する
部分にめっき処理で形成されるめっき層の応力による反
りの発生を抑制できるという著効を奏する。
【図面の簡単な説明】
【図１】本発明にかかるダイパッドのメタライズパター
ンの一実施例を示す平面図。
【図２】本発明にかかるダイパッドのメタライズパター
ンの他の実施例を示す平面図。
【図３】本発明にかかるダイパッドのメタライズパター
ンの他の実施例を示す平面図。
【図４】本発明の他の実施例を示す平面図。
【図５】図４の実施例の断面図。
【図６】従来技術を説明する平面図。
【図７】図６に示した従来技術の拡大断面図。
【符号の説明】
１０ ダイパッド １２ 基材 １４ メタライズパターン １６ メタライズパターン １８ メタライズパターン ２０ 閉ループ状の枠形 ２２ 接点部 ２４ ソルダレジスト ２６ めっき層
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平１−198058（ＪＰ，Ａ) 特開 平３−284858（ＪＰ，Ａ) 特開 平６−5729（ＪＰ，Ａ) 実開 昭57−44570（ＪＰ，Ｕ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 23/12,23/50,21/52

Claims (13)

    (57)【特許請求の範囲】
  1. 【請求項１】 基材が樹脂材で形成され、半導体チップ
    が搭載されるダイパッドがメタライズパターンにより形
    成された半導体チップ搭載用基板において、 前記メタライズパターンが、ダイパッドの中心部を基点
    にして放射線状に描かれる仮想の線分に対してジグザグ
    に形成されていることを特徴とする半導体チップ搭載用
    基板。
  2. 【請求項２】 基材が樹脂材で形成され、半導体チップ
    が搭載されるダイパッドがメタライズパターンにより形
    成された半導体チップ搭載用基板において、 前記メタライズパターンが、ダイパッドの中心部を中心
    にして同心円状に描かれる仮想の曲線に対してジグザグ
    に形成されていることを特徴とする半導体チップ搭載用
    基板。
  3. 【請求項３】 基材が樹脂材で形成され、半導体チップ
    が搭載されるダイパッドがメタライズパターンにより形
    成された半導体チップ搭載用基板において、 前記メタライズパターンが、複数の閉ループ状の枠形同
    士が角部同士が重ね合わされて連なる形状に形成されて
    いることを特徴とする半導体チップ搭載用基板。
  4. 【請求項４】 前記メタライズパターンが、点対称に形
    成されていることを特徴とする請求項１〜３のいずれか
    一項記載の半導体チップ搭載用基板。
  5. 【請求項５】 前記メタライズパターンにより形成され
    たダイパッドの一部または全部の表面に、ソルダレジス
    トが被覆されていることを特徴とする請求項１〜４のい
    ずれか一項記載の半導体チップ搭載用基板。
  6. 【請求項６】 基材が樹脂材で形成され、半導体チップ
    が搭載されるダイパッドがメタライズパターンにより形
    成された半導体チップ搭載用基板において、 前記メタライズパターンが、ダイパッドの中心部を基点
    にして放射線状に描かれる仮想の線分に対してジグザグ
    に露出するように、該露出する部分を除いてソルダレジ
    ストによって被覆されていることを特徴とする半導体チ
    ップ搭載用基板。
  7. 【請求項７】 基材が樹脂材で形成され、半導体チップ
    が搭載されるダイパッドがメタライズパターンにより形
    成された半導体チップ搭載用基板において、 前記メタライズパターンが、ダイパッドの中心部を中心
    にして同心円状に描かれる仮想の曲線に対してジグザグ
    に露出するように、該露出する部分を除いてソルダレジ
    ストによって被覆されていることを特徴とする半導体チ
    ップ搭載用基板。
  8. 【請求項８】 基材が樹脂材で形成され、半導体チップ
    が搭載されるダイパッドがメタライズパターンにより形
    成された半導体チップ搭載用基板において、 前記メタライズパターンが、複数の閉ループ状の枠形同
    士が角部同士が重ね合わされて連なる形状に露出するよ
    うに、該露出する部分を除いてソルダレジストによって
    被覆されていることを特徴とする半導体チップ搭載用基
    板。
  9. 【請求項９】 前記ソルダレジストから露出するメタラ
    イズパターンの露出部分が、点対称に形成されているこ
    とを特徴とする請求項６〜８のいずれか一項記載の半導
    体チップ搭載用基板。
  10. 【請求項１０】 前記閉ループ状の枠形が、矩形である
    ことを特徴とする請求項３または８記載の半導体チップ
    搭載用基板。
  11. 【請求項１１】 前記メタライズパターンが、半導体チ
    ップに電気的に接続可能であることを特徴とする請求項
    １〜１０のいずれか一項記載の半導体チップ搭載用基
    板。
  12. 【請求項１２】 前記メタライズパターンの一部または
    全部の表面に、めっき処理が施されていることを特徴と
    する請求項１〜１１のいずれか一項記載の半導体チップ
    搭載用基板。
  13. 【請求項１３】 前記メタライズパターンが、銅箔また
    はめっき層によって形成されていることを特徴とする請
    求項１〜１２のいずれか一項記載の半導体チップ搭載用
    基板。
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Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH1032221A (ja) * 1996-07-12 1998-02-03 Nec Corp プリント配線基板
JP3639226B2 (ja) * 2001-07-05 2005-04-20 松下電器産業株式会社 半導体集積回路装置、実装基板および実装体
US6930257B1 (en) 2002-05-01 2005-08-16 Amkor Technology, Inc. Integrated circuit substrate having laminated laser-embedded circuit layers
JP4020097B2 (ja) 2004-05-11 2007-12-12 セイコーエプソン株式会社 半導体チップ、半導体装置及びその製造方法、並びに電子機器
US7750250B1 (en) 2006-12-22 2010-07-06 Amkor Technology, Inc. Blind via capture pad structure
JP4757790B2 (ja) * 2006-12-22 2011-08-24 富士通コンポーネント株式会社 半導体素子の実装構造及びプリント回路基板
JP4963989B2 (ja) 2007-03-08 2012-06-27 パナソニック株式会社 半導体素子搭載用基板およびその製造方法
US8323771B1 (en) 2007-08-15 2012-12-04 Amkor Technology, Inc. Straight conductor blind via capture pad structure and fabrication method
JP5692419B2 (ja) 2012-01-27 2015-04-01 株式会社村田製作所 多層配線基板
JP5954013B2 (ja) * 2012-07-18 2016-07-20 日亜化学工業株式会社 半導体素子実装部材及び半導体装置
US9345132B2 (en) * 2013-02-07 2016-05-17 Global Unichip Corp. Substrate structure and the process manufacturing the same
JP2013225711A (ja) * 2013-08-07 2013-10-31 Dainippon Printing Co Ltd 部品内蔵配線板

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3833838A (en) * 1972-11-13 1974-09-03 A Christiansen Electronic component mounting wafers for repeated connection in a variety of circuit designs
JPS5874059A (ja) * 1981-10-28 1983-05-04 Toshiba Corp 配線基板
US4495377A (en) * 1982-12-30 1985-01-22 International Business Machines Corporation Substrate wiring patterns for connecting to integrated-circuit chips
JPS61144046A (ja) * 1984-12-17 1986-07-01 Mitsubishi Electric Corp 半導体装置
JPH0618220B2 (ja) * 1988-01-29 1994-03-09 イビデン株式会社 チップオンボード
JPH01198058A (ja) * 1988-02-03 1989-08-09 Matsushita Electron Corp 半導体装置用リードフレーム
JPH0246741A (ja) * 1988-08-09 1990-02-16 Sanyo Electric Co Ltd 混成集積回路
US5012389A (en) * 1988-12-14 1991-04-30 Hand Held Products, Inc. Board wiring pattern for a high density memory module
JPH04133454A (ja) * 1990-09-26 1992-05-07 Ibiden Co Ltd リードフレーム
US5289346A (en) * 1991-02-26 1994-02-22 Microelectronics And Computer Technology Corporation Peripheral to area adapter with protective bumper for an integrated circuit chip
JPH065593A (ja) * 1992-04-20 1994-01-14 Sumitomo Electric Ind Ltd 多層配線基板及びその製造方法
US5365409A (en) * 1993-02-20 1994-11-15 Vlsi Technology, Inc. Integrated circuit package design having an intermediate die-attach substrate bonded to a leadframe

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