TWI441306B - 積體電路晶片及積體電路晶片之封環結構 - Google Patents

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Description

積體電路晶片及積體電路晶片之封環結構
本發明係有關於積體電路，特別係有關於在一個晶片上既具有數位電路又具有類比及/或射頻電路的積體電路晶片的封環結構(seal ring structure)。
製造技術的發展已經實現了將完整的功能模塊(entire functional block)整合於一個單獨的積體電路中，先前完整的功能模塊是由電路板上的多個晶片來實現的。最顯著的發展是混合訊號電路(mixed-signal circuit)，其可以於一個單獨的積體電路中結合類比電路以及數位邏輯電路。
然而，實施混合訊號電路需要克服的主要技術問題是積體電路不同部分(例如，由積體電路數位部分到類比部分)之間的雜訊耦合。
通常，積體電路晶片包含一個封環(seal ring)，封環用於保護積體電路晶片不會受潮失效(moisture degradation)或受到離子污染(ionic contamination)。典型地，封環是由一疊金屬以及接觸/通孔層(contact/via layers)製成，並且與積體電路元件的製造結合在一起，按步驟順序沉積絕緣體以及金屬來製造。
可以發現，雜訊可以通過封環傳播並對靈敏的類比及/或射頻電路的效能有不利的影響，其中，雜訊可以是來自數位電力訊號線(例如VDD )或數位電路的訊號接腳(signal pad)的雜訊。
為了解決以上技術問題，本發明提供了一種積體電路晶片及積體電路晶片之封環結構。
本發明提供了一種積體電路晶片。積體電路晶片包括：類比及/或射頻電路模塊，環繞類比及/或射頻電路模塊的封環結構。封環結構包括：連續的外部封環；以及非連續的內部封環，所述非連續的內部封環被分為至少一第一部分以及一第二部分；其中，第二部分位於類比及/或射頻電路模塊的外側，用於屏蔽雜訊以使所述類比及/或射頻電路模塊不受干擾。
本發明提供了一種積體電路晶片之封環結構。封環結構包括：連續的外部封環；以及非連續的內部封環。非連續的內部封環被分為至少一第一部分以及一第二部分，其中，第二部分位於積體電路晶片之類比及/或射頻電路模塊的外側，用於屏蔽雜訊以使類比及/或射頻電路模塊不受干擾。
本發明提供之積體電路晶片及積體電路晶片之封環結構，通過內部封環可以保護類比及/或射頻電路不受雜訊的影響。同時，通過連續的外部封環可以阻止濕氣以及腐蝕性物質進入積體電路。
本發明是關於具有封環結構的積體電路晶片。封環結構包括外部封環(outer seal ring)以及內部封環(inner seal ring)。外部封環是一個連續的環，而內部封環則被分為至少兩個單獨的部分，其中包括一個位於積體電路晶片的靈敏的類比及/或射頻電路模塊外側的導電壁壘(conductive rampart)。
內部封環的導電壁壘保護類比及/或射頻電路不受雜訊的影響，因此可減少雜訊耦合影響，其中，雜訊是通過外部封環傳播。連續的外部封環可以阻止濕氣以及腐蝕性物質進入積體電路。
請參閱第1圖。第1圖為依據本發明一較佳實施例之具有封環結構12的積體電路晶片10的示意圖。如第1圖所示，積體電路晶片10包括至少一類比及/或射頻電路模塊14，數位電路16以及封環結構12，封環結構12環繞並且保護類比及/或射頻電路模塊14以及數位電路16。
積體電路晶片10更可包括多個輸入/輸出接腳(input/output pad，以下簡稱I/O接腳)20。如前所述，雜訊可來源於數位電力VDD 訊號線或數位電路16的訊號輸出接腳20a，例如，雜訊可以通過封環傳播並對靈敏的類比及/或射頻電路14的效能有不利影響。第1圖顯示了一種可能的雜訊傳播路徑30。本發明的目的之一為解決此問題。
根據本發明，封環結構12包括連續的外部封環122以及非連續的內部封環124，其沿著晶片的外圍佈置。內部封環124被分為兩個部分，包括第一部分124a以及第二部分124b。雖然本實施例是將內部封環124分為兩個部分，然其並非用以限定本發明，內部封環124可根據設計需要被分為更多的部分。
第一部分124a以及第二部分124b可以具有相同的結構，其可由一疊金屬以及接觸/通孔層製成，並且與積體電路元件的製造結合在一起，按步驟順序沉積絕緣體以及金屬來製造。
第二部分124b作為一個獨立的導電壁壘位於類比及/或射頻電路模塊14的外側，用於屏蔽通過連續的外部封環122傳播的雜訊。較佳情況下，第二部分124b的長度等於或大於被屏蔽的類比及/或射頻電路模塊14的長度。
第2圖為依據本發明另一較佳實施例之具有封環結構12的積體電路晶片10a的示意圖，其中，類似的數字符號是指示類似的區域、層或元件。如第2圖所示，同樣的，積體電路晶片10a包括至少一個類比及/或射頻電路模塊14，數位電路16，以及環繞並保護類比及/或射頻電路模塊14以及數位電路16的封環結構12。
積體電路晶片10a更可包括多個I/O接腳20。雜訊可來源於數位電力VDD 訊號線或數位電路16的訊號輸出接腳20a，雜訊可以通過封環傳播並對靈敏的類比及/或射頻電路14的效能有不利影響。
封環結構12包括連續的外部封環122以及非連續的內部封環124。內部封環124被分為兩個部分，包括第一部分124a以及第二部分124b。雖然本實施例是將內部封環124分為兩個部分，然其並非用以限定本發明，內部封環124可根據設計需要被分為更多的部分。
第一部分124a以及第二部分124b可以具有相同的環結構，其可由一疊金屬以及接觸/通孔層製成，並且與積體電路元件的製造結合在一起，按步驟順序沉積絕緣體以及金屬來製造。
第二部分124b作為一個獨立的導電壁壘用於屏蔽通過連續的外部封環122傳播的雜訊。較佳情況下，第二部分124b的長度等於或大於被屏蔽的類比及/或射頻電路模塊14的長度。
根據本發明，第二部分124b可以耦接於獨立的接地電壓或供應電壓。根據本發明，第二部分124b可以通過一個獨立的接腳20b以及內部連接路徑(interconnection trace)124c來耦接於獨立的接地電壓。於此處，“獨立”一詞是指接地電壓、接腳、或供應電壓不與類比電路，射頻電路或數位電路共用。
第二部分124b可以通過內部連接路徑124c電耦接於獨立的接腳20b。內部連接路徑124c可以由積體電路晶片10a的頂金屬層以及鋁層(圖中未示)組成。通過此作法，第二部分124b可以耦接於獨立的接地電壓(圖中未示)或獨立的供應電壓(例如VSS )，且雜訊耦合將明顯減少。
雖然本發明已以較佳實施例揭露如上，然其並非用以限定本發明，任何熟習此技藝者，在不脫離本發明之精神和範圍內，當可作各種之更動與潤飾，因此本發明之保護範圍當視後附之申請專利範圍所界定者為準。
10、10a．．．積體電路晶片
12．．．封環結構
122．．．外部封環
124．．．內部封環
124a．．．第一部分
124b．．．第二部分
124c．．．內部連接路徑
14．．．類比及/或射頻電路模塊
16．．．數位電路
20．．．輸入/輸出接腳
20a．．．訊號輸出接腳
20b．．．獨立的接腳
30．．．雜訊傳播路徑
第1圖為依據本發明一較佳實施例之具有封環結構的積體電路晶片的示意圖。
第2圖為依據本發明另一較佳實施例之具有封環結構的積體電路晶片的示意圖。
10．．．積體電路晶片
12．．．封環結構
122．．．外部封環
124．．．內部封環
124a．．．第一部分
124b．．．第二部分
14．．．類比及/或射頻電路模塊
16．．．數位電路
20．．．輸入/輸出接腳
20a．．．訊號輸出接腳
30．．．雜訊傳播路徑

Claims (14)

  1. 一種積體電路晶片，包括：一類比及/或射頻電路模塊；以及一封環結構，環繞所述類比及/或射頻電路模塊，所述封環結構包括：一連續的外部封環；以及一非連續的內部封環，所述非連續的內部封環被分為至少一第一部分以及一第二部分，其中，所述第二部分位於所述類比及/或射頻電路模塊的外側，用於屏蔽一雜訊以使所述類比及/或射頻電路模塊不受干擾。
  2. 如申請專利範圍第1項所述之積體電路晶片，其中，所述雜訊來源於所述積體電路晶片中之一數位電路。
  3. 如申請專利範圍第1項所述之積體電路晶片，其中，所述第二部分耦接於一獨立的接地電壓。
  4. 如申請專利範圍第3項所述之積體電路晶片，其中，所述第二部分通過一接腳以及一內部連接路徑耦接於所述獨立的接地電壓。
  5. 如申請專利範圍第4項所述之積體電路晶片，其中，所述內部連接路徑包含所述積體電路晶片之一頂金屬層以及一鋁層。
  6. 如申請專利範圍第1項所述之積體電路晶片，其中，所述第二部分耦接於一獨立的供應電壓。
  7. 如申請專利範圍第1項所述之積體電路晶片，其中，所述第二部分的長度等於或大於所述類比及/或射頻電路模塊的長度。
  8. 一種積體電路晶片之封環結構，包括：一連續的外部封環；以及一非連續的內部封環，所述非連續的內部封環被分為至少一第一部分以及一第二部分，其中，所述第二部分位於所述積體電路晶片之一類比及/或射頻電路模塊的外側，用於屏蔽一雜訊以使所述類比及/或射頻電路模塊不受干擾。
  9. 如申請專利範圍第8項所述之積體電路晶片之封環結構，其中，所述雜訊來源於所述積體電路晶片之一數位電路。
  10. 如申請專利範圍第8項所述之積體電路晶片之封環結構，其中，所述第二部分耦接於一獨立的接地電壓。
  11. 如申請專利範圍第10項所述之積體電路晶片之封環結構，其中，所述第二部分通過一接腳以及一內部連接路徑耦接於所述獨立的接地電壓。
  12. 如申請專利範圍第11項所述之積體電路晶片之封環結構，其中，所述內部連接路徑由所述積體電路晶片之一頂金屬層以及一鋁層組成。
  13. 如申請專利範圍第8項所述之積體電路晶片之封環結構，其中，所述第二部分耦接於一獨立的供應電壓。
  14. 如申請專利範圍第8項所述之積體電路晶片之封環結構，其中，所述第二部分的長度等於或大於所述類比及/或射頻電路模塊的長度。
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