JP2005236316A - 半導体集積回路装置 - Google Patents

Abstract

【課題】 ディジタル回路とアナログ回路を同一半導体チップ上に集積する半導体集積回路において短期間に安価で、かつ確実にＥＳＤ耐性を向上する。
【解決手段】 本発明の半導体集積回路装置は、ディジタル回路（１０１０）とアナログ回路（１０５０）とを同一半導体チップ内に集積する半導体集積回路（１０００）において、ディジタル回路（１０１０）に接続され静電破壊を保護する静電破壊保護回路（１０２２ａ、１０２２ｂ）と、アナログ回路（１０５０）に接続され静電破壊を保護する静電破壊保護回路（１０６２ａ、１０６２ｂ）とを備える。そして、静電破壊保護回路（１０２２ａ、１０２２ｂ）に接続されるグラウンド電源（１０３５）が供給される配線と、静電破壊保護回路（１０６２ａ、１０６２ｂ）に接続されるグラウンド電源（１０３７５）が供給される配線とは、半導体集積回路（１０００）の外部で接続されている。
【選択図】 図１

Description

本発明は、多電源により構成される半導体集積回路において、ディジタル回路とアナログ回路との間の静電気放電（ＥＳＤ）による破壊に対する耐性を向上する半導体集積回路装置に関するものである。

近年、ＬＳＩチップ技術の進歩に伴いディジタル回路とアナログ回路とを同一半導体チップ内に集積する半導体集積回路が開発されている。このようなディジタル回路とアナログ回路とを混載するディジタル・アナログ混載ＬＳＩチップでは、各回路ごとに複数の電源を外部から供給することによって、アナログ回路がディジタル回路から受けるノイズの影響を低減する。また、ＬＳＩチップの静電破壊を防止するため、ディジタル回路用の電源とアナログ回路用の電源、およびディジタル回路用のグラウンドとアナログ回路用のグラウンド、それぞれについて完全に分離せず、静電破壊（ＥＳＤ）を防止する回路（以下、「保護回路」と言う）を介して、ディジタル回路とアナログ回路とを接続する構成がなされている。

図１１は、従来の半導体集積回路１０００の構成例を示す図である。

図１１に示す半導体集積回路１０００は、ディジタル回路１０１０とアナログ回路１０５０とを有しており、ディジタル回路１０１０とアナログ回路１０５０とは制御信号線１０８０を介して接続されている。

ディジタル回路１０１０は、保護回路１０２２ａ、１０２２ｂを経由して、パッド部１０２０ａ、１０２０ｂからの電気信号を受ける。また、電源パッド部１０２４は、保護回路１０２２ａ、１０２２ｂにディジタル系の電源１０３４を供給する。電源パッド部１０２５は、保護回路１０２２ａ、１０２２ｂにディジタル系のグラウンド電源１０３５を与える。

アナログ回路１０５０は、同様に、保護回路１０６２ａ、１０６２ｂを経由して、パッド部１０６０ａ、１０６０ｂからの電気信号を受ける。また、電源パッド部１０６４は、保護回路１０６２ａ、１０６２ｂにアナログ系の電源１０７４を供給する。電源パッド部１０６５は、保護回路１０６２ａ、１０６２ｂにアナログ系のグラウンド電源１０７５を与える。

図１２は、上記保護回路１０２２ａ、１０２２ｂ、１０６２ａ、１０６２ｂの構成例を示す図である。例えば、図１２に示すように、ダイオードを用いて回路を構成することによって、サージ電圧を吸収する。これにより、ディジタル回路１０１０に電源を供給する電源パッド部１０２４と電気信号をそれぞれ入力するパッド部１０２０ａ、１０２０ｂとの間、さらには電源パッド部１０２５とパッド部１０２０ａ、１０２０ｂとの間、同様にアナログ回路１０５０に電源を供給する電源パッド部１０６４と電気信号を入力するパッド部１０６０ａ、１０６０ｂとの間、さらには電源パッド部１０６５とパッド部１０６０ａ、１０６０ｂとの間のそれぞれにサージ電圧が混入しても、図１２に示す回路によって電荷がバイパスされ、ディジタル回路１０１０、アナログ回路１０５０の静電破壊を防ぐ。

上述したように、保護回路１０２２ａおよび保護回路１０２２ｂ、保護回路１０６２ａおよび保護回路１０６２ｂは、それぞれディジタル回路１０１０、アナログ回路１０５０に対してのみ機能する。さらに、上記各保護回路１０２２ａ、１０２２ｂ、１０６２ａ、１０６２ｂによって電荷がバイパスされることによって、ディジタル回路１０１０とアナログ回路１０５０との間に静電破壊が生じる場合を考慮して、ディジタル回路１０１０とアナログ回路１０５０との間に保護回路１０９０が接続されている。つまり、ディジタル回路１０１０用の電源１０３４とアナログ回路１０５０用の電源１０７４、グラウンド電源１０３５とグラウンド電源１０７５は、それぞれ保護回路１０９０を介して接続される。

図１３は、保護回路１０９０の構成例を示す図である。例えば、図１３に示すように、ダイオードを用いて回路を構成することによって、ディジタル回路１０１０とアナログ回路１０５０との間に生じる静電破壊を防止する。なお、保護回路１０９０は、ディジタル回路１０１０とアナログ回路１０５０とを直結することを回避して、ディジタル回路１０１０からアナログ回路１０５０へのノイズを吸収する機能も果たしている。

なお、保護回路については、上記図１２および図１３に示した構成以外にも多数考案されている（例えば特許文献１、２参照）。

図１４は、上記図１１に示した半導体集積回路１０００内のパッド部とパッケージ基板の端子との接続関係の一例を示す図である。

例えば、半導体集積回路１０００内のパッド部１０２５は、リード線１３２７によって、図１４に示すパッケージ基板１３００上の端子１３２６と電気的に接続される。なお、他のパッド部の接続についても同様になされる。

図１５は、パッケージ基板１３００の端子と外部ピンとの接続関係の一例を示す図である。図１５に示すように、端子１３２６は、パッケージ基板１３００の内部において、配線１４２７によって、外部ピン１４２６と電気的に接続される。なお、他の端子の接続についても同様になされる。

このようにして、パッケージ基板１３００と半導体集積回路１０００とを接続した後、樹脂１４１０等によってパッケージ化され、ＬＳＩチップ１４００が形成される。

図１６は、ＬＳＩチップ１４００の製造工程を示すフローチャートである。

図１６に示すように、ステップＳＴ２０００において半導体集積回路１０００を設計した後、ステップＳＴ２０１０に進んで半導体集積回路１０００を製造する。次に、ステップＳＴ２０２０に進んで半導体集積回路１０００とパッケージ基板１３００とを一体化し、ＬＳＩチップ１４００とする。

その後、ＬＳＩチップ１４００に対してＬＳＩ検査を実施するステップＳＴ２１００に進む。つまり、ＬＳＩ検査を実施するステップＳＴ２１００では、少なくとも、ディジタル回路１０１０とアナログ回路１０５０とが仕様通りに動作するか否かを検査するステップＳＴ２１１０と静電破壊を検査するステップＳＴ２１２０とを含む。そして、ステップＳＴ２１００におけるＬＳＩ検査の結果、ディジタル回路１０１０とアナログ回路１０５０とが仕様通りに動作し、静電破壊が生じないことが判明すればＬＳＩチップ１４００が完成となる。一方、ディジタル回路１０１０またはアナログ回路１０５０が仕様通りに動作しないか、ディジタル回路１０１０またはアナログ回路１０５０に静電破壊が生じないことが判明すれば、ステップＳＴ２０００に戻って以降のステップを繰り返す。
特開平１０−５６１３８号公報 特開平１１−２７４４０４号公報

しかしながら、上記の通り、保護回路１０９０は、ディジタル回路１０１０で発生するノイズの影響を低減し、かつＥＳＤに対する耐性を向上する目的で挿入されたものであるが、保護回路１０９０におけるサージ電荷の通過時間が長い場合、適切にサージ電圧が放電されない場合が生じる。このとき、ディジタル回路１０１０とアナログ回路１０５０とを結ぶ制御信号線１０８０に流れる制御信号を介して高電圧がかかり、ディジタル回路１０１０またはアナログ回路１０５０の制御信号線１０８０を接続する部分が破壊する場合が生じる。

このような場合、保護回路１０９０におけるサージ電荷の通過時間を短くするためには、保護回路１０９０を設計変更することで対処できる。すなわち、上記図１６に示したステップＳＴ２０００を再度実施することで対処できるが、図１６に示したステップＳＴ２０１０に示す通り半導体集積回路１０００を製造し直す必要がある。半導体集積回路１０００は多数の製造工程を経て製造されるので、半導体集積回路１０００を再度製造するためには少なくとも１ヶ月を超える長い期間が必要になる。加えて、製造に必要なマスクのコストは非常に高価である。また、最終的には、ＬＳＩチップ１４００に印加されるサージ電圧に対する耐性やノイズの影響を総合的に判断する必要があり、保護回路１０９０の設計変更時点においてすべての条件を考慮して、その設計変更を行うことは困難である。このため、設計変更時点において、ＥＳＤ耐性が向上し、かつノイズの影響も少ないといったことを確実に判断できないという問題点がある。

また、このような静電破壊は、ＬＳＩチップを運搬する過程、またはＬＳＩチップを基板に実装する過程において頻発する。

そこで、本発明の目的は、第１に、短期間に安価で、かつＥＳＤ耐性の向上が可能な半導体集積回路装置を提供することである。また、第２に、短期間に安価で、かつＥＳＤ耐性の向上が可能な半導体集積回路装置の製造方法を提供することである。

上記課題を解決するために、本発明に係る半導体集積回路装置は、ディジタル回路とアナログ回路とを同一半導体チップ内に集積する半導体集積回路において、前記ディジタル回路に接続され、入力されたディジタル信号の影響によって前記ディジタル回路に生じる静電破壊を保護する第１の静電破壊保護回路と、前記アナログ回路に接続され、入力されたアナログ信号の影響によって前記アナログ回路に生じる静電破壊を保護する第２の静電破壊保護回路とを備え、前記第１の静電破壊保護回路に接続される第１の接地線と、前記第２の静電破壊保護回路に接続される第２の接地線とは、前記半導体集積回路の外部で接続されているものである。

本発明に係る半導体集積回路装置によると、第１の静電破壊保護回路に接続される第１の接地線と第２の静電破壊保護回路に接続される第２の接地線とを半導体集積回路の外部で接続されているため、短期間に安価で、かつＥＳＤ耐性の向上が可能な半導体集積回路装置を提供することができる。

また、本発明に係る半導体集積回路装置において、前記第１の接地線と前記第２の接地線とは、前記半導体集積回路のパッケージ基板の内部で接続されているものとする。

このようにすると、短期間に安価で、かつＥＳＤ耐性の向上が可能な半導体集積回路装置を提供することができる。

また、本発明に係る半導体集積回路装置において、前記第１の接地線と前記第２の接地線とは、前記半導体集積回路のパッケージ基板の外部で接続されているものとする。

このようにすると、第１の接地線と前記第２の接地線とを接続するか否かを容易に選択でき、静電破壊に対する耐性の向上とノイズの低減とのトレードオフを図ることができる。

また、本発明に係る半導体集積回路装置において、前記第１の接地線と前記第２の接地線とは、前記半導体集積回路のパッケージ基板の外部で、容量を介して、接続されているものとする。

このようにすると、容量を任意に設定できるため、静電破壊に対す耐性の向上とノイズの低減とのトレードオフをさらに細かく図ることができる。

また、本発明に係る半導体集積回路装置において、前記第１の接地線と前記第２の接地線とは、前記半導体集積回路と前記半導体集積回路のパッケージ基板とを電気的に接続するための部分を介して、接続されているものとする。

このようにすると、パッケージ基板そのものに変更を加えることなく、静電破壊に対する耐性の向上を図ることができる。

また、上記課題を解決するために、本発明に係る第１の半導体集積回路装置の製造方法は、ディジタル回路とアナログ回路とを同一半導体チップ内に集積する半導体集積回路において、入力されたディジタル信号の影響によって生じる静電破壊を保護する第１の静電破壊保護回路に接続された前記ディジタル回路と、入力されたアナログ信号の影響によって前記アナログ回路に生じる静電破壊を保護する第２の静電破壊保護回路に接続された前記アナログ回路とが仕様通りに動作するか否かを判断する回路検査ステップと、前記回路検査ステップにおいて、前記ディジタル回路と前記アナログ回路とがともに仕様通りに動作すると判断した場合に、静電破壊が生じるか否かを前記ディジタル回路と前記アナログ回路とに対して判断する静電破壊検査ステップと、前記静電破壊検査ステップにおいて、前記ディジタル回路と前記アナログ回路との少なくとも一方に静電破壊が生じると判断した場合に、前記第１の静電破壊保護回路に接続される第１の接地線と、前記第２の静電破壊保護回路に接続される第２の接地線とを、前記半導体集積回路の外部で接続する外部接続ステップとを備えるものである。

本発明に係る第１の半導体集積回路装置の製造方法によると、第１および第２のＬＳＩ検査ステップの結果に応じて、第１の接地線と第２の接地線とを半導体集積回路の外部で接続するため、短期間に安価で、かつＥＳＤ耐性の向上が可能な半導体集積回路装置の製造方法を提供することができる。

また、本発明に係る第１の半導体集積回路装置の製造方法において、前記外部接続ステップは、前記第１の接地線と前記第２の接地線とを、前記半導体集積回路のパッケージ基板の内部で接続するステップであるものとする。

このようにすると、短期間に安価で、かつＥＳＤ耐性の向上が可能な半導体集積回路装置の製造方法を提供することができる。

また、本発明に係る第１の半導体集積回路装置の製造方法において、前記外部接続ステップは、前記第１の接地線と前記第２の接地線とを、前記半導体集積回路のパッケージ基板の外部で接続するステップであるものとする。

このようにすると、第１の接地線と前記第２の接地線とを接続するか否かを容易に選択でき、静電破壊に対する耐性の向上とノイズの低減とのトレードオフを図ることができる。

また、本発明に係る第１の半導体集積回路装置の製造方法において、前記外部接続ステップは、前記第１の接地線と前記第２の接地線とを、前記半導体集積回路のパッケージ基板の外部で、容量を介して、接続するステップであるものとする。

このようにすると、容量を任意に設定すれば、静電破壊に対する耐性の向上とノイズの低減とのトレードオフをさらに細かく図ることができる。

また、本発明に係る第１の半導体集積回路装置の製造方法において、前記外部接続ステップは、前記第１の接地線と前記第２の接地線とは、前記半導体集積回路と前記半導体集積回路のパッケージ基板とを電気的に接続するための部分を介して、接続するステップであるものとする。

このようにすると、パッケージ基板そのものに変更を加えることなく、静電破壊に対する耐性の向上を図ることができる。

また、上記課題を解決するために、本発明に係る第２の半導体集積回路装置の製造方法は、第１のディジタル回路と第１のアナログ回路とを同一半導体チップ内に集積する第１の半導体集積回路のパッケージ基板内部において、入力されたディジタル信号の影響によって前記第１のディジタル回路に生じる静電破壊を保護する第１の静電破壊保護回路に接続された第１の接地線と、入力されたアナログ信号の影響によって前記第１のアナログ回路に生じる静電破壊を保護する第２の静電破壊保護回路に接続された第２の接地線とが接続されない第１のパッケージ基板を作成する第１のパッケージ作成ステップと、第２のディジタル回路と第２のアナログ回路とを同一半導体チップ内に集積する第２の半導体集積回路のパッケージ基板内部において、入力されたディジタル信号の影響によって前記第２のディジタル回路に生じる静電破壊を保護する第３の静電破壊保護回路に接続された第３の接地線と、入力されたアナログ信号の影響によって前記第２のアナログ回路に生じる静電破壊を保護する第４の静電破壊保護回路に接続された第４の接地線とが接続された第２のパッケージ基板を作成する第２のパッケージ作成ステップと、前記第１のディジタル回路と前記第１のアナログ回路とが仕様通りに動作するか否かを判断する第１の回路検査ステップと、前記第１の回路検査ステップにおいて前記第１のディジタル回路と前記第１のアナログ回路とがともに仕様通りに動作すると判断した場合に、静電破壊が生じるか否かを前記第１のディジタル回路と前記第１のアナログ回路に対して判断する第１の静電破壊検査ステップとを含む、前記第１のパッケージ作成ステップの後に行う第１のＬＳＩ検査ステップと、前記第２のディジタル回路と前記第２のアナログ回路とが仕様通りに動作するか否かを判断する第２の回路検査ステップと、前記第２の回路検査ステップにおいて前記第２のディジタル回路と前記第２のアナログ回路とがともに仕様通りに動作すると判断した場合に、静電破壊が生じるか否かを前記第２のディジタル回路と前記第２のアナログ回路に対して判断する第２の静電破壊検査ステップとを含む、前記第２のパッケージ作成ステップの後に行う第２のＬＳＩ検査ステップと、前記第１のＬＳＩ検査ステップにおける前記第１の静電破壊検査ステップにおいて、前記第１のディジタル回路と前記第１のアナログ回路とがともに静電破壊が生じないと判断した場合に、前記第１のパッケージ基板を選択する第１のパッケージ選択ステップと、前記第１のＬＳＩ検査ステップの前記第１の静電破壊検査ステップにおいて前記第１のディジタル回路と前記第１のアナログ回路との少なくとも一方に静電破壊が生じると判断した場合であって、前記第２のＬＳＩ検査ステップの前記第２の静電破壊検査ステップにおいて前記第２のディジタル回路と前記第２のアナログ回路とがともに静電破壊を生じないと判断した場合に、前記第２のパッケージ基板を選択する第２のパッケージ選択ステップとを備えるものである。

本発明に係る第２の半導体集積回路装置の製造方法によると、ＬＳＩ検査に要する時間を短縮し、ＥＳＤ耐性の向上が可能な半導体集積回路装置の製造方法を提供することができる。

上記のように、ディジタル回路とアナログ回路とを同一半導体チップ内に集積する半導体集積回路において、ディジタル回路とアナログ回路の保護回路にそれぞれ接続される接地線とを、半導体集積回路の外部で接続する。これにより、短期間に安価で、かつ確実にＥＳＤ耐性を向上することができる。

以下、本発明の一実施形態について、図面を参照しながら説明する。

図１は、本発明の一実施形態に係る半導体集積回路１０００を説明するため図面である。

図１に示す半導体集積回路１０００は、ディジタル回路１０１０とアナログ回路１０５０とを有しており、ディジタル回路１０１０とアナログ回路１０５０とは制御信号線１０８０を介して接続されている。

ディジタル回路１０１０は、保護回路１０２２ａ、１０２２ｂ（それぞれ第１の静電破壊保護回路に対応する）を経由して、パッド部１０２０ａ、１０２０ｂからの電気信号を受ける。また、電源パッド部１０２４は、保護回路１０２２ａ、１０２２ｂにディジタル系の電源１０３４を供給する。電源パッド部１０２５は、保護回路１０２２ａ、１０２２ｂにディジタル系のグラウンド電源１０３５を与える。

また、アナログ回路１０５０は、同様に、保護回路１０６２ａ、１０６２ｂ（それぞれ第２の静電破壊保護回路に対応する）を経由して、パッド部１０６０ａ、１０６０ｂからの電気信号を受ける。また、電源パッド部１０６４は、保護回路１０６２ａ、１０６２ｂにアナログ系の電源１０７４を供給する。電源パッド部１０６５は、保護回路１０６２ａ、１０６２ｂにアナログ系のグラウンド電源１０７５を与える。

図１に示した半導体集積回路１０００が、上記従来の図１１に示した半導体集積回路１０００と異なるのは、ディジタル系のグラウンド電源１０３５が供給される配線（第１の接地線に対応する）とアナログ系のグラウンド電源１０７５が供給される配線（第２の接地線に対応する）とを、電源パッド部１０２５と電源パッド部１０６５とを介して、半導体集積回路１０００の外部で導体１００を用いて、電気的に接続している点である。これにより、保護回路１０９０におけるサージ電荷の通過時間を短縮し、静電気を適切に放電することができる。

なお、この場合、ディジタル系のグラウンド電源１０２５が供給される配線とアナログ系のグラウンド電源１０７５が供給される配線とを接続するため、ディジタル回路１０１０で発生するノイズがアナログ回路に侵入することが懸念される。しかしながら、一般的に、半導体集積回路１０００の外部の配線容量は、半導体集積回路１０００内部の配線容量に比べて１０００倍程度の大きさになるため、ディジタル回路１０１０で発生するノイズがアナログ回路１０５０に影響を及ぼすことはほとんどない。

以下では、ディジタル系のグラウンド電源１０３５が供給される配線とアナログ系のグラウンド電源１０７５が供給される配線とを、半導体集積回路１０００の外部で接続する形態例について説明する。

＜接続の形態例（１）＞
図２は、パッケージ基板２１０内部で接続する形態を説明するためのＬＳＩチップ２００を示す図である。

図２に示すＬＳＩチップ２００は、上記半導体集積回路１０００と、パッケージ基板２１０と、封入材２１２とを備えている。また、端子２２６および端子２６６はパッケージ基板２１０上に構成される端子である。端子２２６は半導体集積回路１０００内の電源パッド部１０２５、すなわちディジタル系のグラウンド電源１０３５が供給される配線と接続される。端子２６６は半導体集積回路１０００内の電源パッド部１０６５、すなわちアナログ系のグラウンド電源１０７５が供給される配線と接続される。そして、端子２２６、端子２６６は、それぞれ配線２２７、配線２６７を介して、それぞれＬＳＩチップ２００の外部ピン２２８、外部ピン２６８と接続される。

そして、ディジタル系のグラウンド電源１０３５を与える電源パッド部１０２５とアナログ系のグラウンド電源１０７５を与える電源パッド部１０６５との接続は、配線２２７と配線２６７とをパッケージ基板２１０の内部において、配線２８０によって接続する。

また、パッケージ基板２１０が複数の層から構成されている場合について説明する。

図３はパッケージ基板２１０の複数の基板層のうち、ある層を模式的に示す図である。すなわち、図３は、図２に示す断面Ｌ１とＬ２とに応じて切り出した図であり、図３に示すように配線２２７と配線２６７とが形成される層３１０において、配線２８０によって接続する。なお、図３では、理解を容易にするため配線層などを直線的に示して単純化しているが、具体的な接続においては種々の要素を考慮して、配線パターンとして都合の良い位置で接続が行われることは言うまでもない。

＜接続の形態例（２）＞
図４は、パッケージ基板２１０の外部で接続する形態を説明するためのＬＳＩチップ４００を示す図である。

図４に示すＬＳＩチップ４００は、上記半導体集積回路１０００と、パッケージ基板４１０と、封入剤２１２とを備えている。半導体集積回路１０００のディジタル系のグラウンド電源１０３５が供給される配線に接続される配線４２７とアナログ系のグラウンド電源１０７５が供給される配線に接続される配線４６７とをパッケージ基板４１０の外部に出力し、ＬＳＩチップ４００の裏面において、配線４８０によって接続する。

図５は、ＬＳＩチップ４００の裏面を示す図である。すなわち、配線４２７の接続部と配線４６７の接続部とを配線４８０によって電気的に接続する。

これにより、外部において、配線４８０を用いた上記接続を行うか否かを選択することができるので、ＬＳＩチップ４００の完成後にＥＳＤ耐圧の強化とノイズの低減とのトレードオフを図ることができる。

＜接続の形態例（３）＞
図６は、パッケージ基板４１０の外部で容量を用いて接続する形態を説明するためのＬＳＩチップ４００を示す図である。

図６に示すＬＳＩチップ４００は、図４に示したＬＳＩチップ４００の場合と同様に、グラウンド電源１０３５が供給される配線に接続される配線４２７とグラウンド電源１０７５が供給される配線に接続される配線４６７とをパッケージ基板４１０の外部に出力し、ＬＳＩチップ４００の裏面において接続するものであるが、図４と異なるのは、配線４２７と配線４６７とを、配線４８０ではなくコンデンサー６８０を用いて接続する点である。

図７は、パッケージ基板４００の裏面を示す図である。すなわち、配線４２７の接続部と配線４６７の接続部とをコンデンサー６８０を用いて接続する。

これにより、外部において、コンデンサー６８０を用いた上記接続において、コンデンサーの容量を任意に選択することができるので、ＬＳＩチップ４００の完成後にＥＳＤ耐圧の強化とノイズの低減とのトレードオフをさらに細かく調整することができる。

＜接続の形態例（４）＞
図８は、外部において、リード線を用いて接続する形態を説明するためのＬＳＩチップ４００を示す図である。

半導体集積回路１０００のディジタル系のグラウンド電源１０３５が供給される配線に接続される電源パッド部１０２５とアナログ系のグラウンド電源１０７５が供給される配線に接続される電源パッド部１０６５との接続は、リード線８８０を用いてパッケージ基板１３００上の端子１３２６と電源パッド部１０６５とを接続する。なお、ここでは、端子１３２６と電源パッド部１０６５との間をリード線を用いて接続する場合を説明したが、端子１３６６と電源パッド部１０２５との間をリード線を用いて接続する場合であっても、同様に実施可能であることは言うまでもない。なお、これらのリード線を用いた接続は、その接続距離が近い方が望ましい。

これにより、上記図２と図３で示したようにパッケージ基板の変更を加えることなく、ＥＳＤ耐圧を高めることができる。

以下に、本実施形態の変形例として、上記半導体集積回路装置の製造方法について説明する。

＜半導体集積回路装置の製造方法（１）＞
図９は、本発明の本実施形態の変形例に係る半導体集積回路装置の製造方法を説明するためのフローチャートである。

まず、ステップＳＴ２０００において半導体集積回路１０００を設計した後、ステップＳＴ２０１０に進んで半導体集積回路１０００を製造する。次に、ステップＳＴ２０２０において、半導体集積回路１０００とパッケージ基板１３００とを一体化すると、例えば図１４に示すＬＳＩチップ１４００となる。そして、ＬＳＩ検査を行うステップＳＴ２１００に進む。

ＬＳＩ検査を行うステップＳＴ２１００は、少なくとも、ディジタル回路１０１０およびアナログ回路１０５０の動作を検査するステップＳＴ２１００（回路検査ステップに対応する）と静電破壊を検査するステップＳＴ２１２０（静電破壊検査ステップに対応する）とを含む。

ディジタル回路１０１０およびアナログ回路１０５０の動作を検査するステップＳＴ２１００において、仕様通りにその動作が行われるか否かを判断する。仕様通りに動作が行われる場合（ステップＳＴ２１１０でＹＥＳ）は、ステップＳＴ２１２０に進み、仕様通りに動作が行われない場合（ステップＳＴ２１１０でＮＯ）は、ステップＳＴ２０００に戻って再度半導体集積回路の設計からやり直す。

次に、静電破壊を検査するステップＳＴ２１２０は例えば以下の態様で行われる。

まず、例えば、図１５に示した外部ピン１４２６および外部ピン１４６８を接地レベル（電位０）に固定し、それ以外の外部ピンに順次高電圧を印加する。印加し終わったＬＳＩチップ１４００について動作検査を実施し、正常動作を行えば静電破壊が生じていないと判断する（ステップＳＴ２１２０でＹＥＳ）。一方、正常動作を行わないならば、すなわち静電破壊が生じた場合（ステップＳＴ２１２０でＮＯ）、には、ステップＳＴ２２００に進む。

ステップＳＴ２２００において、ディジタル系のグラウンド電源１０３５を与える電源パッド部１０２５とアナログ系のグラウンド電源１０７５を与える電源パッド部１０６５とを半導体集積回路１０００の外部で電気的に接続する（外部接続ステップに対応する）。なお、その接続態様については、上記で説明した通りである。

その後、ステップＳＴ２０２０に戻って、上記ステップＳＴ２２００の処理を終えた半導体集積回路１０００とパッケージ基板とを一体化し、ステップＳＴ２１００のＬＳＩ検査を実施し、ディジタル回路１０１０およびアナログ回路１０５０が仕様通りに動作し、静電破壊が生じないと判断できると完成となる。

以上の説明から明らかなように、ステップＳＴ２１２０で静電破壊が生じた場合でも、半導体集積回路１０００の設計および製造の工程（ステップＳＴ２０００およびステップＳＴ２０１０）を省略することができるので、少ない期間でＬＳＩチップ１４００を完成することができる。

＜半導体集積回路装置の製造方法（２）＞
次に、半導体集積回路装置の別の製造方法について説明する。

図１０は、半導体集積回路装置の別の製造方法を説明するためのフローチャートである。

図１０に示す製造方法においては、まず上記図９と同様に、ステップＳＴ２０００とステップＳＴ２０１０における動作を行う。そして、本製造方法では、ステップＳＴ２４００に進む。

ステップＳＴ２４００は、第１のパッケージ作成ステップ（ステップＳＴ２０２０）と第２のパッケージ作成ステップ（ステップＳＴ２２０５およびステップＳＴ２０２５）とを含む。

第１のパッケージ作成ステップ（ステップＳＴ２０２０）は、グラウンド電源１０３５が供給される配線（ここでは、第１の接地線に対応する）とグラウンド電源１０７５Ａが供給される配線（ここでは、第２の接地線に対応する）とを接続しない半導体集積回路１０００とパッケージ基板とを一体化するステップである。

また、第２のパッケージ作成ステップ（ステップＳＴ２２０５およびステップＳＴ２０２５）は、まず、ディジタル系のグラウンド電源１０３５が供給される配線（ここでは、第３の接地線に対応する）とアナログ系のグラウンド電源１０７５が供給される配線（ここでは、第４の接地線に対応する）とを、グラウンド電源１０３５、１０７５をそれぞれ与える電源パッド部１０２５、電源パッド部１０６５を介して、半導体集積回路１０００の外部で電気的に接続する（ステップＳＴ２２０５）。そして、このように外部で電気的に接続された半導体集積回路１０００とパッケージ基板とを一体化（ステップＳＴ２０２５）するステップである。なお、その接続態様については、上記で説明した通りである。

具体的には、ステップＳＴ２４００のステップＳＴ２０２０においてグラウンド電源１０３５が供給される配線とグラウンド電源１０７５が供給される配線とを外部で電気的に接続しない半導体集積回路１０００とパッケージ基板とを一体化するとともに、ステップＳＴ２４００のステップＳＴ２０２５においてグラウンド電源１０３５が供給される配線とグラウンド電源１０７５が供給される配線とを外部で電気的に接続した半導体集積回路１０００とパッケージ基板とを一体化する。その後、ステップＳＴ２５００に進む。

ステップＳＴ２５００は、第１のＬＳＩ検査ステップ（ステップＳＴ２１００）と第２のＬＳＩ検査ステップ（ステップＳＴ２１０５）とを行って、その次に進むステップを決定する。なお、ステップＳＴ２１００およびステップＳＴ２１０５は、上記と同様のＬＳＩ検査を行う。

具体的には、まず、ステップＳ５００におけるステップＳＴ２１００での第１のＬＳＩ検査の結果、正常であると判断された場合（つまり、ディジタル回路１０１０（ここでは、第１のディジタル回路に対応する）およびアナログ回路１０５０（ここでは、第１のアナログ回路に対応する）の検査（ここでは、第１の回路検査ステップに対応する）と、静電破壊の検査（ここでは、第１の静電破壊検査ステップに対応する）とがともに正常の場合）は、ステップＳＴ２１０５での第２のＬＳＩ検査の結果によらずにステップＳＴ２３０１に進む。そして、ステップＳＴ２３０１において、ディジタル系のグラウンド電源１０３５を与える電源パッド部１０２５とアナログ系のグラウンド電源１０７５を与える電源パッド部１０６５とを半導体集積回路１０００の外部で電気的に接続しないパッケージ基板を選択する（第１のパッケージ選択ステップに対応する）。

また、上記ステップＳＴ２１００における第１のＬＳＩ検査の結果、正常でないと判断された場合（つまり、ディジタル回路１０１０およびアナログ回路１０５０の検査では正常で、静電破壊の検査では正常でない場合）であって、ステップＳＴ２１０５における第２のＬＳＩ検査の結果、正常であると判断された場合（つまり、ディジタル回路１０１０（ここでは、第２のディジタル回路に対応する）およびアナログ回路１０５０（ここでは、第２のアナログ回路に対応する）の検査（ここでは、第２の回路検査ステップに対応する）と静電破壊の検査（ここでは、第２の静電破壊検査ステップに対応する）とがともに正常の場合）は、ステップＳＴ２３０２に進む。そして、ステップＳＴ２３０２において、ディジタル系のグラウンド電源１０３５を与える電源パッド部１０２５とアナログ系のグラウンド電源１０７５を与える電源パッド部１０６５とを半導体集積回路１０００の外部で電気的に接続したパッケージ基板を選択する（第２のパッケージ選択ステップに対応する）。

また、ステップＳＴ２５００におけるステップＳＴ２１００およびステップＳＴ２１０５における第１および第２のＬＳＩ検査の結果、上記以外の場合（つまり、第１の回路検査ステップまたは第２の回路検査ステップで正常でない場合と、第１の回路検査ステップで正常で第１の静電破壊検査ステップで正常でない場合であって第２の回路検査ステップで正常で第２の静電破壊検査ステップで正常でない場合）は、再度ステップＳＴ２０００に戻って、半導体集積回路１０００の設計からやり直す。

以上のように図１０に示した半導体集積回路装置の製造方法では、上記図９に示した製造方法に比べて、図９に示したステップＳＴ２２００の後に行う再度のＬＳＩ検査（ステップＳＴ２１００）に要する期間を削減することができる。

なお、以上の各実施形態では、図２〜図８を用いてパッケージ基板の内部、外部において、さらにリード線を用いてディジタル系のグラウンド電源１０３５が供給される配線とアナログ系のグラウンド電源１０７５が供給される配線とを接続する場合について説明したが、接続部、端子、パッド部の形状については図示したものに限定されるものではないこいとは言うまでもない。また、パッド部等の物理的な位置も本実施例に限定されるものではない。

また、ＬＳＩチップの外部端子がパッケージ基板の裏面にある場合について説明したが、側面にある場合でも同様に実施可能である。そして、図３および図５では、その裏面において、配線やコンデンサーを用いて接続する場合について説明したが、同様に側面において接続する場合でも同様に実施可能である。さらに、図３や図５の場合に、その表面においても同様に実施することも不可能ではない。

本発明の本実施形態における半導体集積回路を説明するための図である。 パッケージ基板２１０内部で接続する形態を説明するためのＬＳＩチップ２００を示す図である。 パッケージ基板２１０の複数の層のうちのある層を模式的に示す図である。 パッケージ基板２１０の外部で接続する形態を説明するためのＬＳＩチップ４００を示す図である。 ＬＳＩチップ４００の裏面を示す図である。 パッケージ基板４１０の外部で容量を用いて接続する形態を説明するためのＬＳＩチップ４００を示す図である。 パッケージ基板４００の裏面を示す図である。 外部において、リード線を用いて接続する形態を説明するためのＬＳＩチップ４００を示す図である。 本実施形態の変形例に係る半導体集積回路装置の製造方法を説明するためのフローチャートである。 半導体集積回路装置の別の製造方法を説明するためのフローチャートである。 従来の半導体集積回路１０００の構成例を示す図である。 保護回路の一例を示す図である。 保護回路の一例を示す図である。 半導体集積回路１０００内のパッド部とパッケージ基板の端子との接続関係を説明する図である。 パッケージ基板の端子と外部ピンとの接続関係を説明する図である。 従来のＬＳＩチップ１４００の製造方法を説明するためのフローチャートである。

符号の説明

１０００ 半導体集積回路
１０１０ ディジタル回路
１０５０ アナログ回路
１０８０ 制御信号線
１０２２ａ、１０２２ｂ、１０６２ａ、１０６２ｂ、１０９０ 保護回路
１０２０ａ、１０２０ｂ、１０６０ａ、１０６０ｂ パッド部
１０２４、１０２５、１０６４、１０６５ 電源パッド部
１００、２２７、２６７、２８０、４２７、４６７、４８０、８８０ 配線
１０３４ ディジタル系電源
１０７４ アナログ系電源
１０３５ ディジタル系のグラウンド電源
１０７５ アナログ系のグラウンド電源
２２６、２６６ 端子
２１２ 封入材
２１０、４１０ パッケージ基板
２２８、２６８ 外部端子
２００、４００ ＬＳＩチップ
３１０ 基板層
６８０ コンデンサー
ＳＴ２１１０ ディジタル回路とアナログ回路の検査（回路検査ステップ）
ＳＴ２１２０ 静電破壊の検査（静電破壊検査ステップ）
ＳＴ２２００ グラウンド配線を外部で接続（外部接続ステップ）
ＳＴ２４００ 第１のパッケージ作成ステップと第２のパッケージ作成ステップとを行う
ＳＴ２０２０ 第１のパッケージ作成ステップ
ＳＴ２２０５ グラウンド配線を外部で接続（第２のパッケージ作成ステップに含まれる）
ＳＴ２０２５ 半導体集積回路とパッケージ基板とを一体化（第２のパッケージ作成ステップに含まれる）
ＳＴ２５００ 第１のＬＳＩ検査ステップと第２のＬＳＩ検査ステップとを行って判断する
ＳＴ２１００ 第１のＬＳＩ検査ステップ
ＳＴ２１０５ 第２のＬＳＩ検査ステップ
ＳＴ２３０１ 外部で接続しないパッケージを選択（第１のパッケージ選択ステップ）
ＳＴ２３０２ 外部で接続したパッケージを選択（第２のパッケージ選択ステップ）

Claims (5)

1. ディジタル回路とアナログ回路とを同一半導体チップ内に集積する半導体集積回路において、
   前記ディジタル回路に接続され、入力されたディジタル信号の影響によって前記ディジタル回路に生じる静電破壊を保護する第１の静電破壊保護回路と、
   前記アナログ回路に接続され、入力されたアナログ信号の影響によって前記アナログ回路に生じる静電破壊を保護する第２の静電破壊保護回路とを備え、
   前記第１の静電破壊保護回路に接続される第１の接地線と、前記第２の静電破壊保護回路に接続される第２の接地線とは、前記半導体集積回路の外部で接続されている
   ことを特徴とする半導体集積回路装置。
2. 請求項１に記載の半導体集積回路装置において、
   前記第１の接地線と前記第２の接地線とは、前記半導体集積回路のパッケージ基板の内部で接続されている
   ことを特徴とする半導体集積回路装置。
3. 請求項１に記載の半導体集積回路装置において、
   前記第１の接地線と前記第２の接地線とは、前記半導体集積回路のパッケージ基板の外部で接続されている
   ことを特徴とする半導体集積回路装置。
4. 請求項１に記載の半導体集積回路装置において、
   前記第１の接地線と前記第２の接地線とは、前記半導体集積回路のパッケージ基板の外部で、容量を介して、接続されている
   ことを特徴とする半導体集積回路装置。
5. 請求項１に記載の半導体集積回路装置において、
   前記第１の接地線と前記第２の接地線とは、前記半導体集積回路と前記半導体集積回路のパッケージ基板とを電気的に接続するための部分を介して、接続されている
   ことを特徴とする半導体集積回路装置。

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