KR20110109553A - 전압 인가 장치의 전압 인가 방법 - Google Patents
전압 인가 장치의 전압 인가 방법 Download PDFInfo
- Publication number
- KR20110109553A KR20110109553A KR1020100029338A KR20100029338A KR20110109553A KR 20110109553 A KR20110109553 A KR 20110109553A KR 1020100029338 A KR1020100029338 A KR 1020100029338A KR 20100029338 A KR20100029338 A KR 20100029338A KR 20110109553 A KR20110109553 A KR 20110109553A
- Authority
- KR
- South Korea
- Prior art keywords
- line
- voltage
- test mode
- power supply
- shielding line
- Prior art date
Links
Images
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C5/00—Details of stores covered by group G11C11/00
- G11C5/06—Arrangements for interconnecting storage elements electrically, e.g. by wiring
- G11C5/063—Voltage and signal distribution in integrated semi-conductor memory access lines, e.g. word-line, bit-line, cross-over resistance, propagation delay
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C5/00—Details of stores covered by group G11C11/00
- G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C2207/00—Indexing scheme relating to arrangements for writing information into, or reading information out from, a digital store
- G11C2207/22—Control and timing of internal memory operations
- G11C2207/2227—Standby or low power modes
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
본 발명의 전압 인가 장치의 전압 인가 방법은 테스트 모드 라인, 다기능 쉴딩 라인 및 전원 전압 라인 또는 접지 전압 라인과 연결된 옵션부를 포함하는 전압 인가 장치의 전압 인가 방법으로서, 옵션부는 테스트 모드 라인 및 다기능 쉴딩 라인을 물리적으로 연결하는 제 1 단계 및 마스크 재설계를 통해 전원 전압 라인 또는 접지 전압 라인과 다기능 쉴딩 라인을 물리적으로 연결하는 제 2 단계를 포함한다.
Description
본 발명은 전압 인가 방법에 관한 것으로, 보다 상세하게는 옵션을 구비하는 전압 인가 장치의 전압 인가 방법에 관한 것이다.
쉴딩 라인(Shielding Line)은 반도체 장치에서 신호 라인들 사이에 위치하여 각각 신호 라인들이 인접함에 따라 발생하는 커플링(Coupling)을 감소시키는 역할을 한다. 반도체 장치에서, 글로벌 입출력 라인(GIO)처럼 상대적으로 긴 길이의 라인 사이에는 쉴딩 라인을 배치함으로써 신호 정보에 대한 오동작을 방지하고 있다.
도 1은 종래기술에 따른 일반적인 전압 인가 장치의 회로도 이다. 일반적인 반도체 장치에서 다기능 쉴딩 라인은 개발 단계의 테스트를 위한 테스트 모드 라인으로서 사용된다. 다기능 쉴딩 라인은 반도체 장치의 개발 단계에서 테스트 모드 시 드라이버(DRV)에 입력되는 신호에 따라 테스트 신호를 전달하는 테스트 모드 라인으로서 사용되다가, 개발 단계를 지나 테스트 모드가 필요 없어지는 시점이 되면 드라이버(DRV)에 고정된 레벨의 신호가 입력됨을 통해 전원 전압 또는 접지 전압으로 전압 레벨을 고정시켜 위에서 설명한 쉴딩 라인으로서 사용되게 된다.
하지만 반도체 장치가 집적화되면서 각 라인들 간 거리가 점점 좁아지게 되고 이에 따라 신호들 간의 커플링도 커지게 된다. 종래 기술에 따른 쉴딩라인은 드라이버(DRV)에 의해 전압 레벨을 고정하게 되는데 반도체 장치의 집적화 추세에 따라 쉴딩 라인의 전압 레벨은 드라이버를 통해 인가된 전원 전압 또는 접지 전압의 전압 레벨을 유지하지 못하고 주변 신호 라인에 따라 일그러지게 되어 쉴딩 라인이 주변 신호 라인들에 대한 커플링을 방지하는 쉴딩 정도가 약해지게 된다.
또한 종래기술에 따른 반도체 장치에 전원 전압 또는 접지 전압과 다기능 쉴딩 라인을 연결해주는 드라이버가 존재하는데 이러한 드라이버는 전력을 소모하게 되고 또한 각 다기능 쉴딩 라인마다 존재함에 따라 반도체 장치의 저전력화에 약점으로 적용된다.
본 발명은 상술한 문제점을 해결하기 위해 인출된 것으로서, 다기능 쉴딩라인이 커플링 효과를 보다 뛰어나게 방지할 수 있는 전압 인가 방법을 제공하는데 그 기술적 과제가 있다.
상술한 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 따른 전압 인가 장치의 전압 인가 방법은 테스트 모드 라인, 다기능 쉴딩 라인 및 전원 전압 라인 또는 접지 전압 라인과 연결된 옵션부를 포함하는 전압 인가 장치의 전압 인가 방법으로서, 상기 옵션부는 상기 테스트 모드 라인 및 상기 다기능 쉴딩 라인을 물리적으로 연결하는 제 1 단계 및 마스크 재설계를 통해 상기 전원 전압 라인 또는 상기 접지 전압 라인과 상기 다기능 쉴딩 라인을 물리적으로 연결하는 제 2 단계를 포함한다.
본 발명에 따른 전압 인가 장치의 전압 인가 방법은 다기능 쉴딩라인이 보다 커플링 효과를 뛰어나게 방지하게 할 수 있는 효과를 창출한다.
또한 본 발명에 따른 전압 인가 장치의 전압 인가 방법은 종래 기술에 따른 전압 인가 방법을 위한 드라이버를 필요로 하지 않으므로 전력 소모를 감소시키는 효과를 창출한다.
또한 본 발명에 따른 전압 인가 장치의 전압 인가 방법은 전원 전압 라인 또는 접지 전압 라인의 파워 메쉬 역할을 수행함으로써 전원 전압 및 접지 전압을 더 안정화하는 효과를 창출한다.
도 1은 종래기술에 따른 일반적인 전압 인가 장치의 회로도,
도 2는 본 발명의 일 실시예에 따른 전압 인가 장치의 전압 인가 방법을 적용한 전압 인가 장치의 회로도,
도 3은 본 발명의 일 실시예에 따른 옵션부의 평면도,
도 4는 본 발명의 다른 실시예에 따른 옵션부의 평면도이다.
도 2는 본 발명의 일 실시예에 따른 전압 인가 장치의 전압 인가 방법을 적용한 전압 인가 장치의 회로도,
도 3은 본 발명의 일 실시예에 따른 옵션부의 평면도,
도 4는 본 발명의 다른 실시예에 따른 옵션부의 평면도이다.
도 2는 본 발명의 일 실시예에 따른 전압 인가 장치의 전압 인가 방법을 적용한 전압 인가 장치의 회로도이다.
본 발명에 따른 전압 인가 장치는 옵션부(100)를 포함한다.
상기 옵션부(100)는 테스트 모드 라인, 다기능 쉴딩 라인 및 전원 전압 라인 또는 접지 전압 라인과 연결된다. 전원 전압 라인 또는 접지 전압 라인은 상기 다기능 쉴딩 라인과 연결되어 상기 다기능 쉴딩 라인이 쉴딩 라인으로서 동작할 수 있도록 하며 설명의 용이함을 위해 상기 옵션부(100)는 상기 테스트 모드 라인, 상기 다기능 쉴딩 라인, 및 상기 전원 전압 라인에 연결된 것으로 설명하겠다.
본 발명에 따른 전압 인가 장치의 전압 인가 방법은 다음과 같은 두 단계를 포함한다. 상기 두 단계는 상기 옵션부(100)가 상기 테스트 모드 라인 및 상기 다기능 쉴딩 라인을 물리적으로 연결하는 제 1 단계 및 상기 옵션부(100)가 마스크 재설계를 통해 상기 전원 전압 라인 및 상기 다기능 쉴딩 라인을 물리적으로 연결하는 제 2 단계이다.
상기 제 1 단계는 반도체 장치의 테스트 모드가 필요한 단계에서 다음과 같이 적용될 수 있다. 위에서 설명된 것처럼 반도체 장치의 개발 단계에서는 상기 반도체 장치를 테스트하기 위한 테스트 모드가 동작되는데 상기 다기능 쉴딩 라인은 상기 테스트 모드 라인에 쇼트되어, 즉 물리적으로 연결되어 상기 테스트 모드를 위한 상기 테스트 모드 라인으로서 동작된다.
상기 제 2 단계는 반도체 장치 테스트 모드의 필요가 없어지는 단계 이후 다음과 같이 적용된다. 상기 반도체 장치가 개발 단계 이후로 넘어가서 생산 단계로 넘어가게 되면 상기 테스트 모드는 필요 없어지게 된다. 상기 다기능 쉴딩 라인은 상기 전원 전압 라인으로 쇼트되어, 즉 물리적으로 연결되어 주변 신호들의 커플링을 감소시키는 쉴딩 라인으로서 동작하게 된다. 상기 다기능 쉴딩 라인이 서로 다른 두 라인, 즉 상기 테스트 모드 라인 및 상기 전원 전압 라인에 쇼트되기 위해서는 마스크 재설계를 하여야 하는데 최소한의 마스크 수정을 통해 상기 서로 다른 두 라인에 쇼트될 수 있도록 상기 옵션부(100)를 설계하면 되겠다. 상기 옵션부(100)의 바람직한 설계 예는 아래에서 설명하겠다.
상기 옵션부(100)는 상기 반도체 장치가 테스트 모드가 필요한 때, 상기 제 1 단계로서 상기 다기능 쉴딩 라인을 상기 테스트 모드 라인에 물리적으로 연결하고 있다. 따라서 상기 다기능 쉴딩 라인은 상기 반도체 장치가 테스트 모드가 필요한 때에는 상기 테스트 모드 라인으로서 사용된다. 또한 상기 반도체 장치가 테스트 모드가 필요 없이 노멀 모드로만 동작하게 될 때, 제 2 단계로서 상기 옵션부는 마스크 재설계됨을 통해 상기 다기능 쉴딩 라인을 전원 전압 라인과 쇼트시킨다. 이에 따라 상기 다기능 쉴딩 라인은 쉴딩 라인으로서 동작하게 된다.
도 3은 본 발명의 일 실시예에 따른 상기 옵션부(100)의 평면도이다. 상기 테스트 모드 라인 및 상기 전원 전압 라인이 같은 메탈층, 즉 제 1 메탈층에 존재하고 상기 다기능 쉴딩라인이 상기 제 1 메탈층과 다른 메탈층인 제 2 메탈층에 존재하는 경우로 예를 들었다.
상기 제 1 메탈층의 테스트 모드 라인과 상기 전원 전압 라인 및 상기 제 2 메탈층의 다기능 쉴딩 라인이 겹쳐지는 사이의 절연층에 제 1 비아 및 상기 제 2 비아를 각각 형성함, 또는 형성하지 않음으로써 상기 다기능 쉴딩라인과 상기 테스트 모드 라인 또는 상기 전원 전압 라인을 물리적으로 연결 또는 차단할 수 있다. 상기 제 1 단계로서 상기 옵션부(100)의 상기 제 1 비아(via1)를 형성하여 상기 테스트 모드 라인 및 상기 다기능 쉴딩 라인을 물리적으로 연결한다. 상기 제 2 단계로서 마스크 재설계를 통해 상기 옵션부(100)의 상기 제 2 비아(via2)를 추가로 형성하여 상기 전원 전압 라인 및 상기 다기능 쉴딩 라인을 물리적으로 연결한다. 만일 상기 제 1 단계 이후 상기 테스트 모드 라인의 전압 레벨과 상기 전원 전압 레벨이 다르다면, 또는 서로 연결되어 있는 상기 테스트 모드 라인 및 상기 다기능 쉴딩라인이 차단되어야 한다면 상기 제 1 단계 및 상기 제 2 단계 사이에 마스크 재설계를 통해 형성되어있던 상기 제 1 비아(via1)를 삭제하는 단계를 수행함으로써 상기 테스트 모드 라인 및 상기 다기능 쉴딩 라인을 물리적으로 차단할 수 있다.
도 4는 본 발명의 다른 실시예에 따른 상기 옵션부(100)의 평면도이다. 상기 테스트 모드 라인, 상기 전원 전압 라인 및 상기 다기능 쉴딩 라인이 모두 같은 메탈층에 존재하는 경우로 예를 들었다.
상기 테스트 모드 라인, 상기 전원 전압 라인 및 상기 다기능 쉴딩 라인이 모두 같은 메탈층에 존재하므로 상기 제 1 단계로서 도 4에 도시된 110 부분이 상기 테스트 모드 라인 및 상기 다기능 쉴딩라인을 연결하도록 설계하여 상기 테스트 모드 라인 및 상기 다기능 쉴딩라인이 물리적으로 연결되도록 한다. 상기 제 2 단계로서 마스크 재설계를 통해 도 4에 도시된 120 부분이 상기 전원 전압 라인 및 상기 다기능 쉴딩라인이 추가로 연결하도록 설계하여 상기 전원 전압 라인 및 상기 다기능 쉴딩 라인이 물리적으로 연결되도록 한다. 만일 상기 제 1 단계 이후 상기 테스트 모드 라인의 전압 레벨과 상기 전원 전압 레벨이 다르다면, 또는 서로 연결되어 있는 상기 테스트 모드 라인 및 상기 다기능 쉴딩라인이 차단되어야 한다면 상기 제 1 단계 및 상기 제 2 단계 사이에 마스크 재설계를 통해 도 4에 도시된 110 부분을 삭제하는 단계를 수행함으로써 상기 테스트 모드 라인 및 상기 다기능 쉴딩 라인을 물리적으로 차단할 수 있다.
종래기술에 따른 다기능 쉴딩 라인은 드라이버에 의해 상기 테스트 모드 라인 및 상기 전원 전압 라인에 연결되었다. 하지만 위에서 설명한 것처럼 종래기술에 따른 쉴딩 라인은 반도체 장치가 집적화 됨에 따라 상대적으로 쉴딩 정도가 약해지고, 또한 드라이버가 필요함에 따라 전류를 소모하는 단점이 존재한다.
본 발명의 일 실시예에 따른 상기 옵션부(100)를 포함하는 상기 반도체 장치의 다기능 쉴딩 라인은 마스크 재설계를 통해 상기 전원 전압 라인과 쇼트되어, 즉 물리적으로 연결되어 쉴딩 라인으로서 동작한다. 따라서 종래기술에 따른 다기능 쉴딩 라인에 비해 주변 신호들의 전압 레벨 변화에 독립된 상기 전원 전압의 전압 레벨 유지가 용이하다. 즉, 종래 기술에 따른 쉴딩 라인에 비해 쉴딩 정도가 더 강하다.
또한 본 발명의 일 실시예에 따른 상기 반도체 장치는 상기 전원 전압 라인과 상기 다기능 쉴딩 라인을 연결하는 드라이버가 존재하지 않기 때문에 반도체 장치의 저전력화에 더 용이하다.
또한 본 발명의 일 실시예에 따른 상기 반도체 장치의 다기능 쉴딩라인은 마스크 재설계를 통해 상기 전원 전압과 물리적으로 연결되기 때문에 상기 전원 전압 라인으로서 동작도 가능하다. 따라서 상기 전원 전압의 파워 메쉬(power mesh) 역할도 수행하게 된다. 반도체 장치는 반도체 집적화에 따라 상기 전원 전압 또는 상기 접지 전압의 파워 메쉬 라인이 차지할 수 있는 면적도 작아지고 있어 상기 전원 전압 또는 접지 전압의 파워 메쉬가 약해지고 있다. 본 발명에 따른 상기 반도체 장치를 통해 이러한 상기 전원 전압 또는 상기 접지 전압의 파워 메쉬를 키울 수 있다.
본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있으므로, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
100: 옵션부
Claims (3)
- 테스트 모드 라인, 다기능 쉴딩 라인 및 전원 전압 라인 또는 접지 전압 라인과 연결된 옵션부를 포함하는 전압 인가 장치의 전압 인가 방법으로서,
상기 옵션부가 상기 테스트 모드 라인 및 상기 다기능 쉴딩 라인을 물리적으로 연결하는 제 1 단계; 및
마스크 재설계를 통해 상기 전원 전압 라인 또는 상기 접지 전압 라인과 상기 다기능 쉴딩 라인을 물리적으로 연결하는 제 2 단계를 포함하는 전압 인가 장치의 전압 인가 방법. - 제 1 항에 있어서,
상기 전압 인가 장치의 전압 인가 방법은 상기 제 1 단계 및 상기 제 2 단계 사이에 마스크 재설계를 통해 서로 연결되어있는 상기 테스트 모드 라인 및 상기 다기능 쉴딩 라인을 물리적으로 차단하는 단계를 추가로 포함하는 것을 특징으로 하는 전압 인가 장치의 전압 인가 방법. - 제 1 항에 있어서,
상기 전압 인가 장치의 전압 인가 방법은 상기 제 2 단계가 수행된 이후 상기 다기능 쉴딩 라인을 파워 메쉬 라인으로 사용하는 것을 특징으로 하는 전압 인가 장치의 전압 인가 방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020100029338A KR20110109553A (ko) | 2010-03-31 | 2010-03-31 | 전압 인가 장치의 전압 인가 방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020100029338A KR20110109553A (ko) | 2010-03-31 | 2010-03-31 | 전압 인가 장치의 전압 인가 방법 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR20110109553A true KR20110109553A (ko) | 2011-10-06 |
Family
ID=45390813
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020100029338A KR20110109553A (ko) | 2010-03-31 | 2010-03-31 | 전압 인가 장치의 전압 인가 방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR20110109553A (ko) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN105243232A (zh) * | 2015-11-03 | 2016-01-13 | 国家电网公司 | 将场分析集成到电网络求解的电磁暂态仿真方法及系统 |
| US11942162B2 (en) | 2021-08-27 | 2024-03-26 | Samsung Electronics Co., Ltd. | Memory device and a method for operating the same |
-
2010
- 2010-03-31 KR KR1020100029338A patent/KR20110109553A/ko not_active Application Discontinuation
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN105243232A (zh) * | 2015-11-03 | 2016-01-13 | 国家电网公司 | 将场分析集成到电网络求解的电磁暂态仿真方法及系统 |
| US11942162B2 (en) | 2021-08-27 | 2024-03-26 | Samsung Electronics Co., Ltd. | Memory device and a method for operating the same |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7411267B2 (en) | Semiconductor integrated circuit device | |
| US8653877B2 (en) | Current mirror modified level shifter | |
| EP1315210A1 (en) | Multi-threshold mis integrated circuit device and circuit design method thereof | |
| US7034384B2 (en) | Integrated circuit adapted for ECO and FIB debug | |
| KR20110109553A (ko) | 전압 인가 장치의 전압 인가 방법 | |
| US20070170451A1 (en) | Integrated circuit capable of operating at different supply voltages | |
| JP5065606B2 (ja) | 半導体装置 | |
| US8207754B2 (en) | Architecture for efficient usage of IO | |
| CN100367644C (zh) | 具有隔离式接地的电子电路 | |
| CN109739801B (zh) | 一种mcu芯片与soc芯片之间的串口电平转换电路 | |
| US7113018B2 (en) | High voltage tolerant I/O circuit using native NMOS transistor for improved performance | |
| US20160020199A1 (en) | Semiconductor structure with spare cell region | |
| CN114900180B (zh) | 一种gpio电路、芯片、电子设备 | |
| US8575952B2 (en) | Semiconductor device and test method | |
| CN101335955B (zh) | 手持设备中非标准电平接口与逻辑器件的连接方法及装置 | |
| CN109950239B (zh) | 集成电路及单元结构 | |
| US20130222019A1 (en) | Semiconductor integrated circuit, semiconductor device, and method of designing semiconductor integrated circuit | |
| JP2006303300A (ja) | 半導体装置及びその製造方法 | |
| CN104682983B (zh) | 无线通讯模块 | |
| JP4387338B2 (ja) | 半導体集積回路の設計方法 | |
| CN209882200U (zh) | 印刷电路板及其显示器连接结构 | |
| KR101211683B1 (ko) | 반도체 집적회로 | |
| JP2006269900A (ja) | 半導体集積回路の設計方法 | |
| CN107564559B (zh) | 漏电流控制方法、节省静态漏电装置及半导体存储器 | |
| JP2006210678A (ja) | 半導体集積回路装置およびそのレイアウト設計方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| WITN | Withdrawal due to no request for examination |