KR20150112937A - 반도체 집적 회로 - Google Patents

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Abstract

반도체 집적 회로에서 전압 강하의 증대를 억제한다. 반도체 집적 회로는, 복수의 제1의 입출력 셀과, 복수의 제2의 입출력 셀과, 전위 공급부를 갖는다. 복수의 제1의 입출력 셀은, 반도체 집적 회로 기판상에 배열된다. 복수의 제2의 입출력 셀은, 복수의 제1의 입출력 셀에 따라 반도체 집적 회로 기판상에 배열된다. 전위 공급부는, 반도체 패키지 기판의 표면 내에서 일부가 돌출하여 반도체 패키지 기판상에 형성되고, 복수의 제1의 입출력 셀의 어느 하나인 대상 셀과 복수의 제2의 입출력 셀 중 대상 셀의 부근의 셀에 대해 돌출한 일부를 포함하는 영역을 통하여 소정의 전위를 공급한다.

Description

반도체 집적 회로{SEMICONDUCTOR INTEGRATED CIRCUIT}
본 기술은, 반도체 집적 회로에 관한 것이다. 상세하게는, 신호 및 전원을 입출력하는 입출력 셀을 갖는 반도체 집적 회로에 관한 것이다.
근래, 전자 기기에 대해 소형화, 경량화가 요구되고 있고, 전자 기기의 소형화 등으로 인해, 전자 기기에 탑재되는 반도체 집적 회로에 관해 고집적화가 도모되고 있다. 반도체 집적 회로의 고집적화에 수반하여, 반도체 집적 회로로부터 입출력된 신호 개수나 전력이 증대한다. 이 때문에, 이들의 신호나 전력을 효율적으로 분배하기 위해 반도체 패키지가 이용된다.
반도체 패키지의 기판에는 반도체 칩이 배치되고, 그 반도체 칩의 주위에 전원 링, 그라운드 링 및 리드 프레임 등이 배치된다. 반도체 칩 내에는, 전원이나 신호를 입출력하기 위한 복수의 I/O(Input/Output) 셀이 반도체 칩의 외주에 따라 배열된다. 여기서, I/O 셀은, 전원을 공급하기 위한 파워 셀과, 신호를 입출력하기 위한 신호 셀로 분류된다. 파워 셀은, 전원 링 또는 그라운드 링에 와이어에 의해 접속된다. 한편, 신호 셀은, 리드 프레임 등에 와이어에 의해 접속된다.
I/O 셀의 배치 방법에 관해, 반도체 칩의 외주에 따른 방향을 행방향으로 하여 I/O 셀을 2행 이상 배열하고, 외주에 가까운 쪽의 행을 1행째로 하고, 1행째에 파워 셀을 배치한 반도체 집적 회로가 제안되어 있다(예를 들면, 특허 문헌 1 참조.). 반도체 칩의 외주로부터 먼 쪽의 2행째에 파워 셀을 배치하면, 와이어 본딩에 의한 실장의 사정 상, 1행째의 같은 열에 신호 셀을 배치하는 것이 곤란해지기 때문이다. 구체적으로는, 1행째의 같은 열에 신호 셀을 배치하면, 파워 셀과 접속되는 와이어와, 신호 셀에 접속되는 와이어가 교차할 우려가 있다. 이 때문에, 1행째에 파워 셀이 배치되는 것이 많다.
특허 문헌 1 : 일본 특개2006-52036호 공보
그러나, 상술한 종래 기술에서는, 전압 강하의 증대를 억제하는 것이 곤란하게 될 우려가 있다. 이 전압 강하의 값은, 배선에 흐르는 전류(I)와 배선의 저항(R)과의 곱으로부터 구하여지기 때문에, 전압 강하는 IR 드롭이라고도 불린다. IR 드롭이 커지면, 반도체 집적 회로 내의 회로 블록에 공급되는 전압이 동작 전압 이하가 되어 오동작이 생길 우려가 있다.
상술한 반도체 집적 회로에서는 1행째에 파워 셀을 배치하였기 때문에, 그 파워 셀로부터, 반도체 칩 내의 회로 블록에 전원 공급 배선을 배선하는 경우, 전원 공급 배선은, 2행째의 I/O 셀의 간극을 통과하도록 배선하여야 한다. 이 때문에, 전원 공급 배선의 선폭을 넓게 하는 것이 곤란해져서, IR 드롭이 증대할 우려가 있다.
전원 공급 배선의 선폭을 넓게 하려면, 2행째의 같은 열에도, 1행째와 같은 전위의 파워 셀을 배치하면 좋다. 그런데, 이 구성에서는, 1렬당의 파워 셀의 수가 증가하기 때문에, 전원 링 및 그라운드 링에서 와이어 본딩에 필요한 스페이스가 커진다. 이 때문에, 전원 링 또는 그라운드 링의 선폭을 넓게 하여야 한다. 이 결과, 반도체 집적 회로의 사이즈가 커질 우려가 있다. 따라서 반도체 집적 회로를 소형화하면서, IR 드롭의 증대를 억제하는 것이 곤란하다.
본 기술은 이와 같은 상황을 감안하여 만들어낸 것으로, 반도체 집적 회로에서 전압 강하의 증대를 억제하는 것을 목적으로 한다.
본 기술은, 상술한 문제점을 해소하기 위해 이루어진 것으로, 그 제1의 측면은, 반도체 집적 회로 기판상에 배열된 복수의 제1의 입출력 셀과, 상기 복수의 제1의 입출력 셀에 따라 반도체 집적 회로 기판상에 배열된 복수의 제2의 입출력 셀과, 반도체 패키지 기판의 표면 내에서 일부가 돌출하여 상기 반도체 패키지 기판상에 형성되고, 상기 복수의 제1의 입출력 셀의 어느 하나인 대상 셀과 상기 복수의 제2의 입출력 셀 중 상기 대상 셀의 부근의 셀에 대해 상기 돌출한 일부를 포함하는 영역을 통하여 소정의 전위를 공급하는 전위 공급부를 구비하는 반도체 집적 회로이다. 이에 의해, 복수의 제1의 입출력 셀의 어느 하나인 대상 셀과 복수의 제2의 입출력 셀 중 대상 셀의 부근의 셀에 대해 돌출한 일부를 포함하는 영역을 통하여 소정의 전위가 공급된다는 작용을 가져온다.
또한, 이 제1의 측면에서, 상기 전위 공급부는, 상기 복수의 제1 또는 제2의 입출력 셀에 따라 띠형상으로 형성되어 제1의 전위를 공급하는 제1의 공급부와, 상기 제1의 공급부에 따라 띠형상으로 형성되어 제2의 전위를 공급하는 제2의 공급부를 구비하고, 상기 제1의 공급부는 소정의 위치에서 분단되어 있고, 상기 제2의 공급부의 일부는, 상기 분단된 위치를 향하여 돌출하여 있어도 좋다. 이에 의해, 제1의 공급부가 분단된 위치를 향하여 일부가 돌출한 제2의 공급부로부터, 제2의 전위가 공급된다는 작용을 가져온다.
또한, 이 제1의 측면에서, 상기 돌출한 일부는, 상기 일부 이외의 부분에서 떨어진 위치에 돌출하여 형성되어도 좋다. 이에 의해, 전위 공급부의 돌출한 일부와, 그 일부 이외의 부분과의 사이에 스페이스가 생긴다는 작용을 가져온다.
또한, 이 제1의 측면에서, 상기 복수의 제1의 입출력 셀은, 상기 복수의 제2의 입출력 셀보다도 상기 전위 공급부에 가까운 위치에 배치되고, 상기 전위 공급부는, 상기 복수의 제1의 입출력 셀 중 인접하는 2개의 셀의 각각에 와이어를 통하여 다른 전위를 공급하여도 좋다. 이에 의해, 복수의 제1의 입출력 셀 중 인접하는 2개의 셀의 각각에 와이어를 통하여 다른 전위가 공급된다는 작용을 가져온다.
또한, 이 제1의 측면에서, 상기 반도체 집적 회로 기판상에 형성된 회로 블록과, 상기 소정의 전위가 공급되는 상기 제1 및 제2의 입출력 셀로부터 상기 회로 블록에의 경로상에 형성된 전원 공급 배선과, 상기 소정의 전위가 공급되는 상기 제1 및 제2의 입출력 셀의 각각에서 형성되어 상기 전위 공급부와 와이어에 의해 접속되는 복수의 본딩 패드와, 상기 전원 공급 배선상에서 상기 제1 및 제2의 입출력 셀과 상기 회로 블록과의 사이의 위치에 형성되어 테스트 프로브가 눌러대어지는 테스트 패드를 또한 구비하여도 좋다. 이에 의해, 전원 공급 배선상에서 제1 및 제2의 입출력 셀과 회로 블록과의 사이의 위치에 테스트 패드가 형성된다는 작용을 가져온다.
또한, 이 제1의 측면에서, 상기 소정의 전위가 공급되는 상기 제1 및 제2의 입출력 셀로부터 상기 회로 블록에의 경로상에 형성된 전원 공급 배선을 또한 구비하고, 상기 복수의 제1의 입출력 셀과 상기 복수의 제2의 입출력 셀은 지그재그 배열되어 있어도 좋다. 이에 의해, 지그재그 배열된 제1의 입출력 셀과 제2의 입출력 셀로부터 회로 블록에의 경로상에, 2차원 격자형상으로 입출력 셀을 배열한 경우보다도 배선폭을 넓게 한 전원 공급 배선이 형성된다는 작용을 가져온다.
본 기술에 의하면, 반도체 집적 회로에서 전압 강하의 증대를 억제할 수 있다는 우수한 효과를 이룰 수 있다.
도 1은 제1의 실시의 형태에서의 반도체 집적 회로의 상면도의 한 예.
도 2는 제1의 실시의 형태에서의 전원 링, 그라운드 링 및 반도체 칩의 한 구성례를 도시하는 도면.
도 3은 제1의 실시의 형태에서의 반도체 패키지의 상면도의 한 예.
도 4는 제1의 실시의 형태의 제1의 변형례에서의 전원 링부, 그라운드 링부 및 돌출부의 한 구성례를 도시하는 도면.
도 5는 제1의 실시의 형태의 제2의 변형례에서의 전원 링, 그라운드 링 및 반도체 칩의 한 구성례를 도시하는 도면.
도 6은 제1의 실시의 형태의 제3의 변형례에서의 반도체 칩의 한 구성례를 도시하는 도면.
도 7은 제2의 실시의 형태에서의 전원 링, 그라운드 링 및 반도체 칩의 한 구성례를 도시하는 도면.
도 8은 제3의 실시의 형태에서의 전원 링, 그라운드 링 및 반도체 칩의 한 구성례를 도시하는 도면.
도 9는 제3의 실시의 형태의 변형례에서의 전원 링, 그라운드 링 및 반도체 칩의 한 구성례를 도시하는 도면.
이하, 본 기술을 실시하기 위한 형태(이하, 실시의 형태라고 칭한다)에 관해 설명한다. 설명은 이하의 순서에 의해 행한다.
1. 제1의 실시의 형태(전원 링 및 그라운드 링의 일부를 돌출시키는 예)
2. 제2의 실시의 형태(다른 전위의 파워 셀을 인접 배치하고, 전원 링 및 그라운드 링의 일부를 돌출시키는 예)
3. 제3의 실시의 형태(테스트 패드를 I/O 셀로부터 떼고, 전원 링 및 그라운드 링의 일부를 돌출시키는 예)
<1. 제1의 실시의 형태>
[반도체 집적 회로의 구성례]
도 1은, 제1의 실시의 형태에서의 반도체 집적 회로의 상면도의 한 예이다. 이 반도체 집적 회로는, 반도체 패키지(100) 및 반도체 칩(200)을 구비한다.
반도체 패키지(100)는, 반도체 칩(200)을 보호하고, 또한, 반도체 칩(200)에 신호나 전력을 분배하기 위한 부품이다. 이 반도체 패키지(100)는, 그라운드 링(110) 및 전원 링(120)을 구비한다.
전원 링(120)은, 반도체 칩(200)이 배치되는 반도체 패키지(100)의 기판상에서, 그 반도체 칩(200)에 전원 전위를 공급하기 위해 일정한 형상으로 형성되는 배선이다. 예를 들면, 전원 링(120)은, 반도체 패키지(100)의 기판상에서 반도체 칩(200)을 둘러싸도록 링형상으로 형성된다.
그라운드 링(110)은, 반도체 칩(200)에, 반도체 칩(200)이 배치되는 반도체 패키지(100)의 기판상에서, 그 반도체 칩(200)에 전원 전위와 다른 기준 전위를 공급하기 위해 일정 형상으로 형성되는 배선이다. 예를 들면, 그라운드 링(110)은, 반도체 패키지(100)의 기판상에서, 전원 링(120)을 둘러싸도록 링형상으로 형성된다.
또한, 그라운드 링(110) 및 전원 링(120)은, 특허청구의 범위에 기재된 전위 공급부의 한 예이다. 또한, 도 1에서는, 반도체 칩(200)의 외측에 전원 링(120)을 배치하고, 그 외측에 그라운드 링(110)을 배치하고 있다. 그러나, 반도체 칩(200)의 외측에 그라운드 링(110)을 배치하고, 그 외측에 전원 링(120)을 배치하여도 좋다.
이 반도체 집적 회로의 일부의 사각형상의 영역(101)에서, 그라운드 링(110)은, 소정의 위치에서 분단(分斷)되어 있다. 또한, 그라운드 링(110) 및 전원 링(120)의 일부가 반도체 칩(200)의 기판(즉, 반도체 집적 회로 기판)의 표면 내에서 돌출하여 있다. 이 영역(101)의 구성의 상세에 관해서는 후술한다.
반도체 칩(200)은, 트랜지스터나 다이오드 등의 다수의 소자를 집적한 전자 부품이다. 이 반도체 칩(200)은, 반도체 패키지(100)의 기판상에 배치된다.
[반도체 칩의 구성례]
도 2는, 제1의 실시의 형태에서의 전원 링(120), 그라운드 링(110) 및 반도체 칩(200)의 한 구성례를 도시하는 도면이고, 도 1에서의 영역(101)의 상세를 도시하는 도면이다. 영역(101)에는, 반도체 칩(200)의 일부가 포함된다. 이 반도체 칩(200)은, I/O 셀 영역(210 및 220)과, 전원 공급 배선(241 및 242)과, 회로 블록(250)을 구비한다. 또한, 영역(101) 내의 그라운드 링(110)의 일부는 분단되어 있다. 단, 분단된 그라운드 링(110)의 일방과 타방은, 그라운드 링(110)이 배치되는 기판의 하층으로 관통한 비아를 통하여 전기적으로 접속되어 있다.
그리고, 전원 링(120)의 일부가, 그라운드 링(110)이 분단된 위치를 향하여 돌출하여 있다. 한편, 그라운드 링(110)의 일부는, 전원 링(120)과 멀어지는 방향으로 돌출하여 있다.
그라운드 링(110)의 돌출한 부분을 이하, 「돌출부(112)」라고 칭하고, 그라운드 링(110)의 돌출부(112) 이외의 부분을 이하, 「그라운드 링부(111)」라고 칭한다. 또한, 전원 링(120)의 돌출한 부분을 이하, 「돌출부(122)」라고 칭하고, 전원 링(120)의 돌출부(122) 이외의 부분을 이하, 「전원 링부(121)」라고 칭한다.
I/O 셀 영역(210)은, 반도체 칩(200)의 외주 부근에서, 전원 링부(121)에 따라 일정한 피치로 복수의 I/O 셀을 배치한 영역이다. I/O 셀 영역(220)은, I/O 셀 영역(210)과 회로 블록(250)과의 사이에서, I/O 셀 영역(210)에 따라, 일정한 피치로 복수의 I/O 셀을 배치한 영역이다. 즉, 반도체 칩(200)에는, 전원 링부(121)에 따라 나열한 I/O 셀을 하나의 행으로 하여, 2행의 I/O 셀이 배치되어 있다. 이하, I/O 셀 영역(210)을 1행째로서, I/O 셀 영역(220)을 2행째로서 취급한다.
또한, 1행째의 I/O 셀에서 행에 수직한 열방향에 따라 그은 중심선은, 2행째의 I/O 셀의 어느 하나의 중심을 통과하는 것으로 한다. 환언하면, I/O 셀은, 2차원 격자형상으로 배열되어 있다.
I/O 셀 영역(210)은, 복수의 신호 셀(211)과 파워 셀(212 및 215)을 I/O 셀로서 구비한다. 신호 셀(211)은, 신호를 회로 블록(250)에 입출력하기 위한 I/O 셀이다. 이들의 신호 셀(211)은, 예를 들면, 반도체 패키지(100)상의 소정의 회로나 리드 프레임과 와이어에 의해 접속되다. 또한, 신호 셀(211)과 접속되는 회로 등은, 도 2에서 생략되어 있다.
파워 셀(212)은, 소정의 전원 전위를 회로 블록(250)에 공급하기 위한 I/O 셀이다. 이 파워 셀(212)은, I/O 셀의 1행째(210)에서, 돌출부(122)의 부근에 배치된다. 파워 셀(212)은, 본딩 패드(213) 및 테스트 패드(214)를 갖는다. 본딩 패드(213)는, 와이어에 의해 전원 링부(121)와 접속하기 위한 부재이다. 이 본딩 패드(213)는, 전원 링부(121) 중 돌출부(122)와 인접하는 부분에 와이어에 의해 접속된다. 테스트 패드(214)는, 시험시에 테스트 프로브를 눌러대기 위한 부재이다.
파워 셀(215)은, 전원 전위와 다른 기준 전위를 회로 블록(250)에 공급하기 위한 I/O 셀이다. 이 파워 셀(215)은, I/O 셀의 1행째(210)에서, 돌출부(112)의 부근에 배치된다. 돌출부(122)는, 예를 들면, 돌출부(112)와 1렬 분리하여 배치되기 때문에, 파워 셀(215)은, 파워 셀(212)과 1렬 떨어진 위치에 배치된다. 파워 셀(215)은, 본딩 패드(216) 및 테스트 패드(217)를 갖는다. 본딩 패드(216)는, 와이어에 의해 그라운드 링부(111)와 접속하기 위한 부재이다. 테스트 패드(217)의 구성은, 테스트 패드(214)와 마찬가지이다.
I/O 셀 영역(220)은, 복수의 신호 셀(221)과 파워 셀(222 및 225)을 I/O 셀로서 구비한다. 신호 셀(221)은, 신호 셀(211)과 같은 것이다.
파워 셀(222)은, 파워 셀(212)과 같은 것이다. 단, 이 파워 셀(222)은, I/O 셀의 2행째에서, 1행째의 파워 셀(212)의 부근, 예를 들면 파워 셀(212)과 같은 열에 배치된다. 또한, 파워 셀(222)은, 전원 링(120) 중 돌출부(122)와 와이어 본딩에 의해 접속된다.
파워 셀(225)은, 파워 셀(215)과 같은 것이다. 단, 이 파워 셀(225)은, I/O 셀의 2행째에서, 1행째의 파워 셀(215)의 부근, 예를 들면, 파워 셀(215)과 같은 열에 배치된다. 또한, 파워 셀(225)은, 그라운드 링(110) 중 돌출부(112)와 와이어 본딩에 의해 접속된다.
또한, 1행째의 I/O 셀(211, 212 및 215)은, 특허청구의 범위에 기재된 제1 및 제2의 입출력 셀의 일방의 한 예이고, 2행째의 I/O 셀(221, 222 및 225)은, 제1 및 제2의 입출력 셀의 타반의 한 예이다.
전원 공급 배선(241)은, 전원 전위를 파워 셀(212 및 222)로부터 회로 블록(250)에 공급하기 위한 배선이다. 이 전원 공급 배선(241)은, 파워 셀(212 및 222)로부터 회로 블록(250)에의 경로상에 형성된다. 그리고, 전원 공급 배선(241)의 선폭의 합계는, 파워 셀(212 및 222)의 열방향의 폭과 같은 정도이다.
여기서, 가령, 1행째의 파워 셀(212)과 2행째의 파워 셀(222)을 다른 열에 배치한 경우, 1행째의 파워 셀(212)로부터의 전원 공급 배선(241)은, 2행째의 I/O 셀의 간극을 통하여 배치할 필요가 있다. 이 경우, 전원 공급 배선(241)의 열방향의 선폭을 넓게 할 수가 없어서, IR 드롭이 커져 버린다.
이에 대해, 도 2에 도시하는 바와 같이, 같은 전위의 파워 셀(212 및 222)을 같은 열에 배치하는 구성에서는, 2행째의 간극을 통하여 배선할 필요가 없기 때문에, 전원 공급 배선(241)의 선폭을 I/O 셀의 폭에 거의 일치하는 정도로 넓게 할 수 있다. 따라서 같은 전위의 파워 셀(212 및 222)을 다른 열에 배치하는 구성과 비교하여, IR 드롭의 증대를 억제할 수 있다.
또한, 전원 링(120)의 일부를 돌출시켜서 돌출부(122)를 마련함에 의해, 전원 링(120)의 선폭을 유지하면서, 파워 셀(222)과의 사이의 와이어 본딩 스페이스를 확보할 수 있다. 가령, 돌출부(122)를 마련하지 않는 구성으로 하면, 1렬에 2개의 파워 셀을 배치하고 있기 때문에, 1렬에 하나의 파워 셀을 배치한 경우보다도 전원 링(120)의 선폭을 넓게 할 필요가 생긴다. 그러나, 전원 링(120)의 선폭을 넓게 하면, 반도체 패키지(100)의 사이즈가 커져 버린다. 그래서, 돌출부(122)를 마련함에 의해, 전원 링(120)의 와이어 본딩 스페이스를 확보하고, 반도체 패키지(100)의 사이즈의 증대를 억제하고 있다. 또한, 마찬가지로, 돌출부(112)를 마련함에 의해, 그라운드 링(110)의 와이어 본딩 스페이스가 확보된다.
전원 공급 배선(242)은, 기준 전위를 파워 셀(215 및 225)로부터 회로 블록(250)에 공급하기 위한 배선이다. 이 전원 공급 배선(242)은, 파워 셀(215 및 225)로부터 회로 블록(250)에의 경로상에 형성된다. 그리고, 전원 공급 배선(242)의 선폭의 합계는 파워 셀(215 및 225)의 열방향의 폭과 같은 정도이다. 이 때문에, 같은 전위의 파워 셀(215 및 225)을 다른 열에 배치하는 구성과 비교하여, IR 드롭의 증대를 억제할 수 있다.
회로 블록(250)은, 트랜지스터 등의 각종의 소자가 집적된 회로이다.
또한, 반도체 칩(200)에 2열의 파워 셀을 배치하는 구성으로 하고 있지만, 3렬 이상의 파워 셀을 배치하여도 좋다. 또한, 반도체 칩(200)에 2행의 I/O 셀을 배치하는 구성으로 하고 있지만, 3행 이상의 I/O 셀을 배치하여도 좋다. 또한, 그라운드 링부(111) 대신에 전원 링부(121)를 소정의 위치에서 분단하고, 그 분단한 위치를 향하여 돌출시켜서 돌출부(112)를 형성하여도 좋다.
도 3은, 제1의 실시의 형태에서의 반도체 패키지(100)의 상면도의 한 예이다. 반도체 패키지(100)에서, 전원 링부(121), 그라운드 링부(111), 돌출부(112 및 122)가 마련되고, 그들에 파워 셀(212) 등이 와이어에 의해 접속된다. 또한, 돌출부(112 및 122)의 주위에는, 신호 셀(211 등)을 접속하기 위한 각종의 회로 패턴이 형성되어 있다.
[제1의 변형례]
도 4는, 제1의 실시의 형태의 제1의 변형례에서의 전원 링부(121)와, 그라운드 링부(111)와, 돌출부(122 및 112)와의 한 구성례를 도시하는 도면이다. 제1의 실시의 형태에서는, 전원 링부(121)에 인접하여 돌출부(122)를 돌출시키고 있지만, 돌출부(122)는, 전원 링부(121)와 떨어진 위치에 돌출시켜도 좋다. 제1의 변형례의 반도체 패키지(100)는, 돌출부(122)를 전원 링부(121)와 떨어진 위치에 돌출시킨 점에서 제1의 실시의 형태와 다르다. 또한, 제1의 변형례의 그라운드 링부(111)는, 분단되지 않은 점에서 제1의 실시의 형태와 다르다.
제1의 변형례의 그라운드 링부(111)는 분단되어 있지 않기 때문에, 전원 링부(121)와 인접한 위치에 돌출부(122)를 배치하면, 그라운드 링부(111)와 접촉하여 단락이 생길 우려가 있다. 이 때문에, 돌출부(122)는, 열방향에서, 그라운드 링부(111)로부터 떨어진 위치에 돌출하여 배치된다. 이 돌출부(122)는, 반도체 칩(200)이 배치된 기판상에서 전원 링부(121)와 떨어져 있지만, 그 기판을 관통하는 비아를 통하여, 하층에서 도체를 통하여 전원 링부(121)와 전기적으로 접속되어 있다. 하층에서, 전원 링부(121)와 돌출부(122)를 전기적으로 접속하는 도체는, 상층과 마찬가지로 링형상이라도 좋고, 베타 형상이라도 좋다.
또한, 전원 링(120)에서 돌출부(122)를 전원 링부(121)와 떨어진 위치에 돌출시키는 구성으로 하고 있지만, 그라운드 링(110)에서, 돌출부(112)를 그라운드 링부(111)와 떨어진 위치에 돌출시켜도 좋다.
이와 같이, 제1의 변형례에 의하면, 돌출부(122)를 전원 링부(121)와 떨어진 위치에 돌출시킴에 의해, 반도체 패키지(100)에서, 그라운드 링부(111)를 분단하지 않고 배치할 수 있다.
[제2의 변형례]
도 5는, 제1의 실시의 형태의 제2의 변형례에서의 전원 링(120), 그라운드 링(110) 및 반도체 칩(200)의 한 구성례를 도시하는 도면이다. 제1의 실시의 형태에서는, 돌출부(112)에, 1행째 및 2행째의 파워 셀(215 및 225)의 일방을 접속하는 구성으로 하고 있지만, 그들 양방을 접속하여도 좋다. 제2의 변형례의 반도체 패키지(100)는, 돌출부(112)에, 1행째 및 2행째의 파워 셀의 양방을 접속하는 점에서 제1의 실시의 형태와 다르다. 또한, 제2의 변형례의 전원 링부(121)는, 소정의 위치에서 분단되어 있는 점에서 제1의 실시의 형태와 다르다.
제2의 변형례의 돌출부(112)는, 전원 링부(121)가 분단된 위치를 향하여, 돌출하도록 형성되어 있다. 또한, 제2의 변형례의 돌출부(112)에는, 2개의 파워 셀과 접속하기 위해, 하나의 파워 셀만이 접속되는 제1의 실시의 형태보다도 면적이 넓게 되도록 형성되어 있다. 제2의 변형례의 그라운드 링부(111)에는, 파워 셀(215 및 225)의 어느 것도 접속되어 있지 않지만, 영역(101) 이외의 영역의 다른 파워 셀과 와이어에 의해 접속되어 있다.
돌출부(112)의 쪽이 그라운드 링부(111)보다도 파워 셀(215 및 225)에 가깝기 때문에, 이들의 파워 셀을 양방 모두 돌출부(112)에 접속하는 편이, 와이어 본딩이 용이해진다.
또한, 그라운드 링(110)에서 돌출부(112)에 복수의 파워 셀을 접속하는 구성으로 하고 있지만, 전원 링(120)에서 돌출부(122)에 복수의 파워 셀을 접속하여도 좋다.
이와 같이, 제2의 변형례에 의하면, 돌출부(112)에 복수의 파워 셀을 접속함에 의해, 와이어 본딩이 용이해진다.
[제3의 변형례]
도 6은, 제1의 제1의 실시의 형태의 제3의 변형례에서의 반도체 칩(200)의 한 구성례를 도시하는 도면이다. 제1의 실시의 형태에서는, I/O 셀을 2차원 격자형상으로 배열하고 있지만, I/O 셀을 지그재그 배열하여도 좋다. 제3의 변형례의 반도체 칩(200)은, I/O 셀을 지그재그 배열한 점에서 제1의 실시의 형태와 다르다. 또한, 제3의 변형례의 반도체 칩(200)은, I/O 셀을 2행이 아니라 3행 배열한 점에서 제1의 실시의 형태와 다르다. 여기서, 지그재그 배열이란, 어느 행의 I/O 셀의 열방향에 따른 중심축과, 그 행에 인접하는 행의 I/O 셀의 열방향에 따른 중심축을, 일정 거리(예를 들면, 반(半)피치) 비켜 놓은 배열인 것을 의미한다.
이와 같이, 제3의 변형례에 의하면, I/O 셀을 지그재그 배열한 반도체 집적 회로에서, IR 드롭의 증대를 억제할 수 있다.
<2. 제2의 실시의 형태>
[반도체 집적 회로의 구성례]
도 7은, 제2의 실시의 형태에서의 전원 링(120), 그라운드 링(110) 및 반도체 칩(200)의 한 구성례를 도시하는 도면이다. 제1의 실시의 형태에서는, 1행째에서, 전원 전위가 공급된 파워 셀(212)과, 기준 전위가 공급된 파워 셀(215)은 1렬 떨어져서 배치되어 있다. 그러나, 이들은 인접하여 배치하는 것이 바람직하다. 이들의 파워 셀을 인접하여 배치함에 의해, 인접하지 않는 경우와 비교하여, 이들의 파워 셀에 접속되는 와이어 사이의 거리가 짧아진다. 이 때문에, 와이어 사이의 서로 인덕턴스가 저하되고, IR 드롭이 더욱 작아진다.
이와 같이, 제2의 실시의 형태에 의하면, 다른 전위가 공급된 파워 셀을 인접하여 배치하기 위해(때문에), 그러한 파워 셀에 접속되는 와이어 사이의 서로 인덕턴스를 저하시키는 것을 할 수 있다. 이에 의해, IR 드롭이 더욱 작아진다.
<3. 제3의 실시의 형태>
[반도체 집적 회로의 구성례]
도 8은, 제3의 실시의 형태에서의 전원 링(120), 그라운드 링(110) 및 반도체 칩(200)의 한 구성례를 도시하는 도면이다. 제2의 실시의 형태에서는, 테스트 패드(214 등)를 파워 셀(212 등)상에 배치하고 있다. 그러나, 테스트 패드는, 전원 공급 배선(241 또는 242)상이라면, 파워 셀 이외의 위치에 배치하여도 좋다. 제3의 실시의 형태의 반도체 패키지(100)는, 각 열에서 테스트 패드(214 등)를 하나밖에 갖지 않고, 그 테스트 패드를 파워 셀로부터 떨어진 위치에 배치한 점에서 제2의 실시의 형태와 다르다.
구체적으로는, 반도체 패키지(100)는 테스트 패드(224 및 227)를 갖지 않고, 테스트 패드(214)는, 전원 공급 배선(241)에서 파워 셀(225)과 회로 블록(250) 사이의 위치에 배치된다. 또한, 테스트 패드(217)는, 전원 공급 배선(242)에서 파워 셀(225)과 회로 블록(250) 사이의 위치에 배치된다.
테스트 패드를 파워 셀로부터 떨어진 위치에 배치함에 의해, 파워 셀의 각각에서, 제1의 실시의 형태에서는 테스트 패드를 배치하고 있던 스페이스에 본딩 패드를 추가할 수 있다. 이 때문에, 제3의 실시의 형태의 파워 셀(212 등)의 각각에는, 본딩 패드(213 등)가 2개 배치된다. 이들의 본딩 패드의 각각은, 와이어에 의해 전원 링(120) 또는 그라운드 링(110)과 접속된다. 하나의 I/O 셀에 복수의 와이어를 접속함에 의해, 그들 와이어의 합성 저항은, 하나의 와이어의 저항보다도 작아진다. 이 때문에, IR 드롭이 작아진다.
이와 같이, 제3의 실시의 형태에 의하면, 테스트 패드를 I/O 셀로부터 떨어져서 배치함에 의해, I/O 셀에 복수의 본딩 패드를 마련할 수 있다. 이에 의해, 하나의 I/O 셀에 복수의 와이어를 접속하여, IR 드롭을 작게 할 수 있다.
[변형례]
도 9는, 제3의 실시의 형태의 변형례에서의 전원 링(120), 그라운드 링(110) 및 반도체 칩(200)의 한 구성례를 도시하는 도면이다. 제3의 실시의 형태에서는, I/O 셀상에 본딩 패드를 마련하고 있지만, I/O 셀 이외의 위치에 본딩 패드를 마련하여도 좋다. 변형례의 반도체 칩(200)은, I/O 셀 이외의 위치에 본딩 패드를 마련한 점에서 제3의 실시의 형태와 다르다.
구체적으로는, 변형례의 반도체 칩(200)에서, I/O 셀은 3행 배열된다. 그리고, 1행째의 파워 셀(212 등)과, 그 파워 셀과 같은 열의 2행째의 파워 셀(222 등) 사이에, 본딩 패드가 또한 마련된다. 또한, 2행째의 파워 셀(222 등)과, 그 파워 셀과 같은 열의 2행째의 파워 셀(232 등)과의 사이에, 본딩 패드가 또한 마련된다.
본딩 패드의 수를 증가할수록, 많은 와이어를 접속할 수 있고, 와이어의 개수의 증대에 응하여 합성 저항이 저하된다. 이 결과, IR 드롭이 더욱 작아진다.
이와 같이, 제3의 실시의 형태의 변형례에 의하면, I/O 셀 이외의 위치에 본딩 패드를 마련함에 의해, 와이어의 개수를 증가할 수 있다. 이에 의해, IR 드롭이 더욱 작아진다.
또한, 상술한 실시의 형태는 본 기술을 구현화하기 위한 한 예를 나타낸 것이고, 실시의 형태에서의 사항과, 특허청구의 범위에서의 발명 특정 사항은 각각 대응 관계를 갖는다. 마찬가지로, 특허청구의 범위에서의 발명 특정 사항과, 이것과 동일 명칭을 붙인 본 기술의 실시의 형태에서의 사항은 각각 대응 관계를 갖는다. 단, 본 기술은 실시의 형태로 한정되는 것이 아니고, 그 요지를 일탈하지 않는 범위에서 실시의 형태에 여러가지의 변형을 시행함에 의해 구현화할 수 있다.
또한, 상술한 실시의 형태에서 설명한 처리 순서는, 이들 일련의 순서를 갖는 방법으로서 파악하여도 좋고, 또한, 이들 일련의 순서를 컴퓨터에 실행시키기 위한 프로그램 내지 그 프로그램을 기억하는 기록 매체로서 파악하여도 좋다. 이 기록 매체로서, 예를 들면, CD(Compact Disc), MD(MiniDisc), DVD(Digital Versatile Disc), 메모리 카드, 블루 레이 디스크(Blu-ray(등록상표)Disc) 등을 이용할 수 있다.
또한, 본 기술은 이하와 같은 구성도 취할 수 있다.
(1) 반도체 집적 회로 기판상에 배열된 복수의 제1의 입출력 셀과,
상기 복수의 제1의 입출력 셀에 따라 상기 반도체 집적 회로 기판상에 배열된 복수의 제2의 입출력 셀과,
반도체 패키지 기판의 표면 내에서 일부가 돌출하여 상기 반도체 패키지 기판상에 형성되고, 상기 복수의 제1의 입출력 셀의 어느 하나인 대상 셀과 상기 복수의 제2의 입출력 셀 중 상기 대상 셀의 부근의 셀에 대해 상기 돌출한 일부를 포함하는 영역을 통하여 소정의 전위를 공급하는 전위 공급부를 구비하는 반도체 집적 회로.
(2) 상기 전위 공급부는, 상기 복수의 제1 또는 제2의 입출력 셀에 따라 띠형상으로 형성되어 제1의 전위를 공급하는 제1의 공급부와,
상기 제1의 공급부에 따라 띠형상으로 형성되어 제2의 전위를 공급하는 제2의 공급부를 구비하고,
상기 제1의 공급부는 소정의 위치에서 분단되어 있고,
상기 제2의 공급부의 일부는, 상기 분단된 위치를 향하여 돌출하여 있는 상기 (1)에 기재된 반도체 집적 회로.
(3) 상기 돌출한 일부는, 상기 일부 이외의 부분에서 떨어진 위치에 돌출하여 형성된 상기 (1) 또는 (2)에 기재된 반도체 집적 회로.
(4) 상기 복수의 제1의 입출력 셀은, 상기 복수의 제2의 입출력 셀보다도 상기 전위 공급부에 가까운 위치에 배치되고,
상기 전위 공급부는, 상기 복수의 제1의 입출력 셀 중 인접하는 2개의 셀의 각각에 와이어를 통하여 다른 전위를 공급하는 상기 (1)부터 (3)의 어느 하나에 기재된 반도체 집적 회로.
(5) 상기 반도체 집적 회로 기판상에 형성된 회로 블록과,
상기 소정의 전위가 공급되는 상기 제1 및 제2의 입출력 셀로부터 상기 회로 블록에의 경로상에 형성된 전원 공급 배선과,
상기 소정의 전위가 공급되는 상기 제1 및 제2의 입출력 셀의 각각에서 형성되어 상기 전위 공급부와 와이어에 의해 접속되는 복수의 본딩 패드와,
상기 전원 공급 배선상에서 상기 제1 및 제2의 입출력 셀과 상기 회로 블록과의 사이의 위치에 형성되어 테스트 프로브가 눌러대어지는 테스트 패드를 더 구비하는 상기 (1)부터 (4)의 어느 하나에 기재된 반도체 집적 회로.
(6) 상기 소정의 전위가 공급되는 상기 제1 및 제2의 입출력 셀로부터 상기 회로 블록에의 경로상에 형성된 전원 공급 배선을 또한 구비하고,
상기 복수의 제1의 입출력 셀과 상기 복수의 제2의 입출력 셀은 지그재그 배열되어 있는 상기 (1)부터 (5)의 어느 하나에 기재된 반도체 집적 회로.
100 : 반도체 패키지 101 : 영역
110 : 그라운드 링 111 : 그라운드 링부
112, 122 : 돌출부 120 : 전원 링
121 : 전원 링부 200 : 반도체 칩
210, 220 : I/O 셀 영역 211, 221 : 신호 셀
212, 215, 222, 225 : 파워 셀 213, 216, 223, 226 : 본딩 패드
214, 217, 224, 227 : 테스트 패드 241, 242 : 전원 공급 배선
250 : 회로 블록

Claims (6)

  1. 반도체 집적 회로 기판상에 배열된 복수의 제1의 입출력 셀과,
    상기 복수의 제1의 입출력 셀에 따라 상기 반도체 집적 회로 기판상에 배열된 복수의 제2의 입출력 셀과,
    반도체 패키지 기판의 표면 내에서 일부가 돌출하여 상기 반도체 패키지 기판상에 형성되고, 상기 복수의 제1의 입출력 셀의 어느 하나인 대상 셀과 상기 복수의 제2의 입출력 셀 중 상기 대상 셀의 부근의 셀에 대해 상기 돌출한 일부를 포함하는 영역을 통하여 소정의 전위를 공급하는 전위 공급부를 구비하는 것을 특징으로 하는 반도체 집적 회로.
  2. 제 1항에 있어서,
    상기 전위 공급부는,
    상기 복수의 제1 또는 제2의 입출력 셀에 따라 띠형상으로 형성되어 제1의 전위를 공급하는 제1의 공급부와,
    상기 제1의 공급부에 따라 띠형상으로 형성되어 제2의 전위를 공급하는 제2의 공급부를 구비하고,
    상기 제1의 공급부는 소정의 위치에서 분단되어 있고,
    상기 제2의 공급부의 일부는, 상기 분단된 위치를 향하여 돌출하여 있는 것을 특징으로 하는 반도체 집적 회로.
  3. 제 1항에 있어서,
    상기 돌출한 일부는, 상기 일부 이외의 부분에서 떨어진 위치에 돌출하여 형성되는 것을 특징으로 하는 반도체 집적 회로.
  4. 제 1항에 있어서,
    상기 복수의 제1의 입출력 셀은, 상기 복수의 제2의 입출력 셀보다도 상기 전위 공급부에 가까운 위치에 배치되고,
    상기 전위 공급부는, 상기 복수의 제1의 입출력 셀 중 인접하는 2개의 셀의 각각에 와이어를 통하여 다른 전위를 공급하는 것을 특징으로 하는 반도체 집적 회로.
  5. 제 1항에 있어서,
    상기 반도체 집적 회로 기판상에 형성된 회로 블록과,
    상기 소정의 전위가 공급되는 상기 제1 및 제2의 입출력 셀로부터 상기 회로 블록에의 경로상에 형성된 전원 공급 배선과,
    상기 소정의 전위가 공급되는 상기 제1 및 제2의 입출력 셀의 각각에서 형성되어 상기 전위 공급부와 와이어에 의해 접속되는 복수의 본딩 패드와,
    상기 전원 공급 배선상에서 상기 제1 및 제2의 입출력 셀과 상기 회로 블록과의 사이의 위치에 형성되어 테스트 프로브가 눌러대어지는 테스트 패드를 더 구비하는 것을 특징으로 하는 반도체 집적 회로.
  6. 제 1항에 있어서,
    상기 소정의 전위가 공급되는 상기 제1 및 제2의 입출력 셀로부터 상기 회로 블록에의 경로상에 형성된 전원 공급 배선을 더 구비하고,
    상기 복수의 제1의 입출력 셀과 상기 복수의 제2의 입출력 셀은 지그재그 배열되어 있는 것을 특징으로 하는 반도체 집적 회로.
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