KR20090025239A - 패드 및 입출력(ｉ／ｏ) 셀을 갖는 집적 회로 - Google Patents

패드 및 입출력(ｉ／ｏ) 셀을 갖는 집적 회로 Download PDF

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KR20090025239A
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bond pad
pad
pads
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투안 엔. 트란
나트 디. 보
버튼 제이. 카펜터
대 와이. 홍
제임스 더블유. 밀러
켄달 디. 필립스
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프리스케일 세미컨덕터, 인크.
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Abstract

패드(20)는 제1 I/O 셀(14)에 전기적으로 접속되면서 또한 물리적으로 제2 I/O 셀(16)의 활성 회로의 위에 있다. 패드(20)는 제2 I/O 셀(16)의 위에 있지만, 패드(20)는 그 I/O 셀(16)에 전기적으로 접속되지 않는다. 그러한 패턴은 I/O 셀들(예를 들면, 300-310)이 대응하는 패드들(320-324 및 330-335)보다 더 미세한 피치를 가질 수 있도록 임의의 원하는 방식으로 되풀이될 수 있다. 또한, 패드들의 사이즈는 증가될 수 있지만(예를 들면, 패드(131)는 패드(130)보다 더 클 수 있다) I/O 셀들(132-135)의 폭 "c"는 증가될 필요가 없다. 그러한 패턴(예를 들면 500)은 하나 이상의 치수에서 요구되는 영역이 최소화될 수 있도록 배열될 수 있다.
집적 회로, 패드, I/O 셀

Description

패드 및 입출력(Ｉ／Ｏ) 셀을 갖는 집적 회로{INTEGRATED CIRCUIT HAVING PADS AND INPUT/OUPUT(I/O) CELLS}
본 발명은 집적 회로에 관한 것으로, 특히, 패드 및 입출력 셀을 갖는 집적 회로에 관한 것이다.
집적 회로 상에 형성된 회로의 물리 기하학적 형상들이 축소됨에 따라서, 예를 들면, 본드 패드 및 프로브 패드와 같은 패드들이 회로와 같은 정도로 축소될 경우 큰 문제가 생길 수 있다. 패드들에의 접속들을 만드는 데 이용되는 장비는 패드들에 대하여 요구되는 크게 축소된 기하학적 형상들을 적절히 다루지 못할 수 있다. 또한, 보다 작은 패드들을 이용하는 접속들은 신뢰할 만하지 않을 수도 있다.
본 발명은 첨부 도면들에 의해 제한되지 않고 예로서 도시된다. 첨부 도면들에서 같은 참조 부호들은 유사한 구성 요소들을 나타낸다.
도 1은 본 발명의 일 실시예에 따른 패드 부분을 갖는 집적 회로의 평면도를 도시한다.
도 2-9는 본 발명의 대체 실시예들에 따른 도 1의 집적 회로의 패드 부분의 평면도를 도시한다.
도 10은 본 발명의 일 실시예에 따른 도 5의 집적 회로의 패드 부분의 단면도를 도시한다.
도 11 내지 14는 본 발명의 대체 실시예들에 따른 도 1의 집적 회로의 패드 부분의 평면도를 도시한다.
당업자라면 도면들 내의 구성 요소들이 간단명료함을 위하여 도시되어 있고 반드시 일정한 비례로 그려지지는 않았다는 것을 알 것이다. 예를 들면, 본 발명의 실시예들에 대한 이해의 증진을 돕기 위해 도면들 내의 구성 요소들 중 일부의 치수들은 다른 구성 요소들에 대하여 과장될 수 있다.
집적 회로들 상의 보다 작은 물리 기하학적 형상들뿐만 아니라 I/O 셀들의 수가 증가함에 따라 보다 작은 피치 I/O 셀들 및 보다 작은 대응하는 본드 패드들에 대한 필요가 생겼다. 보다 작은 피치 본드 패드들은 실질적으로 보다 작은 본드 패드 사이즈 및 피치를 의미한다. 유감스럽게도 많은 경우, 본드 패드 사이즈 및 피치는 와이어 본드 도구들의 능력보다 더 빠르게 축소하고 있다. 보다 작은 본드 패드 사이즈는 보다 작은 볼 본드 직경을 요구할 것이다. 볼 본드들의 보다 작은 기하학적 형상은 제조 수율을 감소시키고 장기간 상호접속 신뢰도를 감소시킨다. 이는 보다 작은 볼 본드들은 통상적으로 보다 작은 와이어 직경 및 와이어 본드 장비의 보다 작은 툴링(tooling) 치수를 요구하기 때문이다. 한 가지 유용한 목적은 관련 I/O 셀들의 보다 미세한 피치를 유지하면서 더 큰 볼 본드를 허용하도 록 본딩 패드 사이즈를 크게 하는 것이다. 또한 집적 회로가 요구하는 다이 사이즈 또는 반도체 면적을 증가시키지 않거나 최소한도로 증가시키는 것이 바람직하다. 이와 유사하게, 또한, 관련 I/O 셀들의 보다 미세한 피치를 유지하면서 프로브 패드 사이즈를 크게 함으로써 덜 비싼 프로브 장비로 보다 용이하게 프로브가 수행될 수 있도록 하는 것이 바람직하다.
도 1은 본 발명의 일 실시예에 따른, 코어 영역(514), I/O 영역(11), 및 I/O 부분(12)을 갖는 집적 회로(IC)(10)의 평면도를 도시한다. 도시된 실시예에서, I/O 부분(12)은 I/O 영역(11) 내에 위치한다. I/O 영역(11)은 IC(10)에 대한 I/O 셀들 및 패드들이 위치하는 IC(10)의 영역이다. 일 실시예에서, I/O 영역(11)은 집적 회로(10)의 주변 영역의 전부 또는 대부분 주위에 위치한다. IC(10)의 대체 실시예들은 IC(10) 상의 어디든지 I/O 영역(11)을 위치시킬 수 있다. 또한, 대체 실시예들에서, I/O의 기하학적 형상은 직사각형이 아닐 수 있고, 임의의 원하는 형상 또는 형상들일 수 있다. 또한, 대체 실시예들에서, I/O 영역(11)은 임의의 수의 불연속 형상들로 이루어질 수 있다.
도 2는 도 1의 집적 회로(10)의 패드 부분(12) 또는 I/O 부분(12)의 일 실시예를 도시한다. 일 실시예에서, 부분(12)은 복수의 I/O 셀들(14, 16)을 포함한다. "I/O 셀"이라는 용어는 입력만의 셀, 출력만의 셀, 또는 입력 및 출력 셀을 포함한다는 것에 유의한다. 마찬가지로 "I/O 패드" 및 "패드"라는 용어들은 입력 신호만, 출력 신호만, 또는 입력 신호와 출력 신호 둘 다를 전달하는 패드를 포함한다. 여기서 사용될 때, "I/O 패드들"이라는 용어는 하나 이상의 본드 패드들 및/또는 하나 이상의 프로브 패드들을 포함한다. 본드 패드들은 또한 와이어 본드 패드들, 범프 본드 패드들, 또는 임의의 다른 타입의 본드 패드를 포함할 수 있다.
물리적 레이아웃에서, I/O 셀들(예를 들면, 도 9의 I/O 셀들(300-310, 350-360))은 서로 인접하여 배치되어 IC(10)의 특정 영역(예를 들면, 도 1의 I/O 영역(11))을 차지하는 I/O 셀들의 하나 이상의 선형 뱅크들(linear banks)을 형성한다. 일부 실시예들에서, 각 I/O 셀(14, 16)(도 2 참조)은 동일한 구조를 갖고 각각 본드 패드(20, 18)를 포함한다. 대체 실시예들에서, 하나 이상의 I/O 셀들(14, 16)은 상이한 구조를 가질 수 있고 그럼에도 불구하고 각각 본드 패드들(20, 18)을 이용할 수 있다. 본드 패드들(18, 20) 각각은 IC(10) 내부의 회로와, IC(10) 외부의 회로(도시되지 않음) 간의 상호접속점(interconnection point)으로서 이용될 수 있다는 것에 유의한다.
도 2는 제1 I/O 셀(14)에 전기적으로 접속되면서 또한 물리적으로 제2 I/O 셀(16)의 활성 회로의 위를 덮는(overlaying) 본드 패드(20)를 도시한다. 본드 패드(18)는 I/O 셀(16)에 전기적으로 접속되면서 또한 물리적으로 제2 I/O 셀(14)의 활성 회로의 위를 덮고 있다. I/O 셀(14)은 패드(20)에 전기적으로 접속되고, I/O 셀(16)은 패드(18)에 전기적으로 접속된다는 것에 유의한다. 패드(18)는 와이어 본딩이 수행될 때 볼 본드(도시되지 않음)를 위한 의도된 영역인 피본딩 영역(bonded regioin)(22)을 갖는다. 패드(20)는 와이어 본딩이 수행될 때 볼 본드(도시되지 않음)를 위한 의도된 영역인 피본딩 영역(24)을 갖는다. 패드들(18, 20)이 인접한 I/O 셀들(각각, 14 및 16)의 위에 있도록 함으로써, 패드들(18, 20) 의 사이즈가 증가될 수 있고, 따라서 볼 본드들의 직경이 증가될 수 있다는 것에 유의한다. 볼 본드들의 사이즈를 증가시킴으로써 상호접속(예를 들면, 와이어 본드)의 제조성(manufacturability) 및 장기간 신뢰도가 향상된다.
도 2에서 도시된 실시예에서 본드 패드들(18, 20)은 하나의 수평 행(horizontal row)에 배치되어 있지 않다는 것에 유의한다. 여기서 사용되는 바와 같이, 수평이라는 용어는 "x" 방향을 지칭하고, "수직"이라는 용어는 "y" 방향을 지칭한다. 대신, 패드들(18, 20)은 서로에 대하여 수직으로 변위(displace)되어 있어 각 본드 패드(18, 20)는 본드 패드들(18, 20)의 겹침 없이 수평 방향으로 폭이 넓혀질 수 있다. 만일 본드 패드들(18, 20)이 동일한 수평 행에 나란히 배치되었다면, 그것들은 겹치지 않도록 보다 폭이 좁을 필요가 있을 것이다. 보다 폭이 좁은 본드 패드들은 보다 작은 볼 본드 직경을 필요로 하였을 것이다. 볼 본드 패드들의 보다 작은 기하학적 형상은 제조 수율을 감소시켰을 것이고 장기간 상호접속 신뢰도를 감소시켰을 것이다. 이것은 바람직하지 않았다.
도시된 실시예에 있어서, 도면에서의 "x" 방향은 IC(10)의 바깥쪽 에지와 평행이고, "y" 방향은 IC(10)의 바깥쪽 에지에 대해 수직하다는 것에 유의한다. 예를 들면, 도 9를 참조하면, I/O 셀들(300-310)에 대한 "x" 방향은 에지(396)와 평행이고 I/O 셀들(300-310)에 대한 "y" 방향은 에지(396)에 대해 수직이며, 유사하게 I/O 셀들(350-360)에 대한 "x" 방향은 에지(398)와 평행이고 I/O 셀들(350-360)에 대한 "y" 방향은 에지(398)에 대해 수직이다.
여기서 사용될 때, "I/O 셀"이라는 용어는 일반적으로 여러 가지 다양한 목 적을 위한 활성 디바이스들 및 도체들을 포함한다고 추정되고, 그 목적들은, 예를 들면, 통상의 I/O 기능을 위한 것, ESD(정전기 방전) 보호를 위한 것, 모든 이들 디바이스들 간의 로컬 상호접속을 위한 것, 및 전원 및/또는 접지 버스들(여기서는 전원 버스들(power buses)라 불림)을 위한 것 등이다. 일 실시예에서, 전원 버스들은 필요한 전원 및/또는 접지 전압들을 셀들(예를 들면, 14, 16)에, 본드 패드들(예를 들면, 18, 20)에, 및/또는 프로브 패드들(예를 들면, 도 5의 60, 61)에 제공한다. 일부 실시예들에 있어서, 본드 패드들 및 프로브 패드들은 IC(10)를 넘어선 외부 세계에의 전기적 결합을 제공하다. 일부 실시예들에 있어서, 통상의 I/O 기능을 위해 사용되는 활성 디바이스들은, 예로서, p-채널 전계 효과 트랜지스터(예를 들면, PMOSFET) 및 n-채널 전계 효과 트랜지스터(예를 들면, NMOSFET), 출력 드라이버, 전치 드라이버(predriver) 회로, 입력 버퍼, 및 통상의 I/O 동작을 위해 전형적으로 포함되는 다른 회로 구성 부품들을 포함한다. 대체 실시예들은 I/O 셀 내에 임의의 원하는 디바이스 또는 디바이스들을 사용할 수 있다.
도시된 실시예에서, 본드 패드(18)의 폭은 I/O 셀(16)의 폭보다 더 넓고, 본드 패드(20)의 폭은 I/O 셀(14)의 폭보다 더 넓다는 것에 유의한다. 여기서 사용될 때, "더 넓다(wider)"라는 용어는 "x" 방향을 지칭한다는 것에 유의한다. 더 넓은 패드들(예를 들면, 18)이 형성되어 사용될 수 있는 것은 패드(예를 들면, 18)는 I/O 셀(예를 들면, 16)로부터 신호를 통신하기 위해 그 I/O 셀(예를 들면, 16)에 접속되면서 또한 상이한 I/O 셀(예를 들면, 14) 위에 있도록 허용된다는 사실 때문이다. 더 넓은 패드들(18, 20)은 이 패드들(18, 20)에 대해 더 많이 신뢰할 만하고 제조 가능한 와이어 본드들을 허용한다. 도시된 실시예에서의 이들 폭에 있어서, 본드 패드 폭 및 I/O 셀 폭은 실질적으로 평행한 라인들을 따라서 측정된다는 것에 유의한다. 또한 I/O 셀(14) 및 I/O 셀(16)은 인접해 있다는 것에 유의한다.
도 3은 본 발명의 대체 실시예에 따른 도 1의 집적 회로(10)의 패드 부분(12)의 평면도를 도시한다. 여기서 사용될 때, "전원 본드 패드(power bond pad)"라는 용어는 전원 또는 접지 상호접속을 위해 사용되는 본드 패드(예를 들면, 34, 35)를 지칭한다. 유사하게, 여기서 사용될 때, "신호 본드 패드"라는 용어는 신호의 상호접속을 위해 사용되는 본드 패드(예를 들면, 32, 33)를 지칭하고, 여기서 신호는 단지 전원 또는 접지를 제공하는 것이 아니다. 각 신호 본드 패드(예를 들면, 32) 및 그의 대응하는 신호 피본딩 영역(예를 들면, 36)은 그와 전기적으로 접속되는 하나의 I/O 셀과 관련된다는 것에 유의한다. 그러나, 각 신호 본드 패드는 IC(10) 상에서 원하는 곳은 어디든지 위치할 수 있고 더 이상 그의 관련된 I/O 셀 위에 있을 필요가 없다. 각 전원 본드 패드(예를 들면, 34) 및 그의 대응하는 전원 피본딩 영역(예를 들면, 38)은 그와 전기적으로 접속되는 하나의 전원 상호접속 도체(power interconnect conductor)(도시되지 않음)와 관련된다. 이 전원 상호접속 도체는 대응하는 I/O 셀(예를 들면, 30)의 일부라고 생각될 수 있다.
각 신호 본드 패드(예를 들면, 32, 33) 및 전원 본드 패드(예를 들면, 34, 35)는 IC(10) 상에서 원하는 곳은 어디든지 위치할 수 있다는 것에 유의한다. 특히, 전원 본드 패드들은 다이 에지에 제한되지 않고, 신호 본드 패드들은 내부에 제한되지 않으며, 대체 실시예들은 본드 패드들(32 및 33)을 전원 본드 패드들로서 갖고, 본드 패드들(34 및 35)을 신호 본드 패드들로서 가질 수 있다. 추가 대체 실시예들은 본드 패드들(32 및 34)을 전원 본드 패드들로서 갖고, 본드 패드들(33 및 35)을 신호 본드 패드들로서 가질 수 있다. 그러나, 하부 층들(underlying layers)은 와이어 본딩 프로세스의 충격을 견디어 내야 한다는 사실 때문에, 신호 본드 패드들 및 전원 본드 패드들은 일반적으로 I/O 셀들(예를 들면, 30, 31) 위에 배치된다. 또한, 일부 실시예들에서, 전원 및 접지 버스들은 I/O 셀들의 일부로서 I/O 셀을 통하여 라우팅된다. 대체 실시예들에서, 전원 버스들은 I/O 셀들을 통하여 라우팅되지 않을 수 있고, IC(10) 상의 어떤 다른 곳에서 라우팅될 수 있다.
도 3은 도 1의 집적 회로(10)의 패드 부분(12) 또는 I/O 부분(12)의 일 실시예를 도시한다. 일 실시예에서, 부분(12)은 복수의 I/O 셀들(30, 31)을 포함한다. 본드 패드들(32, 34)은 제1 I/O 셀(30)에 전기적으로 접속되면서 또한 물리적으로 제2 I/O 셀(31)의 활성 회로의 위를 덮고 있다. 본드 패드들(33, 35)은 제1 I/O 셀(31)에 전기적으로 접속되면서 또한 물리적으로 제2 I/O 셀(30)의 활성 회로의 위를 덮고 있다. I/O 셀(30)은 패드들(32, 34)에 전기적으로 접속되고, I/O 셀(31)은 패드들(33, 35)에 전기적으로 접속된다는 것에 유의한다. 패드(32)는 와이어 본딩이 수행될 때 볼 본드(도시되지 않음)를 위한 의도된 영역인 피본딩 영역(36)을 갖는다. 패드(34)는 와이어 본딩이 수행될 때 볼 본드(도시되지 않음)를 위한 의도된 영역인 피본딩 영역(38)을 갖는다. 패드(33)는 와이어 본딩이 수행될 때 볼 본드(도시되지 않음)를 위한 의도된 영역인 피본딩 영역(37)을 갖는다. 패 드(35)는 와이어 본딩이 수행될 때 볼 본드(도시되지 않음)를 위한 의도된 영역인 피본딩 영역(39)을 갖는다. 패드들(32, 34 및 33, 35)이 인접한 I/O 셀들(각각, 31 및 30)의 위에 있도록 함으로써, 패드들(32-35)의 사이즈가 증가될 수 있고, 따라서 볼 본드들의 직경이 증가될 수 있다는 것에 유의한다. 볼 본드들의 사이즈를 증가시킴으로써 상호접속(예를 들면, 와이어 본드)의 제조성 및 장기간 신뢰도가 향상된다.
도 3의 실시예가 도 2의 실시예와 다른 한 가지 점은 개별 행들에 본드 패드들(32, 33)을 배치할 만큼 수직 공간이 충분하지 않다는 점이라는 것에 유의한다. 마찬가지로, 개별 행들에 본드 패드들(33, 34)을 배치할 만큼 수직 공간이 충분하지 않고, 개별 행들에 본드 패드들(34, 35)을 배치할 만큼 수직 공간이 충분하지 않다. 따라서, 패드들(18 및 20) 간에 전체 수직 변위(즉, 완전한 스태거링(full staggering))을 도시하는 도 2와 달리, 도 3은 패드들(32 및 33) 간에, 패드들(33 및 34) 간에, 및 패드들(34 및 35) 간에 부분적 수직 변위(즉, 부분적 스태거링(partial staggering))만을 도시한다. 그 결과, 본드 패드들(32 및 33)은 "y" 방향으로 부분적으로만 스태거링된다. 마찬가지로, 본드 패드들(33 및 34)은 "y" 방향으로 부분적으로만 스태거링되고, 본드 패드들(34 및 35)은 "y" 방향으로 부분적으로만 스태거링된다.
또한, 도 3의 본드 패드들(32-35)의 육각형 형상은, 완전한 스태거링이 아니라 부분적 스태거링이 이용되는 경우, 타이트한 패킹(tight packing)에 적합하다. 대체 실시예들은 본드 패드들(32-35)에 대하여, 예를 들면, 정사각형, 마름모꼴, 직사각형, 팔각형, 원형, 타원형, 곡선 형상 등과 같은, 임의의 원하는 형상들 또는 형상들의 조합을 이용할 수 있다는 것에 유의한다. 다른 실시예들은 원하는 컴팩트성(compactness)으로 패킹하는 임의의 다각형 또는 곡선 형상 또는 형상들 및 변화하는 방위들(varying orientation)을 이용할 수 있다.
도 2의 실시예와 달리, 도 3에서 도시된 각 I/O 셀(30, 31)은 그것에 접속된 복수의 본드 패드들(예를 들면, I/O 셀(30)에 대한 패드들(32, 34))을 갖는다. 일 실시예에서, 본드 패드들 중 하나의 본드 패드(예를 들면, 34)는 전원 본드 패드이고 I/O 셀(30)에 위치하는 전원 또는 접지 버스 부분들에 접속하고, 다른 본드 패드(예를 들면, 32)는 신호 본드 패드이고 I/O 셀(30)로/로부터 I/O 신호를 통신하기 위하여 I/O 셀(30) 자체 내의 회로에 접속한다. 대체 실시예에서는, 단일 행의 본드 패드들만을 갖는 부분적 스태거링이 있을 수 있다. 즉, 본드 패드들(32 및 33)은 부분적으로 스태거링된 방식으로 배열될 수 있고, 본드 패드들(34 및 35)은 생략될 수 있다. 본드 패드들(32-35) 내의 작은 사각형들은 그 각각의 본드 패드들(32-35)에의 하부 접속(underlying connection)을 이루는 데 이용되는 비아(via)들을 나타낸다는 것에 유의한다. 일 실시예에서, IC(10)의 에지에 더 가까운 본드 패드들(예를 들면, 34, 35)은 전원 본드 패드들로서 이용되고, IC(10)의 에지로부터 더 멀리 있는 본드 패드들(예를 들면, 32, 33)은 신호 본드 패드들로서 이용된다.
일부 실시예들에 있어서, I/O 셀들(30, 31) 내의 피본딩 영역들(36-39) 아래의 상호접속층들(예를 들면, 전원 및 접지 버스들)에 대한 제한적인 레이아웃 디자 인 룰들은 와이어 본딩 동안의 손상을 방지하기 위해 이용된다는 것에 유의한다. 제한적인 레이아웃 디자인 룰들은 와이어 본딩 프로세스의 물리적 응력 동안에 IC(10)에 대한 손상을 방지하기에 충분한 구조적 지지를 제공한다. 그러나, 대부분의 IC들(10)은 IC(10)의 다른 부분들(예를 들면, 메모리, 실행 유닛, 레지스터, 상태 머신, 제어 논리, 산술 논리, 타이머 등과 같은, 기능 회로가 위치할 수 있는 도 1의 코어 영역(514)) 내의 상호접속층들에 대하여 이러한 동일한 제한적인 레이아웃 디자인 룰들을 갖지 않는다. 따라서, 영역(514) 위에 피본딩 영역들(36-39)을 배치하는 능력에 상당한 제한이 있을 수 있다. 더 제한적인 레이아웃 룰들이 이용되지 않는 한, 영역(514) 내의 하부 활성 회로와 피본딩 영역들(36-39) 간의 상호접속층들은 하부 회로, 특히 유전층들을 와이어 본딩 동안의 손상으로부터 보호하기에 충분하지 않을 수 있다. 영역(514)에서 이러한 더 제한적인 레이아웃 룰들을 이용하는 것은 일반적으로 바람직하지 않은데, 이는 더 제한적인 레이아웃 룰들은 디자인 유연성을 감소시키고 더 많은 반도체 영역을 필요로 할 수 있기 때문이다. 따라서, 일부 실시예들에 있어서, 피본딩 영역들(36-39)은 I/O 영역(11)에 위치하는 것으로 제한된다.
도 4는 본 발명의 대체 실시예에 따른 도 1의 집적 회로(10)의 패드 부분(12)의 평면도를 도시한다. 도 4에서 도시된 실시예는 본드 패드들(42-45)에 대하여 팔각형 형상들을 이용한다는 것에 유의한다. 이유는 팔각형 형상은 패드의 정점들(vertices)을 45도 또는 90도로 제한하는 CAD(computer aided design) 도구들과 더 호환성이 있을 수 있기 때문이다. 따라서, 육각형 형상에 의해 요구되는 30도 및 60도의 정점들은, 집적 회로들을 설계하는 데 이용되는 일부 CAD 도구들에 의해 지원되지 않거나, 용이하게 지원되지 않을 수 있다. 다시, 본드 패드들(예를 들면, 42-46)에 대하여 이용되는 형상들은 임의의 원하는 형상일 수 있지만, 일부 형상들은 특정 실시예들에서 이점이 있을 수 있다.
계속해서 도 4를 참조하면, 본드 패드들(42, 44)은 제1 I/O 셀(40)에 전기적으로 접속되면서 또한 물리적으로 제2 I/O 셀(41)의 활성 회로의 위를 덮고 있다. 본드 패드들(43, 45)은 제1 I/O 셀(41)에 전기적으로 접속되면서 또한 물리적으로 제2 I/O 셀(40)의 활성 회로의 위를 덮고 있다. I/O 셀(40)은 패드들(42, 44)에 전기적으로 접속되고, I/O 셀(41)은 패드들(43, 45)에 전기적으로 접속된다는 것에 유의한다. 패드(42)는 와이어 본딩이 수행될 때 볼 본드(도시되지 않음)를 위한 의도된 영역인 피본딩 영역(46)을 갖는다. 패드(44)는 와이어 본딩이 수행될 때 볼 본드(도시되지 않음)를 위한 의도된 영역인 피본딩 영역(48)을 갖는다. 패드(43)는 와이어 본딩이 수행될 때 볼 본드(도시되지 않음)를 위한 의도된 영역인 피본딩 영역(47)을 갖는다. 패드(45)는 와이어 본딩이 수행될 때 볼 본드(도시되지 않음)를 위한 의도된 영역인 피본딩 영역(49)을 갖는다. 패드들(42, 44 및 43, 45)이 인접한 I/O 셀들(각각, 41 및 40)의 위에 있도록 함으로써, 패드들(42-45)의 사이즈가 증가될 수 있고, 따라서 볼 본드들의 직경이 증가될 수 있다는 것에 유의한다. 볼 본드들의 사이즈를 증가시킴으로써 상호접속(예를 들면, 와이어 본드)의 제조성 및 장기간 신뢰도가 향상된다.
도 5는 본 발명의 대체 실시예에 따른 도 1의 집적 회로(10)의 패드 부 분(12)의 평면도를 도시한다. 도 5는 프로브 패드(60) 및 본드 패드(52)로부터 동일 신호를 통신하기 위해 그의 대응하는 본드 패드(60)에 전기적으로 연결되는 개별 프로브 패드(60)의 이용을 도시한다. 그의 대응하는 본드 패드(53)에 전기적으로 연결되는 개별 프로브 패드(61)도 도시되어 있다. 프로브 패드(60)는 본드 패드(52)의 연장부로서 구현될 수 있고, 프로브 패드(61)는 본드 패드(53)의 연장부로서 구현될 수 있다. 프로브 패드(60)는 프로빙이 수행될 때 프로브 팁(probe tip)(도시되지 않음) 터치다운(touchdown) 및 스크럽(scrub)을 위한 의도된 영역인 프로브 영역(62)을 갖는다. 프로브 패드(61)는 프로빙이 수행될 때 프로브 팁(도시되지 않음) 터치다운 및 스크럽을 위한 의도된 영역인 프로브 영역(63)을 갖는다. 도시된 실시예에서, 본드 패드들(54 및 55)은 전원 및/또는 접지 전기 접속을 생성하기 위하여 와이어 본딩이 수행될 때 볼 본드(도시되지 않음)를 위한 의도된 영역인 피본딩 영역들(58 및 59)을 갖는다. 본드 패드들(54 및 55)에 대한 대응하는 프로브 영역들은 IC(10) 상의 어떤 다른 곳에 있을 수 있다.
프로브 프로세스는 일반적으로 와이어 본딩에 의해 가해지는 것과 같은 수직력을 하부 회로에 가하지 않는다는 것에 유의한다. 따라서, 프로브 영역들(62, 63)은 I/O 셀들(예를 들면, 50, 51) 위에 있을 필요가 없고 영역(514) 위에 있도록 연장될 수 있다. 일 실시예에서, 본드 패드들(52-55) 및 프로브 패드들(60, 61)은 알루미늄으로 형성된다. 대체 실시예들에서, 본드 패드들(52-55) 및 프로브 패드들(60, 61)은 임의의 도전성 재료로 형성될 수 있다. 알루미늄은 하부 상호접속층들에 대하여 상이한 재료(예를 들면, 구리)가 이용되는 경우에도 본드 패드들(52- 55) 및 프로브 패드들(60, 61)에 대하여 이용될 수 있다는 것에 유의한다. 일 실시예에 있어서, 프로브 패드들(60, 61)은 패시베이션 층 위에 형성될 수 있고, 따라서 영역(514) 위에 형성될 수 있다는 것에 유의한다. 본드 패드들(52, 53)도 프로브 패드들(60, 61)처럼 패시베이션 위에 형성될 수 있다는 것에 유의한다.
일부 실시예들에서는, 개별 프로브 및 와이어 본드 영역들을 갖는 것이 유익할 수 있다. 프로브 니들(probe needle)은 (프로브 프로세스 동안에) 패드 영역의 상부 층을 물리적으로 손상시킬 수 있고, 따라서 프로브 및 와이어 본딩에 대하여 동일한 패드들이 이용되는 경우에는 본드 신뢰도 및 제조성에 부정적으로 영향이 미칠 수 있다.
도 5는 본 발명의 대체 실시예에 따른 도 1의 집적 회로(10)의 패드 부분(12)의 평면도를 도시한다. 일 실시예에서, 본드 패드들(54, 55)은 전원 본드 패드들로서 이용되고 본드 패드들(52, 53)은 신호 본드 패드들로서 이용된다. 각 신호 본드 패드(예를 들면, 52) 및 그의 대응하는 신호 피본딩 영역(예를 들면, 56)은 그와 전기적으로 접속되는 하나의 I/O 셀과 관련된다는 것에 유의한다. 그러나, 각 신호 본드 패드는 IC(10) 상에서 원하는 곳은 어디든지 위치할 수 있고 더 이상 그의 관련된 I/O 셀 위에 있을 필요가 없다. 각 전원 본드 패드(예를 들면, 54) 및 그의 대응하는 전원 피본딩 영역(예를 들면, 58)은 그와 전기적으로 접속되는 하나의 전원 상호접속 도체(도시되지 않음)와 관련된다. 이 전원 상호접속 도체는 대응하는 I/O 셀(예를 들면, 50)의 일부라고 생각될 수 있다.
각 신호 본드 패드(예를 들면, 52, 53) 및 전원 본드 패드(예를 들면, 54, 55)는 IC(10) 상에서 원하는 곳은 어디든지 위치할 수 있다는 것에 유의한다. 그러나, 하부 층들은 와이어 본딩 프로세스의 충격을 견디어 내야 한다는 사실 때문에, 신호 본드 패드들 및 전원 본드 패드들은 일반적으로 I/O 셀들(예를 들면, 50, 51) 위에 또는 I/O 영역(11) 내에 배치된다. 또한, 일부 실시예들에서, 전원 및 접지 버스들은 I/O 셀들의 일부로서 I/O 셀을 통하여 라우팅된다. 대체 실시예들에서, 전원 버스들은 I/O 셀들을 통하여 라우팅되지 않을 수 있고, IC(10) 상의 어떤 다른 곳에서 라우팅될 수 있다.
도 5는 도 1의 집적 회로(10)의 패드 부분(12) 또는 I/O 부분(12)의 일 실시예를 도시한다. 일 실시예에서, 부분(12)은 복수의 I/O 셀들(50, 51)을 포함한다. 본드 패드들(52, 54)은 제1 I/O 셀(50)에 전기적으로 접속되면서 또한 물리적으로 제2 I/O 셀(51)의 활성 회로의 위를 덮고 있다. 본드 패드들(53, 55)은 제1 I/O 셀(51)에 전기적으로 접속되면서 또한 물리적으로 제2 I/O 셀(50)의 활성 회로의 위를 덮고 있다. I/O 셀(50)은 패드들(52, 54)에 전기적으로 접속되고, I/O 셀(51)은 패드들(53, 55)에 전기적으로 접속된다는 것에 유의한다. 패드(52)는 와이어 본딩이 수행될 때 볼 본드(도시되지 않음)를 위한 의도된 영역인 피본딩 영역(56)을 갖는다. 패드(54)는 와이어 본딩이 수행될 때 볼 본드(도시되지 않음)를 위한 의도된 영역인 피본딩 영역(58)을 갖는다. 패드(53)는 와이어 본딩이 수행될 때 볼 본드(도시되지 않음)를 위한 의도된 영역인 피본딩 영역(57)을 갖는다. 패드(55)는 와이어 본딩이 수행될 때 볼 본드(도시되지 않음)를 위한 의도된 영역인 피본딩 영역(59)을 갖는다.
패드들(52, 54 및 53, 55)이 인접한 I/O 셀들(각각, 51 및 50)의 위에 있도록 함으로써, 패드들(52-55)의 사이즈가 증가될 수 있고, 따라서 볼 본드들의 직경이 증가될 수 있다는 것에 유의한다. 볼 본드들의 사이즈를 증가시킴으로써 상호접속(예를 들면, 와이어 본드)의 제조성 및 장기간 신뢰도가 향상된다. 또한, 본드 패드(54) 내의 작은 사각형들(400)은 I/O 셀(50) 내의 도체들로부터 본드 패드(54)에의 하부 접속을 이루는 데 이용되는 비아들을 나타낸다. 유사하게, 본드 패드(55) 내의 작은 사각형들(401)은 I/O 셀(51) 내의 도체들로부터 본드 패드(55)에의 하부 접속을 이루는 데 이용되는 비아들을 나타낸다.
도 6은 본 발명의 대체 실시예에 따른 도 1의 집적 회로(10)의 패드 부분(12)의 평면도를 도시한다. 도 6은, 프로브 영역들(82, 83)이 상부에서 정렬하도록 프로브 패드(81)의 길이가 수직으로 연장되는 것을 제외하고는, 도 5와 유사하다. 일부 실시예에 있어서, 이러한 정렬은 프로프 프로세스 및 프로브 카드 유지 관리를 용이하게 하는데, 이는 측면 상의 모든 니들들이 일직선으로 있도록 되어 있을 때 프로브 니들들의 정렬을 확인하기가 더 용이하기 때문이다. 일부 실시예들에서는, 패드 연장부(84)가 본드 패드(74)에 추가됨으로써 84와 74가 함께 프로빙될 수 있는 영역을 생성하도록 할 수 있다. 이 프로브 영역은 와이어 본딩을 위해 이용되거나 이용되지 않을 수 있다. 일부 실시예들은 여분의 전원 본드 패드들(74)을 이용함으로써 이들 패드들 중 일부가 프로빙될 수 있고, 프로브 상의 와이어 본딩 손상(wire bonding over probe damage)의 문제를 피하기 위해 다른 부분이 와이어 본딩될 수 있도록 할 수 있다.
도 6은 본 발명의 대체 실시예에 따른 도 1의 집적 회로(10)의 패드 부분(12)의 평면도를 도시한다. 일 실시예에서, 본드 패드들(74, 75)은 전원 본드 패드들로서 이용되고 본드 패드들(72, 73)은 신호 본드 패드들로서 이용된다. 각 신호 본드 패드(예를 들면, 72) 및 그의 대응하는 신호 피본딩 영역(예를 들면, 76)은 그와 전기적으로 접속되는 하나의 I/O 셀과 관련된다는 것에 유의한다. 그러나, 각 신호 본드 패드는 IC(10) 상에서 원하는 곳은 어디든지 위치할 수 있고 더 이상 그의 관련된 I/O 셀 위에 있을 필요가 없다. 각 전원 본드 패드(예를 들면, 74) 및 그의 대응하는 전원 피본딩 영역(예를 들면, 78)은 그와 전기적으로 접속되는 하나의 전원 상호접속 도체(도시되지 않음)와 관련된다. 이 전원 상호접속 도체는 대응하는 I/O 셀(예를 들면, 70)의 일부라고 생각될 수 있다.
각 신호 본드 패드(예를 들면, 72, 73) 및 전원 본드 패드(예를 들면, 74, 75)는 IC(10) 상에서 원하는 곳은 어디든지 위치할 수 있다는 것에 유의한다. 그러나, 하부 층들은 와이어 본딩 프로세스의 충격을 견디어 내야 한다는 사실 때문에, 신호 본드 패드들 및 전원 본드 패드들은 일반적으로 I/O 셀들(예를 들면, 70, 71) 위에 배치된다. 또한, 일부 실시예들에서, 전원 및 접지 버스들은 I/O 셀들의 일부로서 I/O 셀을 통하여 라우팅된다. 대체 실시예들에서, 전원 버스들은 I/O 셀들을 통하여 라우팅되지 않을 수 있고, IC(10) 상의 어떤 다른 곳에서 라우팅될 수 있다.
도 6은 도 1의 집적 회로(10)의 패드 부분(12) 또는 I/O 부분(12)의 일 실시예를 도시한다. 일 실시예에서, 부분(12)은 복수의 I/O 셀들(70, 71)을 포함한다. 본드 패드들(72, 74)은 제1 I/O 셀(70)에 전기적으로 접속되면서 또한 물리적으로 제2 I/O 셀(71)의 활성 회로의 위를 덮고 있다. 본드 패드들(73, 75)은 제1 I/O 셀(71)에 전기적으로 접속되면서 또한 물리적으로 제2 I/O 셀(70)의 활성 회로의 위를 덮고 있다. I/O 셀(70)은 패드들(72, 74)에 전기적으로 접속되고, I/O 셀(71)은 패드들(73, 75)에 전기적으로 접속된다는 것에 유의한다. 패드(72)는 와이어 본딩이 수행될 때 볼 본드(도시되지 않음)를 위한 의도된 영역인 피본딩 영역(76)을 갖는다. 패드(74)는 와이어 본딩이 수행될 때 볼 본드(도시되지 않음)를 위한 의도된 영역인 피본딩 영역(78)을 갖는다. 패드(73)는 와이어 본딩이 수행될 때 볼 본드(도시되지 않음)를 위한 의도된 영역인 피본딩 영역(77)을 갖는다. 패드(75)는 와이어 본딩이 수행될 때 볼 본드(도시되지 않음)를 위한 의도된 영역인 피본딩 영역(79)을 갖는다.
패드들(72, 74 및 73, 75)이 인접한 I/O 셀들(각각, 71 및 70)의 위에 있도록 함으로써, 패드들(72-75)의 사이즈가 증가될 수 있고, 따라서 볼 본드들의 직경이 증가될 수 있다는 것에 유의한다. 볼 본드들의 사이즈를 증가시킴으로써 상호접속(예를 들면, 와이어 본드)의 제조성 및 장기간 신뢰도가 향상된다.
도 7은 본 발명의 대체 실시예에 따른 도 1의 집적 회로(10)의 패드 부분(12)의 평면도를 도시한다. 도 7은, 도 6으로부터의 인접한 패드들(즉 74, 75)이 병합됨(전기적으로 및 물리적으로 접속됨)으로써 영역(108)은 프로브를 위해 이용될 수 있도록 하고 영역(109)은 와이어 본딩을 위해 이용될 수 있도록 하였다는 점을 제외하면, 도 6과 유사하다. 따라서, 와이어 본딩 영역(109)은 어떤 프로브 손상도 갖지 않을 것이다.
도 7을 참조하면, 일 실시예에서, 본드 패드(104)는 와이어 본드 영역(109)을 갖고 프로브 영역(108)을 갖는 전원 본드 패드로서 이용된다. 일 실시예에서, 본드 패드들(102, 103)은 신호 본드 패드들로서 이용된다. 각 신호 본드 패드(예를 들면, 102) 및 그의 대응하는 신호 피본딩 영역(예를 들면, 106)은 그와 전기적으로 접속되는 하나의 I/O 셀과 관련된다는 것에 유의한다. 그러나, 각 신호 본드 패드는 IC(10) 상에서 원하는 곳은 어디든지 위치할 수 있고 더 이상 그의 관련된 I/O 셀 위에 있을 필요가 없다. 전원 본드 패드(104) 및 그의 대응하는 전원 피본딩 영역들(예를 들면, 108 및 109)은 그와 전기적으로 접속되는 하나의 전원 상호접속 도체(도시되지 않음)와 관련된다. 이 전원 상호접속 도체는 대응하는 I/O 셀(예를 들면, 100)의 일부라고 생각될 수 있다.
전원 본드 패드(104)는 IC(10) 상에서 원하는 곳은 어디든지 위치할 수 있다는 것에 유의한다. 그러나, 하부 층들은 와이어 본딩 프로세스의 충격을 견디어 내야 한다는 사실 때문에, 전원 본드 패드들은 일반적으로 I/O 셀들(예를 들면, 100, 101) 위에 배치된다. 또한, 일부 실시예들에서, 전원 및 접지 버스들은 I/O 셀들의 일부로서 I/O 셀을 통하여 라우팅된다. 대체 실시예들에서, 전원 버스들은 I/O 셀들을 통하여 라우팅되지 않을 수 있고, IC(10) 상의 어떤 다른 곳에서 라우팅될 수 있다.
도 7은 도 1의 집적 회로(10)의 패드 부분(12) 또는 I/O 부분(12)의 일 실시예를 도시한다. 일 실시예에서, 부분(12)은 복수의 I/O 셀들(100, 101)을 포함한 다. 본드 패드(102)는 제1 I/O 셀(100)에 전기적으로 접속되면서 또한 물리적으로 제2 I/O 셀(101)의 활성 회로의 위를 덮고 있다. 본드 패드(103)는 제1 I/O 셀(101)에 전기적으로 접속되면서 또한 물리적으로 제2 I/O 셀(100)의 활성 회로의 위를 덮고 있다. 패드(102)는 와이어 본딩이 수행될 때 볼 본드(도시되지 않음)를 위한 의도된 영역인 피본딩 영역(106)을 갖는다. 패드(104)는 IC(10)의 적어도 일부를 프로빙하기 위한 프로브 니들을 받기 위한 의도된 영역인 영역(108)을 갖는다. 패드(104)는 또한 와이어 본딩이 수행될 때 볼 본드(도시되지 않음)를 위한 의도된 영역인 피본딩 영역(109)을 갖는다. 패드(103)는 와이어 본딩이 수행될 때 볼 본드(도시되지 않음)를 위한 의도된 영역인 피본딩 영역(107)을 갖는다.
패드들(102, 103 및 104)이 인접한 I/O 셀들(100, 101)의 위에 있도록 함으로써, 패드들(102-104)의 사이즈가 증가될 수 있고, 따라서 볼 본드들의 직경이 증가될 수 있고 프로브 영역의 면적이 증가될 수 있다는 것에 유의한다. 볼 본드들의 사이즈를 증가시킴으로써 상호접속(예를 들면, 와이어 본드)의 제조성 및 장기간 신뢰도가 향상된다.
도 8은 본 발명의 대체 실시예에 따른 도 1의 집적 회로(10)의 패드 부분(12)의 평면도를 도시한다. I/O 셀의 기능에 따라서 변화하는 사이즈의 I/O 셀들을 갖는 것이 가능하다는 것에 유의한다. 만일 I/O 셀이 수직 방향으로 연장될 수 있다면, 이제 본드 패드들(예를 들면, 130)을 실질적으로 더 크게(예를 들면, 131) 만들면서도 I/O 셀들의 동일한 수평 치수(피치)(값 "c"를 갖는 수평 "x" 치수 참조)를 유지하는 것이 가능하다. 그 결과, 본드 패드(131)는 본드 패드(130)보다 실질적으로 더 큰 사이즈 및 면적을 가질 수 있다.
하이 핀 카운트(high pin count) IC들은 종종 다이 사이즈를 크게 증가시키지 않고서 I/O 주변부 둘레의 단일 행에 모든 I/O 셀들을 맞출 수 없다. 일 실시예에서, 본 발명은 이러한 문제를 해결하는 데 이용될 수 있은데, 이는 본드 패드의 폭(예를 들면, 패드(131)의 폭)은 더 이상 I/O 셀의 폭("c")에 의해 제한되지 않기 때문이다. 이는 I/O 셀의 폭이 좁아지게 하면서도, 본드 패드의 폭을 유지하거나 또는 크게 할 수도 있다. 도 8에서 도시된 실시예에서, I/O 셀들(134, 135)의 폭 "c"는 I/O 셀들(132, 133)의 폭과 동일하지만, 본드 패드(131)의 폭은 "c"보다 실질적으로 더 크게 만들어질 수 있다.
치수 "a" 및 "b"는 프로브 패드 및 본드 패드로부터 동일한 신호를 통신하기 위해 그의 대응하는 본드 패드에 전기적으로 접속되는 개별 프로브 패드의 치수를 나타낸다.
패드(130)는 와이어 본딩이 수행될 때 볼 본드(도시되지 않음)를 위한 의도된 영역인 피본딩 영역(136)을 갖는다. 패드(131)는 와이어 본딩이 수행될 때 볼 본드(도시되지 않음)를 위한 의도된 영역인 피본딩 영역(137)을 갖는다. I/O 셀(134)의 더 큰 수직 치수 "e"를 이용함으로써, 패드(131)의 피본딩 영역(137)은 패드(130)의 피본딩 영역(136)보다 실질적으로 더 큰 사이즈를 가질 수 있고, 따라서 볼 본드들의 직경이 실질적으로 증가될 수 있다. 볼 본드들의 사이즈를 증가시킴으로써 상호접속(예를 들면, 와이어 본드)의 제조성 및 장기간 신뢰도가 향상된다.
일부 실시예들에 있어서, I/O 셀의 수직 치수는 증가될 수 있다(즉, I/O 셀들(134, 135)의 수직 치수 "e"는 I/O 셀들(132, 133)의 수직 치수 "d"보다 더 클 수 있다)는 것에 유의한다. 대부분의 IC 디자인들은 I/O 셀의 수평 치수에서보다 I/O 셀의 수직 치수에서 더 많은 연장의 유연성을 갖는다. 또한, 본드 패드 사이즈 또는 폭을 증가시킴으로 인해 다이 사이즈가 증가될 수 있으므로, 대부분의 IC 디자인들은 본드 패드 사이즈 또는 폭에 제한을 둔다. 도 8은 I/O 셀들(132-135)의 피치 또는 폭을 증가시키지 않고, 따라서 다이 사이즈를 증가시키지 않고 본드 패드의 사이즈 및 폭을 (패드(130)의 사이즈로부터 패드(131)의 사이즈로) 증가시키는 방법을 도시한다. I/O 셀들(134, 135)은 여전히 I/O 셀들(132, 133)과 같은 폭 및 피치를 갖는다는 것에 유의한다.
도 9는 본 발명의 대체 실시예에 따른 도 1의 집적 회로(10)의 패드 부분(12)의 평면도를 도시한다. 도시된 실시예에서, 본드 패드들(320-324, 330-335, 380-384, 및 390-395)의 위치는 IC(10)의 코너에 접근할수록 벌어져 있다는 것에 유의한다. 이것은 본드 패드들에 본딩되는 와이어들(도시되지 않음) 간에 최소 피치를 유지하기 위하여 행해진다. 코너에 접근할수록 본드 패드들 간의 피치가 증가되지 않는다면 와이어들은 코너에서 더 밀접하여 함께 모아지게 될 것임에 유의한다. 그러나, 본드 패드들(320-324, 330-335, 380-384, 및 390-395)은 IC(10)의 코너에 접근할수록 더 벌어지게 될 수 있는 반면 I/O 셀들(300-310 및 350-360)의 피치는 일정한 채로 있을 수 있다(어떤 갭이나 공간 없이 접해 있을 수 있다). I/O 셀들(300-310, 350-360)의 피치는 코너에 접근할수록 증가되지 않으므로, IC(10)의 주변부를 따라서 더 많은 I/O 셀들(300-310, 350-360)이 모아질 수 있다. 따라서, I/O 셀들(예를 들면, 300-310, 350-360)에 대하여 가장 가까운 가능한 피치 또는 간격을 유지하면서, 본드 패드들(320-324, 330-335, 380-384, 390-395)에 대한 피치 또는 간격은 IC(10)의 코너들에서 증가될 수 있다. 도시된 실시예에서, 본드 패드 피치와 I/O 셀 피치의 이러한 차이는 본드 패드들(예를 들면, 320-324, 330-335, 380-384, 390-395)이 각 본드 패드와 전기적으로 접속되는 I/O 셀만이 아니라, 임의의 I/O 셀 위에 있도록 함으로써 가능하게 된다.
통상적으로 코너 셀(341)은 I/O 셀들 및 패드들을 위하여 사용되지 않는 채로 있다. 그러나, 본 발명에서, 코너 셀(341)은 본드 패드들을 위하여 사용될 수 있다. 일부 실시예들에서는, 원한다면 수평으로 또는 수직으로 하나 이상의 추가의 I/O 셀들(도시되지 않음)이 추가될 수 있다는 것에 유의한다. 또한, 충분한 공간이 있다면 코너 셀(341) 위에 더 많은 본드 패드들이 추가될 수 있다. 평행선의 음영이 채워진 형상들(예를 들면, 340)은 각 I/O 셀(300-310, 350-360)을 하나 이상의 대응하는 본드 패드들(320-324, 330-335, 380-384, 390-395)에 접속하는 데 이용되는 도체들이다. 도시된 실시예에서는, 코너에 접근할수록, I/O 셀과 그의 대응하는 본드 패드 간의 오프셋이 증가된다는 것에 유의한다.
도 9에 도시된 실시예는 각 I/O 셀이 하나의 대응하는 본드 패드를 갖는다고 가정한다. 대체 실시예들에서, 각 I/O 셀은, 신호 본드 패드에 더하여 하나 이상의 관련된 전원 본드 패드들이 있는 것(도 3 참조)과 같이, 2개 이상의 본드 패드를 가질 수 있다. 대체 실시예들은 또한 I/O 셀들의 일부 또는 전부와 관련된 하 나 이상의 프로브 패드들을 가질 수도 있다. 본드 패드들은 임의의 형상(예를 들면, 도 3 및 4 참조)일 수 있고 디자인 룰 기준을 만족시키는 임의의 사이즈일 수 있다. 대체 실시예들은 단일 행의 본드 패드들만을 가질 수 있고, 2개의 행의 본드 패드들을 가질 수 있고, 또는 임의의 수의 행의 본드 패드들을 가질 수 있다.
도 10은 본 발명의 일 실시예에 따른 도 5의 집적 회로(10)의 패드 부분(12)의 단면도를 도시한다. 이 단면은 전원 버스들 사이를 자른 것임에 유의한다. (I/O 셀(50)의 활성 회로에 접속된) 본드 패드(54)의 부분(406)은 I/O 셀(51) 내의 활성 회로의 적어도 일부의 위에 있다는 것에 유의한다. 또한, 일부 실시예들에서, 본드 패드(54)는 단층(예를 들면, 알루미늄)으로 형성될 수 있다. 대체 실시예들에서, 본드 패드(54)는 상이한 재료들의 복수의 층들(예를 들면, 구리의 층 위에 있는 알루미늄의 층)로 형성될 수 있다. 일부 실시예들에서는, 알루미늄과 구리 층들 사이에 장벽층(예를 들면, 탄탈)이 개재될 수 있다. 일 실시예에서, 층(402)은 유전층이다. 층(402)은, 일부 실시예들에서는, 패시베이션 재료를 이용하여 형성된 패시베이션 층일 수 있다.
계속해서 도 10을 참조하면, 패드(54)는 구리, 알루미늄, 금 또는 임의의 다른 도전성 재료를 포함할 수 있다. 일 실시예에서, 패드(54)는 알루미늄 층으로 형성될 수 있다. 이 알루미늄 층은 알루미늄 캡 층으로서 이용될 수 있고, 하부 상호접속층들(403)은 구리로 형성될 수 있다. 영역(404)은 활성 디바이스들을 갖는 기판 영역이고, 영역(405)은 활성 디바이스들이 없는 기판 영역이다. 비아들(400)은 패드(54)로부터 I/O 셀(50)의 영역(404) 내의 활성 디바이스들로 전기 접속을 이룬다. 비아들(401)은 패드(55)로부터 I/O 셀(51)의 영역(404) 내의 활성 디바이스들로 전기 접속을 이룬다. 도 10과 관련하여 특정 재료들의 예들이 언급되었으나, 대체 실시예들은 언급된 재료들에 제한되지 않고 원하는 기능을 달성하는 임의의 재료들을 이용할 수 있다.
도 11은 본 발명의 대체 실시예에 따른 도 1의 집적 회로(10)의 패드 부분(12)의 평면도를 도시한다. 이 실시예는 수직 "y" 방향(다이 에지(600)에 대해 수직)으로 이용 가능한 더 적은 공간이 있고 수평 "x" 방향(다이 에지(600)와 평행)으로 이용 가능한 더 많은 공간이 있다는 제약을 갖는다. 육각형 형상의 평평한 변을 IC(10)의 에지와 평행으로 배치하는 대신에, 육각형 형상의 평평한 변이 IC(10)의 에지에 대해 수직으로 배치되는 경우에는 수직 방향으로 더 적은 공간이 이용된다는 것이 밝혀졌다. 점선들은 I/O 셀에 대한 패드가 상이한 I/O 셀의 위에 있는 것이 제한되는 종래의 패드 기술을 이용하여 본드 패드들의 레이아웃을 수용하기 위해 요구되었을 공간을 나타낸다는 것에 유의한다. 도 11에서 이용된 레이아웃은 수평 "x" 방향으로는 더 많은 공간을 요구하지만, 수직 "y" 방향으로는 더 적은 공간을 요구한다는 것에 유의한다. 이것은 수직 치수 "y"가 수평 치수 "x"보다 더 제한되고 억제되는 경우에 중요한 이점이다.
도 11에서 도시된 바와 같이 프로브 패드 부분을 본드 패드 부분으로부터 오프셋시킴으로써(예를 들면, "x" 방향으로), 결합된 프로브 패드 부분 및 본드 패드 부분에 의해 요구되는 수직 공간을 감소시키는 것이 가능하다는 것에 유의한다. 이러한 물리적 배열은 인접한 패드들이 공간을 덜 소비하면서 더 타이트하게 패킹 될 수 있게 한다는 것에 유의한다. 대안적으로, 이러한 물리적 배열은 결합된 프로브 패드 부분들 및 본드 패드 부분들에 의해 요구되는 수직 공간의 증가를 필요로 하지 않으면서 프로브 패드 부분들을 "y" 방향으로 더 길게 만들기 위해 이용될 수 있다.
대체 실시예들에서, 전원 패드 부분들은 관련된 전원 프로브 패드들을 가질 수 있다. 유사하게, 일부 실시예들에서, 하나 이상의 I/O 본드 패드들은 관련된 프로브 패드들을 갖지 않을 수 있다. 마찬가지로, 일부 실시예들에서, 일부 또는 모든 전원 본드 패드들 및 일부 또는 모든 I/O 본드 패드들은 관련된 프로브 패드들을 가질 수 있다. 대체 실시예들은 프로브 패드들의 본드 패드들로부터의 오프셋, 및/또는 선택된 본드 패드들의 서로로부터의 오프셋으로부터 이익을 얻을 수 있는 상이한 형상들(예를 들면, 정사각형, 마름모꼴, 직사각형, 팔각형, 원형, 타원형, 곡선 형상)을 이용할 수 있다. 대체 실시예들은 패드들의 더 밀집한 패킹을 허용하기 위하여 IC(10)의 에지(600)에 대하여 상기 형상의 방위를 회전시키는 것으로부터 또한 이익을 얻을 수 있는 상이한 패드 형상들(예를 들면, 팔각형, 오각형)을 이용할 수 있다. 또한, 상이한 형상들의 조합들이 이용될 수 있다. 대체 실시예들은 본드 패드들 및 프로브 패드들에 대하여 임의의 원하는 형상, 회전, 스태거링, 또는 다른 방위를 이용할 수 있다.
도 12는 본 발명의 대체 실시예에 따른 도 1의 집적 회로(10)의 패드 부분(12)의 평면도를 도시한다. 도 12는, 전원 본드 패드들의 형상이 육각형 대신에 오각형 형상으로 변경되었고 프로브 패드들의 상부가 평평하게 된 것을 제외하고 는, 도 11과 매우 유사하다. 이것은 IC(10)의 에지에서의 미사용 면적이 전원 본드 패드들에 추가되고, I/O 셀들의 상부에서의 미사용 면적이 프로브 패드들에 추가될 수 있게 한다. 그러나, 일부 실시예들의 제조성을 위해서는, IC(10)의 코너들에서 90도 각도를 갖는 패드들을 이용하지 않는 것이 더 나을 수 있다.
프로브 패드 부분을 본드 패드 부분으로부터 오프셋시킴으로써, 결합된 프로브 패드 부분 및 본드 패드 부분에 의해 요구되는 수직 공간을 감소시키는 것이 가능하다는 것에 유의한다. 이러한 물리적 배열은 인접한 패드들이 공간을 덜 소비하면서 더 타이트하게 패킹될 수 있게 한다는 것에 유의한다. 대안적으로, 이러한 물리적 배열은 결합된 프로브 패드 부분들 및 본드 패드 부분들에 의해 요구되는 수직 공간의 증가를 필요로 하지 않으면서 프로브 패드 부분들을 "y" 방향으로 더 길게 만들기 위해 이용될 수 있다. 대체 실시예들은 본드 패드들 및 프로브 패드들에 대하여 임의의 원하는 형상, 회전, 스태거링, 또는 다른 방위를 이용할 수 있다.
도 13은 본 발명의 대체 실시예에 따른 도 1의 집적 회로(10)의 패드 부분(12)의 평면도를 도시한다. 이 실시예에서, 본드 패드들 중 일부와 그들의 관련된 프로브 패드들은 하나 이상의 트레이스(trace)들(700-707)에 의하여 전기적으로 접속되는데, 이는 본드 패드 부분과 그의 관련된 프로브 패드 부분 사이에 다른 패드들이 개재될 수 있기 때문이라는 것에 유의한다. 다른 본드 패드들 및 그들의 관련된 프로브 패드들은 그들 사이에 다른 패드들이 개재되어 있지 않고 서로 인접하기 때문에 전기 접속을 위해 트레이스들을 이용할 필요가 없다. 패드들을 전기 적으로 접속하기 위해 트레이스들의 이용을 허용하는 것의 한 가지 이점은 수평 "x" 방향으로 더 적은 공간이 요구된다는 것이다. 따라서 "x" 방향으로의 공간 대신에 "y" 방향으로의 공간이 I/O 셀들을 위해 이용될 수 있다. 이 실시예에 있어서, 육각형의 평평한 변은 IC(10)의 에지와 평행으로 배치된다는 것에 유의한다. 대체 실시예들은 본드 패드들 및 프로브 패드들에 대하여 임의의 원하는 형상, 회전, 스태거링, 또는 다른 방위를 이용할 수 있다.
도 13에서 점선들은 I/O 셀에 대한 패드가 상이한 I/O 셀의 위에 있는 것이 제한되는 종래의 패드 기술을 이용하여 본드 패드들의 레이아웃을 수용하기 위해 요구되었을 공간을 나타낸다는 것에 유의한다. 도 13에서 이용된 레이아웃은 수직 "x" 방향으로는 더 많은 공간을 요구하지만, 수평 "x" 방향으로는 더 적은 공간을 요구한다는 것에 유의한다. 이것은 수평 치수 "x"가 수직 치수 "y"보다 더 제한되고 억제되는 경우에 중요한 이점이다.
도 14는 본 발명의 대체 실시예에 따른 도 1의 집적 회로(10)의 패드 부분(12)의 평면도를 도시한다. 패드들(501-510) 각각은 프로브 패드 및/또는 본드 패드일 수 있다. 패드들(본드 및/또는 프로브)의 스태거링된 배열은 더 밀집한 레이아웃을 허용한다는 것에 유의한다. 일 실시예에서, 패드들(501-505)은 중심 패드(506) 주위에 방사상으로 배열된다.
일 실시예에서, 패드(501)의 가장 가까운 에지와 패드(506)의 가장 가까운 에지 사이의 최소 거리("551"로 표시)는 최대 2 마이크로미터이다. 또한, 패드(501)의 가장 가까운 에지와 패드(502)의 가장 가까운 에지 사이의 최소 거 리("552"로 표시)는 최대 2 마이크로미터이다. 또한, 패드(502)의 가장 가까운 에지와 패드(506)의 가장 가까운 에지 사이의 최소 거리("553"으로 표시)는 최대 2 마이크로미터이다.
대체 실시예에서, 패드(501)의 가장 가까운 에지와 패드(506)의 가장 가까운 에지 사이의 최소 거리("551"로 표시)는 최대 1 마이크로미터이다. 또한, 패드(501)의 가장 가까운 에지와 패드(502)의 가장 가까운 에지 사이의 최소 거리("552"로 표시)는 최대 1 마이크로미터이다. 또한, 패드(502)의 가장 가까운 에지와 패드(506)의 가장 가까운 에지 사이의 최소 거리("553"으로 표시)는 최대 1 마이크로미터이다.
패드들(501, 502, 및 506)은 선형 배열로 레이아웃되어 있지 않고, 대신에 비선형 방식으로 스태거링되어 있다는 것에 유의한다. 도시된 실시예에서는, 육각형 형상이 이용되고, 패드들(예를 들면, 501-505)의 중심들도 대략 같은 길이의 변들을 갖고 각각 대략 120도의 6개의 각들을 갖는 육각형 형상(500)을 형성한다. 대체 실시예들에서는, 패드들 중 하나 이상이 구현되지 않을 수 있다(예를 들면, 수직 "y" 방향으로 506 바로 위에 배치되었을 패드)는 것에 유의한다. 더 밀집한 패킹 또는 레이아웃은 임의의 수의 행들에 대하여 유리할 수 있고, 행들은 수평 "x" 방향으로 배열된다고 생각된다. 도 14에 관련하여, "x" 방향은 도의 평면에서 다이 에지(602)와 평행인 방향이고, "y" 방향은 도의 평면에서 다이 에지(602)에 대해 수직인 방향이다. 도시된 실시예에서, 패드들(501-505)의 중심들에 의해 형성된 육각형 형상(500)의 평평한 변들 중 일부는 IC(10)의 에지에 대해 수직이다. 이러한 패드들의 배열은 하나의 방향(예를 들면, 수직 "y")으로 더 많은 공간이 있고 다른 방향(예를 들면, 수평 "x")으로 더 적은 공간이 있는 IC들(10)에 대한 패드들의 최적의 패킹을 허용하고 또한 IC(10)의 코너들 주위의 레이아웃 변화(layout transitions)로서 패드들의 매우 밀집한 패킹을 허용한다는 것에 유의한다.
대체 실시예들은 본드 패드들(501-505)의 중심들에 의해 형성된 육각형 형상(예를 들면, 500)의 평평한 변들의 일부를 IC(10)의 에지와 평행으로 배치할 수 있다. 이러한 패드들의 배열은 하나의 방향(예를 들면, 수평 "x")으로 더 많은 공간이 있고 다른 방향(예를 들면, 수직 "y")으로 더 적은 공간이 있는 IC들(10)에 대한 패드들의 최적의 패킹을 허용한다는 것에 유의한다.
도 1-내지 10에서 및 본 명세서의 도처에서 설명된 패드들 및 관련된 I/O 셀들의 다양한 특징들은 임의의 원하는 방식으로 조합될 수 있고 도 11-14에서 도시된 패드 레이아웃 특징들과 함께 이용될 수 있다는 것에 유의한다. 따라서, 여기서 설명된 특징들 중 임의의 것 및 전부는 IC를 설계할 때 임의의 원하는 방식으로 혼합되고 매칭되고 교체될 수 있다.
전술한 명세서에서, 본 발명은 특정 실시예들에 관련하여 설명되었다. 그러나, 이 기술분야의 통상의 기술을 가진 자라면 아래 청구항들에서 기재된 본 발명의 범위에서 일탈하지 않고 다양한 수정들 및 변경들이 이루어질 수 있다는 것을 알 것이다. 예를 들면, 범프 기술에 대한 본드 패드들은 와이어 본딩 동안에 가해지는 압축력을 견디어 낼 필요가 없다. 따라서, 범프 기술은 일반적으로 범프 패 드 하부의 상호접속에 대하여 동일한 엄격한 레이아웃 룰들을 갖지 않는다. 따라서, 범프 패드들은 IC 상의 어디든지 배치될 수 있고 주변부에 제한되지 않는다. 따라서, 본 명세서 및 도면들은 제한적인 의미가 아니라 예시적인 의미로 간주되어야 하고, 모든 그러한 수정들은 본 발명의 범위 내에 포함되는 것이 의도된다.
위에서는 특정 실시예들에 관련하여 이익들, 다른 이점들, 및 문제들에 대한 해법들이 설명되었다. 그러나, 그 이익들, 이점들, 문제들에 대한 해법들, 및 임의의 이익, 이점, 또는 해법이 생기거나 더 두드러지게 할 수 있는 임의의 요소(들)은 임의의 청구항 또는 모든 청구항들의 결정적인, 필요한, 또는 필수적인 특징 또는 요소로서 해석되지 않을 것이다. 여기서 사용될 때, "포함한다(comprises)", "포함하는(comprising)", 또는 임의의 다른 그의 변화들은 비배타적인 포함을 망라하고자 하는 것이고, 따라서 요소들의 목록을 포함하는 프로세스, 방법, 물건, 또는 장치는 그 요소들만을 포함하지 않고 명시적으로 열거되지 않은 또는 그러한 프로세스, 방법, 물건, 또는 장치에 내재해 있는 다른 요소들을 포함할 수 있다.
추가 본문
1. 집적 회로로서,
제1 본드 패드와,
제2 본드 패드와,
상기 제1 본드 패드에 직접 신호를 제공하는 제1 출력 회로 및 상기 제1 본드 패드로부터 직접 신호를 수신하는 제1 입력 회로로 이루어진 그룹으로부터 선택된 활성 회로를 갖는 제1 I/O 셀과,
제2 본드 패드에 직접 신호를 제공하는 제2 출력 회로 및 상기 제2 본드 패드로부터 직접 신호를 수신하는 제2 입력 회로로 이루어진 그룹으로부터 선택된 활성 회로를 갖는 제2 I/O 셀을 포함하고,
상기 제1 본드 패드는 상기 제2 I/O 셀의 상기 활성 회로의 적어도 일부의 위에 있는 집적 회로.
2. 항목 1의 집적 회로로서, 상기 제1 본드 패드는 상기 제1 I/O 셀의 상기 활성 회로의 적어도 일부의 위에 있는 집적 회로.
3. 항목 1의 집적 회로로서, 상기 제1 본드 패드의 적어도 일부는 패시베이션 층 위에 있는 집적 회로.
4. 항목 3의 집적 회로로서, 상기 패시베이션 층 위에 있는 상기 제1 본드 패드의 상기 적어도 일부는 알루미늄을 포함하는 집적 회로.
5. 항목 1의 집적 회로로서, 상기 제1 본드 패드의 본드 패드 폭은 상기 제1 I/O 셀의 I/O 셀 폭보다 더 크고, 상기 I/O 셀 폭 및 상기 본드 패드 폭은 실질적으로 평행인 선들을 따라서 측정되는 집적 회로.
6. 항목 1의 집적 회로로서, 상기 제1 본드 패드는 와이어 본드 영역을 포함하는 집적 회로.
7. 항목 6의 집적 회로로서, 상기 제1 본드 패드는 프로브 영역을 더 포함하는 집적 회로.
8. 항목 6의 집적 회로로서, 상기 제1 패드의 상기 와이어 본드 영역은 상기 제2 I/O 셀의 상기 활성 회로의 위에 있는 집적 회로.
9. 항목 1의 집적 회로로서,
상기 제1 I/O 셀은 상기 출력 회로 및 상기 입력 회로를 포함하고,
상기 제2 I/O 셀은 상기 제2 출력 회로 및 상기 제2 입력 회로를 포함하는 집적 회로.
10. 항목 1의 집적 회로로서, 상기 제1 I/O 셀은 상기 제2 I/O 셀에 인접한 집적 회로.
11. 항목 10의 집적 회로로서, 상기 제1 I/O 셀은 제1 셀 에지 및 제2 셀 에지를 갖고, 상기 제2 셀 에지는 길이가 상기 제1 셀 에지보다 더 작거나 그와 같고, 상기 제1 본드 패드는 상기 제1 셀 에지로부터 제1 거리에 배치되고 상기 제2 본드 패드는 상기 제1 셀 에지로부터 제2 거리에 배치되고, 상기 제1 거리는 상기 제2 거리와 상이하고, 상기 제2 본드 패드는 상기 제1 본드 패드의 적어도 일부의 위에 있는 집적 회로.
12. 집적 회로로서,
복수의 본드 패드들과,
복수의 I/O 셀들을 포함하고, 상기 복수의 I/O 셀들 각각은 상기 복수의 본드 패드들 중 대응하는 본드 패드에 대응하고 상기 대응하는 본드 패드로부터 직접 신호를 수신하는 입력 활성 회로 및 상기 대응하는 본드 패드에 직접 신호를 제공하는 출력 활성 회로로 이루어진 그룹으로부터 선택된 활성 회로를 갖고,
상기 복수의 I/O 셀들은 실질적으로 일정한 피치를 가지고 배열되고,
상기 복수의 본드 패드들은 상기 복수의 I/O 셀들 중 적어도 일부의 위에 있고,
상기 복수의 본드 패드들은 상기 복수의 I/O 셀들의 상기 실질적으로 일정한 피치보다 더 큰 최대 피치를 갖는 집적 회로.
13. 항목 12의 집적 회로로서, 상기 복수의 본드 패드들은 실질적으로 일정한 피치를 가지고 배열되는 집적 회로.
14. 항목 12의 집적 회로로서, 상기 복수의 본드 패드들은 일정하지 않은 피치를 가지고 배열되는 집적 회로.
15. 항목 12의 집적 회로로서, 상기 복수의 본드 패드들의 최소 피치는 상기 복수의 I/O 셀들의 상기 실질적으로 일정한 피치보다 더 큰 집적 회로.
16. 항목 12의 집적 회로로서, 상기 복수의 본드 패드들의 각 본드 패드는 와이어 본드 영역을 포함하는 집적 회로.
17. 항목 12의 집적 회로로서, 상기 복수의 I/O 셀들의 각 I/O 셀의 I/O 셀 폭은 상기 복수의 본드 패드들 중 상기 대응하는 본드 패드의 대응하는 본드 패드 폭보 다 더 작고, 각 I/O 셀 폭 및 대응하는 본드 패드 폭은 실질적으로 평행인 선들을 따라서 측정되는 집적 회로.
18. 항목 12의 집적 회로로서, 상기 복수의 본드 패드들은 방사상으로 배열되는 집적 회로.
19. 항목 12의 집적 회로로서, 상기 복수의 본드 패드들은 그 각각의 각 중심이 육각형의 적어도 일부를 정의하도록 육각형 패턴에 따라서 배열되는 집적 회로.
20. 집적 회로를 형성하는 방법으로서,
제1 I/O 셀을 형성하는 단계와,
제2 I/O 셀을 형성하는 단계와,
상기 제1 I/O 셀에 대응하는 제1 본드 패드를 형성하는 단계 - 상기 제1 I/O 셀은 상기 제1 본드 패드로부터 직접 신호를 수신하는 입력 활성 회로 및 상기 제1 본드 패드에 직접 신호를 제공하는 출력 활성 회로로 이루어진 그룹으로부터 선택된 활성 회로를 가짐 - 와,
상기 제1 I/O 셀의 적어도 일부의 위에 상기 제2 I/O 셀에 대응하는 제2 본드 패드를 형성하는 단계 - 상기 제2 I/O 셀은 상기 제2 본드 패드로부터 직접 신호를 수신하는 입력 활성 회로 및 상기 제2 본드 패드에 직접 신호를 제공하는 출력 활성 회로로 이루어진 그룹으로부터 선택된 활성 회로를 가짐 -
를 포함하는 방법.
21. 항목 20의 방법으로서, 상기 제2 본드 패드를 형성하는 단계는 상기 제2 본드 패드가 상기 제2 I/O 셀의 적어도 일부의 위에 형성되도록 수행되는 방법.
22. 항목 20의 방법으로서, 상기 제1 본드 패드의 본드 패드 폭은 상기 제1 I/O 셀의 I/O 셀 폭보다 더 크고, 상기 I/O 셀 폭 및 상기 본드 패드 폭은 실질적으로 평행인 선들을 따라서 측정되는 방법.
23. 집적 회로 다이로서,
제1 본드 패드와,
제2 본드 패드와,
제3 본드 패드를 포함하고,
상기 제1 본드 패드와 상기 제2 본드 패드 간의 최소 거리는 최대 2 마이크로미터이고, 상기 제2 본드 패드와 상기 제3 본드 패드 간의 최소 거리는 최대 2 마이크로미터이고, 상기 제1 본드 패드와 상기 제3 본드 패드 간의 최소 거리는 최대 2 마이크로미터인 집적 회로 다이.
24. 항목 23의 집적 회로 다이로서, 상기 제1 본드 패드의 중심 및 상기 제2 본드 패드의 중심은 제1 에지를 정의하고, 상기 제1 본드 패드의 중심 및 상기 제3 본드 패드의 중심은 제2 에지를 정의하고, 상기 제1 에지는 길이가 상기 제2 에지와 같고 상기 제1 본드 패드의 상기 중심에서 상기 제1 에지 및 상기 제2 에지에 의해 형성된 각도는 대략 60도로 측정되는 집적 회로 다이.
25. 항목 23의 집적 회로 다이로서, 상기 제1 본드 패드와 상기 제2 본드 패드 간의 상기 최소 거리는 최대 1 마이크로미터이고, 상기 제2 본드 패드와 상기 제3 본드 패드 간의 상기 최소 거리는 최대 1 마이크로미터이고, 상기 제1 본드 패드와 상기 제3 본드 패드 간의 상기 최소 거리는 최대 1 마이크로미터인 집적 회로 다 이.
26. 항목 23의 집적 회로 다이로서, 상기 제1, 제2, 및 제3 본드 패드들 중 적어도 하나에 인접한 프로브 영역을 더 포함하는 집적 회로 다이.
27. 항목 26의 집적 회로 다이로서, 상기 프로브 영역은 상기 제1, 제2, 및 제3 본드 패드들 중 상기 적어도 하나의 연장부로서 형성되는 집적 회로 다이.
28. 항목 23의 집적 회로 다이로서,
상기 제1 본드 패드, 제2 본드 패드, 및 제3 본드 패드 중 하나로부터 직접 신호를 수신하는 입력 회로 및 상기 제1 본드 패드, 제2 본드 패드, 및 제3 본드 패드 중 상기 하나에 직접 신호를 제공하는 출력 회로로 이루어진 그룹으로부터 선택된 활성 회로를 갖는 I/O 셀을 더 포함하는 집적 회로 다이.
29. 항목 28의 집적 회로 다이로서, 상기 제1 본드 패드, 제2 본드 패드, 및 제3 본드 패드 중 상기 하나의 본드 패드 폭은 상기 I/O 셀의 I/O 셀 폭보다 더 크고, 상기 본드 패드 폭 및 상기 I/O 셀 폭은 실질적으로 평행인 선들을 따라서 측정되는 집적 회로 다이.
30. 항목 28의 집적 회로 다이로서, 상기 제1 본드 패드, 제2 본드 패드, 및 제3 본드 패드 중 다른 하나는 상기 I/O 셀의 적어도 일부의 위에 있는 집적 회로 다이.
31. 항목 28의 집적 회로 다이로서, 상기 제1 본드 패드, 제2 본드 패드, 및 제3 본드 패드 중 상기 적어도 하나는 상기 제1 본드 패드, 제2 본드 패드, 및 제3 본드 패드 중 상기 적어도 하나로부터 상기 집적 회로 다이 내로 연장하는 도전성 비 아에 의하여 상기 I/O 셀의 상기 활성 회로에 접속되는 집적 회로 다이.
32. 항목 23의 집적 회로 다이로서, 상기 제1, 제2, 및 제3 본드 패드들 각각은 실질적으로 길이가 같은 변들을 갖고 실질적으로 같은 각도들을 정의하는 정육각형들인 집적 회로 다이.
33. 집적 회로 다이로서,
육각형 패턴에 따라서 배열된 복수의 본드 패드들 - 상기 복수의 본드 패드들 중 적어도 5개의 본드 패드들은 6개의 코너들 및 6개의 에지들을 갖는 육각형의 적어도 일부를 형성하고, 상기 복수의 본드 패드들 중 상기 적어도 5개의 본드 패드들의 중심들은 상기 육각형의 상기 6개의 코너들 중 5개와 정렬함 - 과,
상기 복수의 본드 패드들 아래의 하부(underlying) 금속층과,
복수의 I/O 셀들 - 상기 복수의 본드 패드들 중 상기 적어도 5개의 본드 패드들 중 제1 본드 패드는 상기 하부 금속층으로 연장하는 비아 상호접속(via interconnect)에 의하여 상기 복수의 I/O 셀들 중 대응하는 I/O 셀의 활성 회로에 접속됨 -
을 포함하는 집적 회로 다이.
34. 항목 33의 집적 회로 다이로서, 상기 집적 회로 다이는 상기 복수의 본드 패드들 중 상기 적어도 5개의 본드 패드들 중 상기 제1 본드 패드로부터 상기 복수의 I/O 셀들로 라우팅하는 표면을 실질적으로 포함하지 않는 집적 회로 다이.
35. 항목 33의 집적 회로 다이로서, 상기 복수의 본드 패드들의 각 본드 패드는 상기 하부 금속으로 연장하는 비아 상호접속에 의하여 상기 복수의 I/O 셀들 중 대응 하는 I/O 셀의 활성 회로에 접속되는 집적 회로 다이.
36. 항목 33의 집적 회로 다이로서, 상기 복수의 본드 패드들 중 적어도 하나의 본드 패드의 중심은 상기 육각형의 중심과 정렬하는 집적 회로 다이.
37. 항목 33의 집적 회로 다이로서, 상기 육각형은 정육각형이고, 상기 육각형의 상기 6개의 에지들은 모두 실질적으로 길이가 같고 실질적으로 같은 각도들을 정의하는 집적 회로 다이.
38. 항목 33의 집적 회로 다이로서, 상기 복수의 본드 패드들 중 적어도 하나의 본드 패드는 상기 적어도 하나의 본드 패드의 연장부로서 프로브 영역을 갖는 집적 회로 다이.
39. 항목 33의 집적 회로 다이로서, 상기 복수의 본드 패드들 중 적어도 일부는 상기 복수의 I/O 셀들 중 적어도 일부의 위에 있고, 상기 복수의 본드 패드들 각각을 가로지르는 본드 패드 폭은 상기 복수의 I/O 셀들 중 하나의 I/O 셀의 I/O 셀 폭보다 더 크고, 각 본드 패드 폭 및 상기 I/O 셀 폭은 실질적으로 평행인 선들을 따라서 측정되는 집적 회로 다이.
40. 항목 33의 집적 회로 다이로서, 상기 적어도 5개의 본드 패드들 중 제2 본드 패드는 제2 비아 상호접속에 의하여 전원 회로와 접지 회로로 이루어진 그룹으로부터 선택된 회로에 접속되는 집적 회로 다이.
41. 항목 33의 집적 회로 다이로서, 상기 적어도 5개의 본드 패드들 각각은 실질적으로 길이가 같은 변들을 갖고 실질적으로 같은 각도들을 정의하는 정육각형들인 집적 회로 다이.
42. 집적 회로 다이로서,
육각형 패턴에 따라서 배열된 복수의 본드 패드들 - 상기 복수의 본드 패드들 중 적어도 5개의 본드 패드들은 6개의 코너들 및 6개의 에지들을 갖는 제1 육각형의 적어도 일부를 형성하고, 상기 복수의 본드 패드들 중 상기 적어도 5개의 본드 패드들의 중심들은 상기 제1 육각형의 상기 6개의 코너들 중 5개와 정렬함 - 과,
코어 회로와,
다이 에지 - 상기 적어도 5개의 본드 패드들은 상기 코어 회로와 상기 다이 에지 사이에 위치하고, 상기 제1 육각형의 상기 6개의 에지들 중 적어도 하나의 에지는 상기 적어도 5개의 본드 패드들에 가장 가까운 상기 다이 에지의 제1 부분에 대해 실질적으로 수직임 -
를 포함하는 집적 회로 다이.
43. 항목 42의 집적 회로 다이로서, 상기 복수의 본드 패드들 중 적어도 5개의 다른 본드 패드들은 6개의 코너들 및 6개의 에지들을 갖는 제2 육각형의 적어도 일부를 형성하고, 상기 복수의 본드 패드들 중 상기 적어도 5개의 다른 본드 패드들의 중심들은 상기 제2 육각형의 상기 6개의 코너들 중 5개와 정렬하고, 상기 적어도 5개의 다른 본드 패드들은 상기 코어 회로와 상기 다이 에지 사이에 위치하고, 상기 제2 육각형의 상기 6개의 에지들 중 적어도 하나의 에지는 상기 적어도 5개의 다른 본드 패드들에 가장 가까운 상기 다이 에지의 제2 부분에 대해 실질적으로 수직이고, 상기 다이 에지의 상기 제1 부분은 상기 다이 에지의 상기 제2 부분에 대해 실 질적으로 수직인 집적 회로 다이.
44. 항목 42의 집적 회로 다이로서, 상기 제1 육각형은 정육각형이고, 상기 제1 육각형의 상기 6개의 에지들은 모두 실질적으로 길이가 같고 실질적으로 같은 각도들을 정의하는 집적 회로 다이.
45. 항목 42의 집적 회로 다이로서,
복수의 I/O 셀들을 더 포함하고, 상기 복수의 본드 패드들 중 제1 본드 패드는 상기 복수의 I/O 셀들 중 대응하는 I/O 셀의 활성 회로에 접속되고, 상기 복수의 본드 패드들 중 적어도 일부는 상기 복수의 I/O 셀들 중 적어도 일부의 위에 있고, 상기 제1 본드 패드를 가로지르는 본드 패드 폭은 상기 복수의 I/O 셀들 중 상기 대응하는 I/O 셀을 가로지르는 I/O 셀 폭보다 더 크고, 상기 본드 패드 폭 및 대응하는 I/O 셀 폭은 실질적으로 평행인 선들을 따라서 측정되는 집적 회로 다이.
46. 항목 42의 집적 회로 다이로서, 상기 복수의 본드 패드들 중 적어도 하나의 본드 패드는 상기 적어도 하나의 본드 패드의 연장부로서 프로브 영역을 갖는 집적 회로 다이.

Claims (25)

  1. 제1 본드 패드와,
    제2 본드 패드와,
    상기 제1 본드 패드에 직접 신호를 제공하는 제1 출력 회로 및 상기 제1 본드 패드로부터 직접 신호를 수신하는 제1 입력 회로로 이루어진 그룹으로부터 선택된 활성 회로를 갖는 제1 I/O 셀과,
    제2 본드 패드에 직접 신호를 제공하는 제2 출력 회로 및 상기 제2 본드 패드로부터 직접 신호를 수신하는 제2 입력 회로로 이루어진 그룹으로부터 선택된 활성 회로를 갖는 제2 I/O 셀을 포함하고,
    상기 제1 본드 패드는 상기 제2 I/O 셀의 상기 활성 회로의 적어도 일부의 위에 있는(overlie) 집적 회로.
  2. 제1항에 있어서, 상기 제1 본드 패드는 상기 제1 I/O 셀의 상기 활성 회로의 적어도 일부의 위에 있는 집적 회로.
  3. 제1항에 있어서, 상기 제1 본드 패드의 적어도 일부는 패시베이션(passivation) 층 위에 있는 집적 회로.
  4. 제3항에 있어서, 상기 패시베이션 층 위에 있는 상기 제1 본드 패드의 상기 적어도 일부는 알루미늄을 포함하는 집적 회로.
  5. 제1항에 있어서,
    상기 제1 본드 패드의 본드 패드 폭은 상기 제1 I/O 셀의 I/O 셀 폭보다 더 크고, 상기 I/O 셀 폭 및 상기 본드 패드 폭은 실질적으로 평행인 선들을 따라서 측정되는 집적 회로.
  6. 제1항에 있어서, 상기 제1 본드 패드는 와이어 본드 영역을 포함하는 집적 회로.
  7. 제6항에 있어서, 상기 제1 본드 패드는 프로브 영역을 더 포함하는 집적 회로.
  8. 제6항에 있어서,
    상기 제1 패드의 상기 와이어 본드 영역은 상기 제2 I/O 셀의 상기 활성 회로의 위에 있는 집적 회로.
  9. 제1항에 있어서,
    상기 제1 I/O 셀은 상기 출력 회로 및 상기 입력 회로를 포함하고,
    상기 제2 I/O 셀은 상기 제2 출력 회로 및 상기 제2 입력 회로를 포함하는 집적 회로.
  10. 제1항에 있어서, 상기 제1 I/O 셀은 상기 제2 I/O 셀에 인접한 집적 회로.
  11. 제10항에 있어서,
    상기 제1 I/O 셀은 제1 셀 에지 및 제2 셀 에지를 갖고, 상기 제2 셀 에지는 길이가 상기 제1 셀 에지보다 더 작거나 그와 같고, 상기 제1 본드 패드는 상기 제1 셀 에지로부터 제1 거리에 배치되고 상기 제2 본드 패드는 상기 제1 셀 에지로부터 제2 거리에 배치되고, 상기 제1 거리는 상기 제2 거리와 상이하고, 상기 제2 본드 패드는 상기 제1 본드 패드의 적어도 일부의 위에 있는 집적 회로.
  12. 복수의 본드 패드들과,
    복수의 I/O 셀들을 포함하고, 상기 복수의 I/O 셀들 각각은 상기 복수의 본드 패드들 중 대응하는 본드 패드에 대응하고 상기 대응하는 본드 패드로부터 직접 신호를 수신하는 입력 활성 회로 및 상기 대응하는 본드 패드에 직접 신호를 제공하는 출력 활성 회로로 이루어진 그룹으로부터 선택된 활성 회로를 갖고,
    상기 복수의 I/O 셀들은 실질적으로 일정한 피치를 가지고 배열되고,
    상기 복수의 본드 패드들은 상기 복수의 I/O 셀들 중 적어도 일부의 위에 있고,
    상기 복수의 본드 패드들은 상기 복수의 I/O 셀들의 상기 실질적으로 일정한 피치보다 더 큰 최대 피치를 갖는 집적 회로.
  13. 제12항에 있어서, 상기 복수의 본드 패드들은 실질적으로 일정한 피치를 가지고 배열되는 집적 회로.
  14. 제12항에 있어서, 상기 복수의 본드 패드들은 일정하지 않은 피치를 가지고 배열되는 집적 회로.
  15. 제12항에 있어서, 상기 복수의 본드 패드들의 최소 피치는 상기 복수의 I/O 셀들의 상기 실질적으로 일정한 피치보다 더 큰 집적 회로.
  16. 제12항에 있어서, 상기 복수의 본드 패드들의 각 본드 패드는 와이어 본드 영역을 포함하는 집적 회로.
  17. 제12항에 있어서,
    상기 복수의 I/O 셀들의 각 I/O 셀의 I/O 셀 폭은 상기 복수의 본드 패드들 중 상기 대응하는 본드 패드의 대응하는 본드 패드 폭보다 더 작고, 각 I/O 셀 폭 및 대응하는 본드 패드 폭은 실질적으로 평행인 선들을 따라서 측정되는 집적 회로.
  18. 제12항에 있어서, 상기 복수의 본드 패드들은 방사상으로 배열되는 집적 회로.
  19. 제12항에 있어서,
    상기 복수의 본드 패드들은 그 각각의 각 중심이 육각형의 적어도 일부를 정의하도록 육각형 패턴에 따라서 배열되는 집적 회로.
  20. 제1 I/O 셀을 형성하는 단계와,
    제2 I/O 셀을 형성하는 단계와
    상기 제1 I/O 셀에 대응하는 제1 본드 패드를 형성하는 단계 - 상기 제1 I/O 셀은 상기 제1 본드 패드로부터 직접 신호를 수신하는 입력 활성 회로 및 상기 제1 본드 패드에 직접 신호를 제공하는 출력 활성 회로로 이루어진 그룹으로부터 선택된 활성 회로를 가짐 - 와,
    상기 제1 I/O 셀의 적어도 일부의 위에 상기 제2 I/O 셀에 대응하는 제2 본드 패드를 형성하는 단계 - 상기 제2 I/O 셀은 상기 제2 본드 패드로부터 직접 신호를 수신하는 입력 활성 회로 및 상기 제2 본드 패드에 직접 신호를 제공하는 출력 활성 회로로 이루어진 그룹으로부터 선택된 활성 회로를 가짐 -
    를 포함하는 집적 회로의 형성 방법.
  21. 제20항에 있어서,
    상기 제2 본드 패드를 형성하는 단계는 상기 제2 본드 패드가 상기 제2 I/O 셀의 적어도 일부의 위에 형성되도록 수행되는 집적 회로의 형성 방법.
  22. 제20항에 있어서,
    상기 제1 본드 패드의 본드 패드 폭은 상기 제1 I/O 셀의 I/O 셀 폭보다 더 크고, 상기 I/O 셀 폭 및 상기 본드 패드 폭은 실질적으로 평행인 선들을 따라서 측정되는 집적 회로의 형성 방법.
  23. 제1 본드 패드와,
    제2 본드 패드와,
    제3 본드 패드를 포함하고,
    상기 제1 본드 패드와 상기 제2 본드 패드 간의 최소 거리는 최대 2 마이크로미터이고, 상기 제2 본드 패드와 상기 제3 본드 패드 간의 최소 거리는 최대 2 마이크로미터이고, 상기 제1 본드 패드와 상기 제3 본드 패드 간의 최소 거리는 최대 2 마이크로미터인 집적 회로 다이.
  24. 육각형 패턴에 따라서 배열된 복수의 본드 패드들 - 상기 복수의 본드 패드들 중 적어도 5개의 본드 패드들은 6개의 코너들 및 6개의 에지들을 갖는 육각형의 적어도 일부를 형성하고, 상기 복수의 본드 패드들 중 상기 적어도 5개의 본드 패드들의 중심들은 상기 육각형의 상기 6개의 코너들 중 5개와 정렬함 - 과,
    상기 복수의 본드 패드들 아래의 하부(underlying) 금속층과,
    복수의 I/O 셀들 - 상기 복수의 본드 패드들 중 상기 적어도 5개의 본드 패드들 중 제1 본드 패드는 상기 하부 금속층으로 연장하는 비아 상호접속(via interconnect)에 의하여 상기 복수의 I/O 셀들 중 대응하는 I/O 셀의 활성 회로에 접속됨 -
    을 포함하는 집적 회로 다이.
  25. 육각형 패턴에 따라서 배열된 복수의 본드 패드들 - 상기 복수의 본드 패드들 중 적어도 5개의 본드 패드들은 6개의 코너들 및 6개의 에지들을 갖는 제1 육각형의 적어도 일부를 형성하고, 상기 복수의 본드 패드들 중 상기 적어도 5개의 본드 패드들의 중심들은 상기 제1 육각형의 상기 6개의 코너들 중 5개와 정렬함 - 과,
    코어 회로와,
    다이 에지 - 상기 적어도 5개의 본드 패드들은 상기 코어 회로와 상기 다이 에지 사이에 위치하고, 상기 제1 육각형의 상기 6개의 에지들 중 적어도 하나의 에지는 상기 적어도 5개의 본드 패드들에 가장 가까운 상기 다이 에지의 제1 부분에 대해 실질적으로 수직임 -
    를 포함하는 집적 회로 다이.
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