JP5938529B1 - 柱状半導体装置と、その製造方法 - Google Patents

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Abstract

Ｓｉ柱（６）の中間位置にＳｉＯ２層（４ａ）を形成する。ＳｉＯ２層（４ａ）側面を含む外周部にゲート絶縁層、ゲート導体層の開口部を形成する。この開口部の外周部にＮｉ層、ドナーまたはアクセプタ不純物原子を含んだポリＳｉ層、ＳｉＯ２層を各２つ重ねた積層層を形成し、熱処理を行い、ポリＳｉ層のシリサイド化を行う。このシリサイド化により突き出てＳｉ柱（６）側面に接触したＮｉＳｉ層からドナーまたはアクセプタ不純物原子をＳｉ柱（６）内へ拡散させることによりＳＧＴのソースまたはドレインとなるＮ＋領域（２ａ）、Ｐ＋領域（３ａ）を、ＳｉＯ２層（４ａ）の上下に形成する。

Description

本発明は、柱状半導体装置と、その製造方法に関する。
近年、代表的な柱状半導体装置であるＳＧＴ（Surrounding Gate MOS Transistor）は、高集積な半導体装置を提供する半導体素子として注目されている。また、ＳＧＴを有する半導体装置の更なる高集積化が求められている。
通常のプレナー型ＭＯＳトランジスタでは、チャネルが半導体基板の上表面に沿う水平方向に存在する。これに対して、ＳＧＴのチャネルは、半導体基板の上表面に対して垂直な方向に存在する（例えば、特許文献１、非特許文献１を参照）。このため、ＳＧＴはプレナー型ＭＯＳトランジスタと比べ、半導体装置の高密度化が可能である。
図７に、ＮチャネルＳＧＴの構造模式図を示す。Ｐ型又はｉ型（真性型）の導電型を有するＳｉ柱１００（以下、シリコン半導体柱を「Ｓｉ柱」と称する。）の上下の位置に、一方がソースとなる場合に、他方がドレインとなるＮ＋領域１０１ａ、１０１ｂ（以下、ドナー不純物を高濃度で含む半導体領域を「Ｎ＋領域」と称する。）が形成されている。このソース、ドレインとなるＮ＋領域１０１ａ、１０１ｂ間のＳｉ柱１００がチャネル領域１０２となる。このチャネル領域１０２を囲むようにゲート絶縁層１０３が形成され、このゲート絶縁層１０３を囲むようにゲート導体層１０４が形成されている。ＳＧＴでは、ソース、ドレインとなるＮ＋領域１０１ａ、１０１ｂ、チャネル領域１０２、ゲート絶縁層１０３、ゲート導体層１０４が、単一のＳｉ柱１００内に形成される。このため、ＳＧＴの平面視での面積は、プレナー型ＭＯＳトランジスタの単一のソース又はドレインＮ＋領域面積に相当する。そのため、ＳＧＴを有する回路チップは、プレナー型ＭＯＳトランジスタを有する回路チップと比較して、更なるチップサイズの縮小化が実現できる。
例えば、図８の構造模式図に示すように、１つのＳｉ柱１１５の上下の位置に２つのＳＧＴ１１６ａ、１１６ｂを形成することにより、回路面積が縮小できることが予測される。
図８に、Ｓｉ柱１１５の下方にＮチャネルＳＧＴ１１６ａが形成され、このＮチャネルＳＧＴ１１６ａの上方にＰチャネルＳＧＴ１１６ｂが形成された回路の模式構造図を示す。Ｐ層基板１１７（以下、アクセプタ不純物を含む半導体層を「Ｐ層」と称する。）上にＳｉ柱１１５が形成されている。Ｓｉ柱１１５の外周かつＰ層基板１１７上にＳｉＯ２層１１８が形成されている。また、Ｓｉ柱１１５を囲むように、ＮチャネルＳＧＴ１１６ａのゲート絶縁層１１９ａと、ＰチャネルＳＧＴ１１６ｂのゲート絶縁層１１９ｂが形成されている。ゲート絶縁層１１９ａ、１１９ｂを囲むように、Ｓｉ柱１１５の外周に、ＮチャネルＳＧＴ１１６ａのゲート導体層１２０ａと、ＰチャネルＳＧＴ１１６ｂのゲート導体層１２０ｂが形成されている。Ｓｉ柱１１５の底部に繋がるＰ層基板１１７の表層部にＮ＋領域１２１ａが形成されている。Ｓｉ柱１１５の中間部に、Ｎ＋領域１２１ｂと、Ｎ＋領域１２１ｂ上に繋がったＳｉＯ２層１３０と、ＳｉＯ２層１３０上に繋がったＰ＋領域１２２ａ（以下、アクセプタ不純物を高濃度で含む半導体領域を「Ｐ＋領域」と称する。）とが形成されている。Ｓｉ柱１１５の頂部にはＰ＋領域１２２ｂが形成されている。Ｎ＋領域１２１ａは、ＮチャネルＳＧＴ１１６ａのソースであり、Ｎ＋領域１２１ｂは、ＮチャネルＳＧＴ１１６ａのドレインである。Ｎ＋領域１２１ａ、１２１ｂの間にあるＳｉ柱１１５は、ＮチャネルＳＧＴ１１６ａのチャネル領域１２３ａである。Ｐ＋領域１２２ｂは、ＰチャネルＳＧＴ１１６ｂのドレインであり、Ｐ＋領域１２２ａは、ＰチャネルＳＧＴ１１６ｂのソースである。Ｐ＋領域１２２ａ、１２２ｂの間のＳｉ柱１１５は、ＰチャネルＳＧＴ１１６ｂのチャネル領域１２３ｂである。Ｓｉ柱１１５の底部に繋がるＮ＋領域１２１ａの表層部にニッケルシリサイド層（ＮｉＳｉ層）１２５ａが形成されている。また、Ｓｉ柱１１５の中央部にあるＮ＋領域１２１ｂの外周にＮｉＳｉ層１２５ｂ、Ｐ＋領域１２２ａの外周にＮｉＳｉ層１２５ｃが形成され、Ｓｉ柱１１５の頂部にあるＰ＋領域１２２ｂの上部表層にＮｉＳｉ層１２５ｄが形成されている。Ｎ＋領域１２１ａ内のＮｉＳｉ層１２５ａに繋がるようにソース配線金属層１２６ａが形成され、ソース配線金属層１２６ａはＶＳ１端子に接続されている。ＮｉＳｉ層１２５ｂに繋がるようにドレイン配線金属層１２６ｂが形成され、ドレイン配線金属層１２６ｂはドレイン端子ＶＤ１に接続されている。Ｐ＋領域１２２ａ内のＮｉＳｉ層１２５ｃに繋がるようにソース配線金属層１２６ｃが形成され、ソース配線金属層１２６ｃはＶＳ２端子に接続されている。ＮｉＳｉ層１２５ｄに繋がるようにドレイン配線金属層１２６ｄが形成され、ドレイン配線金属層１２６ｄはＶＤ２端子に接続されている。ゲート導体層１２０ａ、１２０ｂに繋がるようにゲート配線金属層１２７ａ、１２７ｂが形成され、ゲート配線金属層１２７ａ、１２７ｂはそれぞれゲート端子ＶＧ１、ＶＧ２に接続されている。これにより、Ｓｉ柱１１５にＳｉＯ２層１３０により分離された２つのＳＧＴ１１６ａ、１１６ｂが形成される。
図８に示したように、Ｓｉ柱１１５にＳｉＯ２層１３０により分離された２つのＳＧＴ１１６ａ、１１６ｂを形成する場合、以下の問題点があった。
１．Ｓｉ柱１１５の中間部に、ＳｉＯ２層１３０により分離されたＮ＋領域１２１ｂと、Ｐ＋領域１２２ａとを、精度よく、且つ容易に形成することが難しい。
２．Ｎ＋領域１２１ｂと、Ｐ＋領域１２２ａとの外周部に、ＮｉＳｉ層１２５ｂ、１２５ｃを、精度よく、且つ容易に形成することが難しい。
３．ＮｉＳｉ層１２５ｂとドレイン配線金属層１２６ｂの接続、ＮｉＳｉ層１２５ｃとソース配線金属層１２６ｃの接続を、精度よく、且つ容易に形成することが難しい。
４．Ｓｉ柱１１５内へのＮｉＳｉ層１２５ｂ、１２５ｃの形成において、ＮｉＳｉの線熱膨張係数（１２×１０−６／Ｋ）と、Ｓｉの線熱膨張係数（２．４×１０−６／Ｋ）の違いに起因するＳｉ柱１１５の曲がり又は倒れを防止することが難しい。
特開平２−１８８９６６号公報
Hiroshi Takato, Kazumasa Sunouchi, Naoko Okabe, Akihiro Nitayama, Katsuhiko Hieda, Fumio Horiguchi, and Fujio Masuoka: IEEE Transaction on Electron Devices, Vol.38, No.3, pp.573-578 (1991) Hon Wai Lam : "SIMOX SOI for Integrated Circuit Fablication", IEEE Circuit and Devices Magazine, pp.6-11 ( July 1987) Tadashi Shibata, Susumu Kohyama and Hisakazu Iizuka: "A New Field Isolation Technology for High Density MOS LSI", Japanese Journal of Applied Physics, Vol.18, pp.263-267 (1979) T.Morimoto, T.Ohguro, H.Sasaki, M.S.Momose, T.Iinuma, I.Kunishima, K.Suguro, I.Katakabe, H.Nakajima, M.Tsuchiaki, M.Ono, Y.Katsumata, and H.Iwai: "Self-Aligned Nickel-Mono-Silicide Technology for High-Speed Deep Submicrometer Logic CMOS ULSI" IEEE Transaction on Electron Devices, Vol.42, No.5, pp.915-922 (1995) S.E.Thompson, G.Sun, Y.S.Choi, and T.Nishida: "Uniaxial-Process-Induced Strained-Si: Extending the CMOS Roadmap", IEEE Transaction on Electron Devices, Vol.53, No.5, pp.1010-1020 (1995) C.Y.Ting, V.J.Vivalda, and H.G.Schaefer:"Study of planarized sputter-deposited SiO2"J.Vac.Sci.Technol, 15(3), May/Jun (1978)
以上のとおり、図８に示すＳＧＴを有する柱状半導体装置においては、
１．Ｓｉ柱１１５の中間部に、ＳｉＯ２層１３０により分離されたＮ＋領域１２１ｂと、Ｐ＋領域１２２ａとを、精度よく、且つ容易に形成し、
２．Ｎ＋領域１２１ｂと、Ｐ＋領域１２２ａとの外周部に、ＮｉＳｉ層１２５ｂ、１２５ｃを、精度よく、且つ容易に形成し、
３．ＮｉＳｉ層１２５ｂとドレイン配線金属層１２６ｂの接続、ＮｉＳｉ層１２５ｃとソース配線金属層１２６ｃの接続を、精度よく、且つ容易に形成し、
４．Ｓｉ柱１１５内へのＮｉＳｉ層１２５ｂ、１２５ｃの形成において、ＮｉＳｉの線熱膨張係数（１２×１０−６／Ｋ）と、Ｓｉの線熱膨張係数（２．４×１０−６／Ｋ）の違いに起因するＳｉ柱１１５の曲がり又は倒れを防止することが求められている。
本発明の第１の観点に係る、柱状半導体装置は、
半導体基板上に、前記半導体基板平面に対して垂直方向に立った半導体柱と、
前記半導体柱内に形成された、第１の層間絶縁層と、
前記半導体柱内に、前記第１の層間絶縁層に接して、且つ前記第１の層間絶縁層の下方に形成された、ドナー又はアクセプタ原子を含む第１の不純物領域と、
前記半導体柱内に、前記第１の層間絶縁層に接して、且つ前記第１の層間絶縁層の上方に形成された、ドナー又はアクセプタ原子を含む第２の不純物領域と、
前記第１の不純物領域の側面に接し、前記半導体柱内と、前記半導体柱の外周とに形成されている第１の合金層と、
前記第２の不純物領域の側面に接し、前記半導体柱内と、前記半導体柱の外周とに形成されている第２の合金層と、
前記第１の合金層と前記第２の合金層との間にあり、且つ側面が前記半導体柱側面と離れて形成された、第２の層間絶縁層とを有する、
ことを特徴とする。
前記半導体基板上に、前記半導体基板平面に対して垂直方向に立った前記半導体柱と、
前記半導体柱を囲むゲート絶縁層と、
前記ゲート絶縁層を囲むゲート導体層と、
前記半導体柱の底部に形成された、前記第１の不純物領域と同じ導電性を有する第３の不純物領域と、
前記第２の不純物領域の上方の前記半導体柱内にある、前記第２の不純物領域と同じ導電性を有する第４の不純物領域と、
前記第１の合金層の下面に接した第３の層間絶縁層と、
前記第２の合金層の上面に接した第４の層間絶縁層と、
前記第１の不純物領域と前記第３の不純物領域の一方がソースとして、他方がドレインとして、前記第１の不純物領域と前記第３の不純物領域の間の前記半導体柱の部分がチャネルとして、前記ゲート導体層がゲートとして機能することで第１のＳＧＴ（Surrounding Gate MOS Transistor）が形成され、
前記第２の不純物領域と前記第４の不純物領域の一方がソースとして、他方がドレインとして、前記第２の不純物領域と前記第４の不純物領域との間の前記半導体柱の部分がチャネルとして、前記ゲート導体層がゲートとして機能することで第２のＳＧＴとが形成される、
ことが望ましい。
前記第１の合金層と前記第２の合金層は平面視で前記半導体柱の中心まで形成されている、
ことが望ましい。
前記第１の合金層と前記第２の合金層は配線導体材料層である、
ことが望ましい。
前記第１の合金層と前記第２の合金層は、前記第２の合金層と前記第２の層間絶縁層とを貫通し、底部が前記第１の合金層の上面、内部、または下面に達するコンタクトホールを介して、前記コンタクトホールの上部に形成した配線金属層に接続されている、
ことが望ましい。
前記半導体柱にあって、前記第４の不純物領域から下方に向けて応力が形成されている、
ことが望ましい。
前記第１の合金層、及び前記第２の合金層と、前記ゲート導体層との間に、空間を有する、
ことが望ましい。
本発明の第２の観点に係る、柱状半導体装置の製造方法は、
半導体基板上に、前記半導体基板平面に対して垂直方向に立ち、且つ内部に第１の層間絶縁層を有する半導体柱を形成する半導体柱形成工程と、
前記半導体柱の外周部にあり、且つ前記半導体柱側面から離れて、第１の金属層と、ドナー又はアクセプタ原子を含む第１の半導体層と、垂直方向において前記第１の層間絶縁層と同じ高さにある第２の層間絶縁層と、第２の金属層と、ドナー又はアクセプタ原子を含む第２の半導体層と、第３の層間絶縁層とを、前記半導体基板平面に対して垂直方向に積層材料層を積層することで形成する積層材料層形成工程と、
熱処理により、前記第１の金属層と前記第１の半導体層とを反応させた第１の合金層と、前記第２の金属層と前記第２の半導体層とを反応させた第２の合金層とを、形成する第１・第２合金層形成工程と、
熱処理により前記第１の合金層と前記第２の合金層とを、前記半導体柱側面に向けて突出させて、前記第１の合金層と前記第２の合金層とを前記半導体柱の側面に接触させる合金層・半導体柱側面接触工程と、
前記合金層・半導体柱側面接触工程に続き、熱処理により、前記第１の合金層及び前記第２の合金層内の金属原子を前記半導体柱の半導体原子と反応させて前記半導体柱内に前記第１の合金層と前記第２の合金層を広げると共に、前記第１の合金層と、前記第２の合金層から掃き出された前記ドナー又はアクセプタ原子を前記半導体柱内に拡散させて、前記半導体柱内に前記ドナー又はアクセプタ原子を含む、前記第１の合金層に接した第１の不純物領域と、前記第２の合金層に接した第２の不純物領域とを形成する、半導体柱内合金層・不純物領域形成工程と、
を備える、
ことを特徴とする。
前記半導体柱形成工程の後に、
前記半導体柱を囲むゲート絶縁層を形成するゲート絶縁層形成工程と、
前記ゲート絶縁層を囲むゲート導体層を形成するゲート導体層形成工程と、
前記ゲート導体層を囲む第４の層間絶縁層を形成する第４層間絶縁層形成工程と、
前記半導体柱の底部にドナー又はアクセプタ原子を含む第３の不純物領域を形成する第３不純物領域形成工程と、
前記半導体柱の外周部にあり、且つ垂直方向における前記第１の層間絶縁層の下面位置より下方に上面を有する第５の層間絶縁層を形成する第５層間絶縁層形成工程と、
前記半導体柱の外周に、前記第５の層間絶縁層の上面位置を下方端として、且つ垂直方向における前記第１の層間絶縁層の上面位置より上方に上方端を有した空孔を、前記第４の層間絶縁層と、前記ゲート導体層と、前記ゲート絶縁層との側面を除去して形成し、前記半導体柱の側面を露出させる半導体柱側面露出工程と、を行い、
前記積層材料層形成工程において、前記第５の層間絶縁層上に、前記第１の金属層と、前記第１の半導体層と、前記第２の層間絶縁層と、前記第２の金属層と、前記第２の半導体層と、前記第３の層間絶縁層との材料原子を、前記半導体基板平面に対して垂直方向から入射させて、前記積層材料層を形成し、
前記積層材料層形成工程の後に、前記合金層・半導体柱側面接触工程と、前記半導体柱内合金層・不純物領域形成工程とを行い、
前記第２の不純物領域の上方の前記半導体柱内に、前記第２の不純物領域と同じ導電性を有する第４の不純物領域を形成する第４不純物領域形成工程をさらに有し、
前記第１の不純物領域と前記第３の不純物領域の一方がソースとして、他方がドレインとして、前記第１の不純物領域と前記第３の不純物領域の間の前記半導体柱の部分がチャネルとして、前記ゲート導体層がゲートとして機能することで第１のＳＧＴ（Surrounding Gate MOS Transistor）が形成され、
前記第２の不純物領域と前記第４の不純物領域の一方がソースとして、他方がドレインとして、前記第２の不純物領域と前記第４の不純物領域との間の前記半導体柱の部分がチャネルとして、前記ゲート導体層がゲートとして機能することで第２のＳＧＴとが形成される、
ことが望ましい。
前記半導体柱内合金層・不純物領域形成工程において、平面視で前記第１の合金層と前記第２の合金層とを前記半導体柱の中心に到達させる、
ことが望ましい。
前記積層材料層形成工程において、
前記第１の金属層と、ドナー及びアクセプタ原子を含まない第３の半導体層とを、形成し、前記第３の半導体層にドナー又はアクセプタ原子をイオン注入して、前記第１の半導体層を形成し、
前記第２の層間絶縁層上に、前記第２の金属層と、ドナー及びアクセプタ原子を含まない第４の半導体層とを、形成し、前記第４の半導体層にドナー又はアクセプタ原子をイオン注入して、前記第２の半導体層を形成する、
ことが望ましい。
前記積層材料層形成工程において、
前記第１の金属層と、ドナー及びアクセプタ原子を含む第５の半導体層と、前記第２の層間絶縁層と、前記第２の金属層と、前記第５の半導体層と同じ導電性を有する第６の半導体層とを形成し、前記第５の半導体層と前記第６の半導体層の、いずれか一方、または両方に、前記第５の半導体層と異なる導電性を生じるドナーまたはアクセプタ原子を、前記第５の半導体層に含まれるドナー又はアクセプタ原子よりも多くイオン注入して、前記第１の半導体層と、前記第２の半導体層とを形成する、
ことが望ましい。
前記第２の合金層と前記第２の層間絶縁層とを貫通し、底部が前記第１の合金層の上面、内部、または下面に達するコンタクトホールを形成するコンタクトホール形成工程と、
前記コンタクトホールを埋めて、前記第１の合金層と前記第２の合金層とを電気的に接続する配線金属層を形成する配線金属層形成工程と、をさらに有する、
ことが望ましい。
前記半導体柱の下方に向いた応力を発生する前記第４の不純物領域を形成する、
ことが望ましい。
前記第１の合金層、及び前記第２の合金層と、前記ゲート導体層との間に、空間を形成する
ことが望ましい。
本発明によれば、１つの半導体柱の上下に半導体柱の中央部の絶縁層により分離された２つのＳＧＴが形成されているＳＧＴを有する半導体装置において、半導体柱の中央部に形成した絶縁層の上下に形成する、ＳＧＴのソースまたはドレインとなる半導体領域が、ゲート導体層の位置に対して、高精度に、且つ容易に形成することが可能となる。また、本発明によれば、半導体柱の中央部に存在する、ＳＧＴのソースまたはドレインとなる半導体領域内に合金層を形成する場合に発生する半導体柱の曲がり又は倒れを抑制し、半導体領域と、合金層に繋がる配線金属層との接続を確実にすることが可能となる。
本発明の第１実施形態に係るＳＧＴを有する柱状半導体装置の製造方法を説明するための平面図（ａ）と断面構造図（ｂ）、（ｃ）である。 第１実施形態に係るＳＧＴを有する柱状半導体装置の製造方法を説明するための平面図（ａ）と断面構造図（ｂ）、（ｃ）である。 第１実施形態に係るＳＧＴを有する柱状半導体装置の製造方法を説明するための平面図（ａ）と断面構造図（ｂ）、（ｃ）である。 第１実施形態に係るＳＧＴを有する柱状半導体装置の製造方法を説明するための平面図（ａ）と断面構造図（ｂ）、（ｃ）である。 第１実施形態に係るＳＧＴを有する柱状半導体装置の製造方法を説明するための平面図（ａ）と断面構造図（ｂ）、（ｃ）である。 第１実施形態に係るＳＧＴを有する柱状半導体装置の製造方法を説明するための平面図（ａ）と断面構造図（ｂ）、（ｃ）である。 第１実施形態に係るＳＧＴを有する柱状半導体装置の製造方法を説明するための平面図（ａ）と断面構造図（ｂ）、（ｃ）である。 第１実施形態に係るＳＧＴを有する柱状半導体装置の製造方法を説明するための平面図（ａ）と、断面構造図（ｂ）、（ｃ）と、断面拡大図（ｄ）である。 第１実施形態に係るＳＧＴを有する柱状半導体装置の製造方法を説明するための平面図（ａ）と、断面構造図（ｂ）、（ｃ）と、断面拡大図（ｄ）である。 第１実施形態に係るＳＧＴを有する柱状半導体装置の製造方法を説明するための平面図（ａ）と断面構造図（ｂ）、（ｃ）である。 第１実施形態に係るＳＧＴを有する柱状半導体装置の製造方法を説明するための平面図（ａ）と断面構造図（ｂ）、（ｃ）である。 第１実施形態に係るＳＧＴを有する柱状半導体装置の製造方法を説明するための平面図（ａ）と断面構造図（ｂ）、（ｃ）である。 第１実施形態に係るＳＧＴを有する柱状半導体装置の製造方法を説明するための平面図（ａ）と断面構造図（ｂ）、（ｃ）である。 第１実施形態に係るＳＧＴを有する柱状半導体装置の製造方法を説明するための平面図（ａ）と断面構造図（ｂ）、（ｃ）である。 本発明の第２実施形態に係るＳＧＴを有する柱状半導体装置の製造方法を説明するための平面図（ａ）と断面構造図（ｂ）、（ｃ）である。 第２実施形態に係るＳＧＴを有する柱状半導体装置の製造方法を説明するための平面図（ａ）と断面構造図（ｂ）、（ｃ）である。 本発明の第３実施形態に係るＳＧＴを有する柱状半導体装置の製造方法を説明するための平面図（ａ）と断面構造図（ｂ）、（ｃ）である。 第３実施形態に係るＳＧＴを有する柱状半導体装置の製造方法を説明するための平面図（ａ）と断面構造図（ｂ）、（ｃ）である。 本発明の第４実施形態に係るＳＧＴを有する柱状半導体装置の製造方法を説明するための平面図（ａ）と断面構造図（ｂ）、（ｃ）である。 本発明の第５実施形態に係るＳＧＴを有する柱状半導体装置の製造方法を説明するための平面図（ａ）と断面構造図（ｂ）、（ｃ）である。 本発明の第６実施形態に係るＳＧＴを有する半導体装置の製造方法を説明するためのＣＭＯＳインバータ回路の平面図（ａ）と断面構造図（ｂ）、（ｃ）である。 従来例のＳＧＴを示す構造模式図である。 従来例の単一のＳｉ柱に、下方にＮチャネルＳＧＴを形成し、上方にＰチャネルＳＧＴを形成した回路の構造模式図である。
以下、本発明の実施形態に係る、ＳＧＴを有する柱状半導体装置の製造方法について、図面を参照しながら説明する。
（第１実施形態）
以下、図１Ａ〜図１Ｎを参照しながら、本発明の第１実施形態に係る、ＳＧＴを有する柱状半導体装置の製造方法について説明する。
図１Ａに、ＳＧＴを有する柱状半導体装置の最初の工程を説明するための、平面図及び断面図を示す。（ａ）は平面図、（ｂ）は（ａ）のＸ−Ｘ’線に沿う断面構造図、（ｃ）は（ａ）のＹ−Ｙ’線に沿う断面構造図を示す。以下に参照するその他の図面も、（ａ）、（ｂ）、（ｃ）で示す各図の関係はこれと同様である。
図１Ａに示すように、ｉ層基板１上に、熱酸化法によりＳｉＯ２層（図示せず）を形成する。そして、リソグラフィ法とＲＩＥ（Reactive Ion Etching）法を用いて、酸素イオン（Ｏ＋）を注入するための孔を設けたＳｉＯ２層５ａを形成する。この孔は、平面視において、矩形であってもよいし、円形であってもよい。次に、酸素イオンを、ｉ層基板１上面より、例えば加速電圧１００〜２００ＫＶ、ドーズ量２×１０１８／ｃｍ２にて、イオン注入する。そして、例えば１１５０℃の熱処理を行い、ｉ層基板１内にＳｉＯ２領域４を形成する（ＳｉＯ２領域４形成については、例えば非特許文献２を参照）。
次に、図１Ｂに示すように、露出しているｉ層基板１上と、ＳｉＯ２層５ａ上にＳｉＯ２層５ｂを堆積させる。
次に、図１Ｃに示すように、リソグラフィ法とＲＩＥ法とを用いて、ＳｉＯ２層５ｂをエッチングすることで、ＳｉＯ２層５ｃを形成する。さらにＳｉＯ２層５ｃをマスクとして用いたＲＩＥ法によってｉ層基板１をエッチングすることで、ｉ層基板１表面に対して垂直（上下）方向に延び且つ中央部にＳｉＯ２層４ａを有するＳｉ柱６を形成する。ここでＳｉ柱６の断面形状は、好ましくは、図１Ｃ（ａ）に示すように、ＳｉＯ２層５ａの孔より小さい円形である。また、Ｓｉ柱６の側面の角度は、好ましくは、ｉ層基板１の上表面に対して略直角である。
次に、図１Ｄに示すように、Ｓｉ柱６の外周におけるｉ層基板１の上表面表層に、イオン注入法によってＮ＋領域７を形成する。続いて、ＣＶＤ（Chemical Vapor Deposition）法を用いてＳｉＯ２膜（図示せず）を堆積し、ＳｉＯ２膜の上表面をＭＣＰ（Mechanical Chemical Polishing）法を用いて平坦化した後、エッチバック法を用いてＳｉＯ２膜をエッチングする。これにより、Ｓｉ柱６の外周におけるｉ層基板１及びＮ＋領域７上にＳｉＯ２層８を残存させる。続いて、ＡＬＤ（Atomic Layer Deposition）法により、Ｓｉ柱６及びＳｉＯ２層８の全体を、酸化ハフニウム（ＨｆＯ２）層９と窒化チタン（ＴｉＮ）層１０とによって、順次、被覆する。その後、ＣＶＤ法によって、Ｓｉ柱６及びＳｉ柱６の周辺全体をＳｉＯ２層１１で覆う。最終的に、ＨｆＯ２層９はＳＧＴのゲート絶縁層となり、ＴｉＮ層１０はＳＧＴのゲート導体層となる。
次に、リソグラフィ法により形成したレジストをマスクとして用い、図１Ｅに示すように、ＳｉＯ２層１１、ＴｉＮ層１０をＲＩＥ法によってエッチングすることで、Ｓｉ柱６の上表面からＳｉＯ２層８の上表面に亘って、ＳｉＯ２層１１ａとＴｉＮ層１０ａとを形成する。
次に、図１Ｆに示すように、Ｓｉ柱６の外周に窒化シリコン（ＳｉＮ）層１２ａを形成する。続いて、ＳｉＮ層１２ａ上にレジスト層１３を形成する。ＳｉＯ２層４ａの垂直方向での位置がレジスト層１３の中央部になるように、レジスト層１３を形成する。レジスト層１３は、レジスト材料をｉ層基板１の上表面全体に塗布した後、例えば２００℃の熱処理を行ってレジスト材料の流動性を大きくし、レジスト材料がＳｉ柱６の外側のＳｉＮ層１２ａ上で均質に溜まるようにして形成する。続いて、フッ化水素ガス（以下、「ＨＦガス」と称する。）を全体に供給する。続いて、例えば１８０℃の加熱環境とすることで、ＨＦガスをレジスト層１３内に含まれた水分によって電離し、フッ化水素イオン（ＨＦ２ ＋）（以下、「ＨＦイオン」と称する。）を形成する。このＨＦイオンがレジスト層１３内を拡散して、レジスト層１３に接触するＳｉＯ２層１１ａをエッチングする（ここでのエッチングのメカニズムは非特許文献３を参照のこと。）。一方、レジスト層１３に接触していないＳｉＯ２層１１ａは、殆どエッチングされずに残存する。その後、レジスト層１３を除去する。
以上によって、図１Ｇに示すように、ＳｉＯ２層１１ａは、ＳｉＮ層１２ａで覆われた領域のＳｉＯ２層１１ｂと、Ｓｉ柱６の上部領域のＳｉＯ２層１１ｃとに分離される。続いて、ＳｉＯ２層１１ｂ、１１ｃをマスクとして用い、ＴｉＮ層１０ａをエッチングすることで、ＴｉＮ層１０ａを、Ｓｉ柱６の下方領域でＳｉＯ２層１１ｂで覆われたＴｉＮ層１０ｂと、Ｓｉ柱６の上方領域でＳｉＯ２層１１ｃで覆われたＴｉＮ層１０ｃとに分離する。続いて、ＳｉＯ２層１１ｂ、１１ｃと、ＴｉＮ層１０ｂ、１０ｃとをマスクとして用い、ＨｆＯ２層９をエッチングすることで、ＨｆＯ２層９を、Ｓｉ柱６の下方領域でＴｉＮ層１０ｂによりその一部が覆われたＨｆＯ２層９ａと、Ｓｉ柱６の上部領域でＴｉＮ層１０ｃに覆われたＨｆＯ２層９ｂとに分離する。こうして、Ｓｉ柱６の側面に開口部３０ａが形成される。その後、ＴｉＮ層１０ｂ、１０ｃの露出部を酸化することで、ＴｉＯ（酸化チタン）層１４ａ、１４ｂを形成する。
次に、図１Ｈに示すように、熱処理により、Ｎ＋領域７のＡｓ原子をｉ層基板内に拡散させて、Ｎ＋領域７ａを形成する。そして、例えば、ｉ層基板１を配置した基板金属板と、この基板金属板から離間した対向金属板とを用意し、基板金属板に直流電圧を印加し、これら２枚の平行金属板にＲＦ高周波電圧を印加することで対向金属板の材料原子をスパッタしてｉ層基板１上に堆積させるバイアス・スパッタ法を用いて、Ｎｉ原子をｉ層基板１の上表面に垂直な方向から入射させ、ＳｉＮ層１２ａ上にＮｉ層１５ａを形成し、Ｓｉ柱６上にＮｉ層１５ｃを形成する。次に、バイアス・スパッタ法により砒素（Ａｓ）不純物を含んだポリＳｉ層１６ａをＮｉ層１５ａ上に形成し、Ｎｉ層１５ｃ上にドナー不純物となる砒素（Ａｓ）原子を含んだポリＳｉ層１６ｃを形成する。次に、バイアス・スパッタ法を用いて、ＳｉＯ２原子をｉ層基板１の上表面に垂直な方向から入射させ、ポリＳｉ層１６ａ上にＳｉＯ２層１７ａを形成し、ポリＳｉ層１６ｃ上にＳｉＯ２層１７ｃを形成する。そして、Ｎｉ層１５ａ、ポリＳｉ層１６ａ、ＳｉＯ２層１７ａと同じ方法を用いて、ＳｉＯ２層１７ａ上に、Ｎｉ層１５ｂ、アクセプタ不純物となるボロン（Ｂ）原子を含んだポリＳｉ層１６ｂ、ＳｉＯ２層１７ｂを形成し、ＳｉＯ２層１７ｃ上に、Ｎｉ層１５ｄ、ボロン（Ｂ）原子を含んだポリＳｉ層１６ｄ、ＳｉＯ２層１７ｄを形成する。
Ｎｉ原子、ポリＳｉ原子、ＳｉＯ２原子は、ｉ層基板１の上表面に対して垂直な方向から入射するので、Ｓｉ柱６外周部側面とＮｉ層１５ａ、１５ｂ、ポリＳｉ層１６ａ、１６ｂ、ＳｉＯ２層１７ａとの間に、空間１８が形成される。
図１Ｈ（ｄ）に、図１Ｈ（ｂ）の点線枠Ａ内の拡大図を示す。ＳｉＯ２層１７ｂ上方表面位置は、空間１８の上端位置より上方にあるように形成される。そして、ＳｉＯ２層１７ｂはＳｉＯ２層１１ｃと接触しているので、密閉された空間１８が形成される。
次に、図１Ｉに示すように、例えば５５０℃の熱処理を行うことで、Ｎｉ層１５ａ、１５ｂのＮｉ原子をポリＳｉ層１６ａ、１６ｂ内に拡散させてニッケルシリサイド（ＮｉＳｉ）層２０ａ、２０ｂを形成する。ＮｉＳｉ層２０ａ、２０ｂは、ポリＳｉ層１６ａ、１６ｂの体積より膨張する（この体積膨張については非特許文献４を参照のこと）。ポリＳｉ層１６ａはＳｉＮ層１２ａ、ＳｉＯ２層１７ａにより挟まれ、ポリＳｉ層１６ｂはＳｉＯ２層１７ａ、１７ｂにより挟まれているので、ＮｉＳｉ層２０ａ、２０ｂは、主に空間１８内に突出する。ポリＳｉ層１６ａに含まれているＡｓ原子と、ポリＳｉ層１６ｂとに含まれているＢ原子は、ＮｉＳｉ層２０ａ、２０ｂより外側に掃き出される（この掃き出し現象については非特許文献４を参照のこと）。この不純物原子掃き出し効果により、ＮｉＳｉ層２０ａ、２０ｂの形成過程で、空間１８内に突き出したＮｉＳｉ層２０ａ、２０ｂの側面表層に不純物原子を多く含んだ突起部２１ａ、２１ｂが形成される。そして、突起部２１ａ、２１ｂ側面がＳｉ柱６表面に接触する。その後、Ｓｉ柱６上の、ＮｉＳｉ層２０ｃ、２０ｄ、突起部２１ｃ、２１ｄ、ＳｉＯ２層１７ｃ、１７ｄを除去する。
図１Ｉ（ｄ）に、図１Ｉ（ｂ）の点線枠Ａ内の拡大図を示す。ドナー不純物Ａｓ原子を多く含んだ突起部２１ａと、アクセプタ不純物Ｂ原子を多く含んだ突起部２１ｂとの側面は、Ｓｉ柱６側面表面に接触する。ＳｉＯ２層１７ｂ上方表面位置は、空間１８の上端位置より上方にあるように形成される。これにより、ＮｉＳｉ層２０ａはＳｉＮ層１２ａとＳｉＯ２層１７ａに挟まれ、ＮｉＳｉ層２０ｂはＳｉＯ２層１７ａ、１７ｂに挟まれる。
次に、図１Ｊに示すように、熱処理を行って、ＮｉＳｉ層２０ａ、２０ｂのシリサイド化を拡張すると共に、不純物掃き出し効果により突起部２１ａ、２１ｂからＡｓ原子、Ｂ原子がＳｉ柱６内に拡散される。そして、ＮｉＳｉ層２０ａ、２０ｂに接したＳｉ柱６の側面表層にＮｉＳｉ層３１ａ、３１ｂが形成されると共に、Ａｓ原子、Ｂ原子が不純物掃き出し効果によりＳｉ柱６内部に拡散され、Ｎ＋領域２ａ、Ｐ＋領域３ａが形成される。ＳｉＯ２層４ａでは、ドナー及びアクセプタ不純物原子の熱拡散が抑えられ、同時にシリサイド化も抑えられるので、Ｎ＋領域２ａ、Ｐ＋領域３ａは、ＳｉＯ２層４ａで分離される。
次に、図１Ｋに示すように、リソグラフィ法とＲＩＥ法とを用いて、ＮｉＳｉ層２０ａ、２０ｂ、ＳｉＯ２層１７ａ、１７ｂをパターン加工することで、ＮｉＳｉ層２０ａａ、２０ｂｂ、ＳｉＯ２層１７ａａ、１７ｂｂを形成する。
次に、図１Ｌに示すように、リソグラフィ法とＲＩＥ法とを用いて、ＮｉＳｉ層２０ｂ、ＳｉＯ２層１７ｂをパターン加工することで、Ｘ−Ｘ‘軸方向においてＮｉＳｉ層２０ａａ及びＳｉＯ２層１７ａａよりＳｉ柱６側に後退したＮｉＳｉ層２０ｂｃ、ＳｉＯ２層１７ｂｃ、を形成する。
次に、図１Ｍに示すように、ＳｉＮ層１２ａを形成した方法と同じ方法を用いることで、その上表面が、ＴｉＮ層１０ｃの高さ方向の中間に位置するように、ＳｉＮ層１２ｂを形成する。続いて、開口部３０ａを形成した方法と同じ方法を用いることで、ＴｉＮ層１０ｃの外周に開口部３０ｂを形成する。続いて、ＴｉＮ層１０ｃに接触したＮｉＳｉ層２２を形成する。次に、ＳｉＯ２層１２ｃを、その上表面の位置がＮｉＳｉ層２２の表面よりも高く、かつＳｉ柱６の頂部よりも低くなるように形成する。その後、ＳｉＯ２層１２ｃをマスクとして用い、ＳｉＯ２層１１ｃ、ＴｉＮ層１０ｃ、ＨｆＯ２層９ｂをエッチングすることで、ＳｉＯ２層１１ｄ、ＴｉＮ層１０ｄ、ＨｆＯ２層９ｃを形成する。次に、ＳｉＯ２層１１ｄ、１２ｃ、ＴｉＮ層１０ｄ、ＨｆＯ２層９ｃをマスクとして用い、ボロン（Ｂ）イオン注入法を用いることで、Ｓｉ柱６の頂部にＰ＋領域２４を形成する。
次に、図１Ｎに示すように、ＳｉＯ２層１２ｄをＣＶＤ法、ＭＣＰ法によって全体に形成する。続いて、リソグラフィ法とＲＩＥ法とを用いて、ＳｉＯ２層１２ｄ、１２ｃ、ＳｉＮ層１２ｂ、１２ａを貫通させてＴｉＮ層１０ｂ上にコンタクトホール２８ａを形成し、ＳｉＯ２層１２ｄ、１２ｃを貫通させてＮｉＳｉ層２２上にコンタクトホール２８ｂを形成し、ＳｉＯ２層１２ｄを貫通させてＳｉ柱６の頂部上にコンタクトホール２８ｃを形成し、ＳｉＯ２層１２ｄ、１２ｃ、ＳｉＮ層１２ｂ、ＳｉＯ２層１７ｂｃを貫通させてＮｉＳｉ層２０ｂｃ上にコンタクトホール２８ｄを形成し、ＳｉＯ２層１２ｄ、１２ｃ、ＳｉＮ層１２ｂ、ＳｉＯ２層１７ａａを貫通させてＮｉＳｉ層２０ａａ上にコンタクトホール２８ｅを形成し、ＳｉＯ２層１２ｄ、１２ｃ、ＳｉＮ層１２ｂ、１２ａ、ＨｆＯ２層９ａ、ＳｉＯ２層８を貫通させてＮ＋領域７ａ上にコンタクトホール２８ｆを形成する。次に、コンタクトホール２８ａを介してＴｉＮ層１０ｂに電気的に接続するゲート配線金属層Ｖｇ１を形成し、コンタクトホール２８ｂを介してＮｉＳｉ層２２に電気的に接続するゲート配線金属層Ｖｇ２を形成し、コンタクトホール２８ｃを介してＳｉ柱６の頂部のＰ＋領域２４に電気的に接続するドレイン配線金属層Ｖｄ２を形成し、コンタクトホール２８ｄを介してＮｉＳｉ層２０ｂｃに電気的に接続するソース配線金属層Ｖｓ２を形成し、コンタクトホール２８ｅを介してＮｉＳｉ層２０ａａに電気的に接続するドレイン配線金属層Ｖｄ１を形成し、コンタクトホール２８ｆを介してＮ＋領域７ａに電気的に接続するソース配線金属層Ｖｓ１を形成する。そして、ＮｉＳｉ層２０ａａ、２０ｂｃは、空間１８とＳｉＯ２層１７ａａにより分離されている。また、ＮｉＳｉ層２０ａａ、２０ｂｃ、とＴｉＯ層１４ａ、１４ｂとの間に空間が残っているのが好ましい。これにより、ゲート導体層であるＴｉＮ層１０ｂ、１０ｄとＮｉＳｉ層２０ａａ、２０ｂｃとの電気的絶縁性が向上される。
上記した製造方法により、Ｓｉ柱６の下部のｉ層１ａをチャネル、ｉ層１ａの外周を囲むＨｆＯ２層９ａをゲート絶縁層、ＨｆＯ２層９ａの外周を囲むＴｉＮ層１０ｂをゲート導体層、ｉ層１ａの下方に位置するＮ＋領域７ａをソース、ｉ層１ａ上に位置するＮ＋領域２ａをドレインとしてそれぞれ機能させるＮチャネル型ＳＧＴと、Ｓｉ柱６の上部のｉ層１ｂをチャネル、ｉ層１ｂの外周を囲むＨｆＯ２層９ｃをゲート絶縁層、ＨｆＯ２層９ｃの外周を囲むＴｉＮ層１０ｄをゲート導体層、ｉ層１ｂの下方に位置するＰ＋領域３ａをソース、ｉ層１ｂ上に位置するＰ＋領域２４をドレインとしてそれぞれ機能させるＰチャネル型ＳＧＴと、が形成される。そして、これらＮチャネル型ＳＧＴとＰチャネル型ＳＧＴは、ＳｉＯ２層４ａにより分離される。そして、Ｓｉ柱６の下方にあるＮチャネル型ＳＧＴのドレインＮ＋領域２ａと、上方にあるＰチャネル型ＳＧＴのソースＰ＋領域３ａとは、電気的に独立に、それぞれ、ドレイン配線金属層Ｖｄ１、ソース配線金属層Ｖｓ２により取り出される。
本実施形態の説明では、Ｓｉ柱６の下部にＮチャネルＳＧＴが形成され、上部にＰチャネルＳＧＴが形成されたが、図１ＨのポリＳｉ層１６ａ、１６ｂに含まれるドナー、またはアクセプタ不純物を選択することにより、上下ＳＧＴのチャネル型を、Ｎチャネル、Ｐチャネルのどちらにも変えることができる。
図１Ｉで示した工程において、ＮｉＳｉ層２０ａ、２０ｂの空間１８内への膨張と、ドナー、又はアクセプタ不純物原子を多く含んだ突起部２１ａ、２１ｂのＳｉ柱６側面への接続とを行ったが、それ以後の工程で行ってもよい。最終工程までにおいて、図１Ｎで示した構造が得られればよい。
同様に、図１Ｉで示した工程では、ＮｉＳｉ層３１ａ、３１ｂ、Ｎ＋領域２ａ、Ｐ＋領域３ａの形成を１度の熱処理により行ったが、しかしながら、このように１回のみの熱処理によってＮ＋領域２ａ及びＰ＋領域３ａの形成を行うのでなく、図１Ｉ〜図１Ｌで示した工程における、複数回の熱処理によって、ＳＧＴを製造する最終工程までに、ＮｉＳｉ層３１ａ、３１ｂ、Ｎ＋領域２ａ、Ｐ＋領域３ａの形成が行われればよい。
第１実施形態の柱状半導体装置の製造方法によれば、以下の効果が奏される。
１．図１Ｎに示したように、ＳｉＯ２層４ａとＳｉＯ２層１７ａａとで分離された、電気的に独立な２つのＳＧＴがＳｉ柱６内の上下に形成される。そして、上下ＳＧＴのチャネル型は、回路設計に応じて、独立して、Ｎチャネル型又はＰチャネル型とすることができる。これにより、高密度なＳＧＴ回路が実現できる。
２．図１Ｊで示したように、Ｎ＋領域２ａは、下方端位置が下方ＳＧＴのゲートとなるＴｉＮ層１０ｂ上端位置にあるＮｉＳｉ層２０ａをドナー不純物Ａｓ原子の拡散源として、形成される。これにより、下方ＳＧＴにおいて、ドレインＮ＋領域２ａとゲートＴｉＮ層１０ｂが自己整合により形成される。同様に、Ｐ＋領域３ａは、上面位置が上方ＳＧＴのゲートとなるＴｉＮ層１０ｃ下方端位置にあるＮｉＳｉ層２０ｂをアクセプタ不純物Ｂ原子の拡散源として、形成される。これにより、上方ＳＧＴにおいて、ドレインＰ＋領域３ａとゲートＴｉＮ層１０ｃが自己整合により形成される。そして、２つのドレインのＮ＋領域２ａ、Ｐ＋領域３ａとゲートＴｉＮ層１０ｂ、１０ｃの自己整合形成が同時に行われる特徴を有する。これは、ドレインＮ＋領域２ａ、ゲートＴｉＮ層１０ｂ間と、ドレインＰ＋領域３ａ、ゲートＴｉＮ層１０ｃ間との低容量化と、ＳＧＴ特性バラツキ低減に繋がる。
３．ドレインＮ＋領域２ａ、Ｐ＋領域３ａが、別々に形成されないで、同時に形成される特徴を有する。これは、ＳＧＴ回路を搭載するＩＣ（Integrated Circuit）製造の低コスト化に繋がる。また、これは、ドレインＮ＋領域２ａ、Ｐ＋領域３ａの位置関係を正確に形成できることによる性能バラツキの少ない回路を形成できる利点がある。
４．ドレインＮ＋領域２ａ、Ｐ＋領域３ａ形成の不純物拡散源であるＮｉＳｉ層２０ａ、２０ｂが、ドレインＮ＋領域２ａ、Ｐ＋領域３ａの引き出し配線材料層となる。これは、ＳＧＴを搭載するＩＣ製造の低コスト化に繋がる。
５．ＮｉＳｉ層２０ａ、２０ｂ、２０ａａ、２０ｂｂは、Ｓｉ柱６内にＮｉＳｉ層３１ａ、３１ｂが形成される工程から、そしてその後の工程においても、残存する。ＮｉＳｉ層２０ａ、２０ｂ、２０ａａ、２０ｂｂはＳｉ柱６を支える構造になっており、Ｓｉ柱６の倒れまたは曲がり発生を防止する役割を担う。
６．図１Ｎにおいて、ＮｉＳｉ層２０ａａ、２０ｂｃ、とＴｉＯ層１４ａ、１４ｂとの間に空間が残ることにより、ゲート導体層であるＴｉＮ層１０ｂ、１０ｄとＮｉＳｉ層２０ａａ、２０ｂｃとの電気的絶縁性が向上する。
（第２実施形態）
以下、図２Ａ、図２Ｂを参照しながら、本発明の第２実施形態に係る、ＳＧＴを有する柱状半導体装置の製造方法について説明する。第２実施形態の製造方法は、以下に説明する構造上の相違点が生じたこと以外は、第１実施形態の図１Ａ〜図１Ｎに示す工程と同様な工程によって製造される。
図１Ａ〜図１Ｇに示した工程と同様な工程を行った後に、図２Ａに示すように、スパッタ法によりｉ層基板１表面に対して垂直方向から材料原子を入射させて、ＳｉＮ層１２ａ上に、Ｎｉ層１５ａと、不純物原子を含んでいないポリＳｉ層２９ａと、ＳｉＯ２層１７ａとを、堆積させる。その後、イオン注入法により、ポリＳｉ層２９ａ内にＡｓ原子を注入する。
次に、図２Ｂに示すように、スパッタ法により材料原子をｉ層基板１表面に対して、垂直方向から入射させて、ＳｉＯ２層１７ａ上に、Ｎｉ層１５ｂと、不純物原子を含んでないポリＳｉ層２９ｂと、ＳｉＯ２層１７ｂとを、堆積させる。そして、イオン注入法により、ポリＳｉ層２９ｂ内にＢ原子を注入する。これにより、図１Ｈと同様に、ドナー不純物Ａｓ原子を含んだポリＳｉ層２９ａと、アクセプタ不純物Ｂ原子を含んだポリＳｉ層２９ｂが形成される。
本実施形態では、ポリＳｉ層２９ａ、２９ｂへのドナー及びアクセプタ不純物原子の導入をイオン注入法により行っている。これにより、Ｓｉ柱６と同じ複数のＳｉ柱（図示せず）をｉ層基板１上に形成して、同じくこれらＳｉ柱の上下にＳＧＴを形成する場合、リソグラフィ法とイオン注入法により、回路設計に応じてＮチャネル型またはＰチャネル型のＳＧＴが、複数のＳｉ柱の上下に容易に形成できる。
（第３実施形態）
以下、図３Ａ、図３Ｂを参照しながら、本発明の第３実施形態に係る、ＳＧＴを有する柱状半導体装置の製造方法について説明する。第３実施形態の柱状半導体装置は、以下に説明する構造上の相違点が生じたこと以外は、第１実施形態の図１Ａ〜図１Ｎに示す工程と同様な工程によって製造される。
図１Ｈで示した工程と同じ工程において、図３Ａに示すように、バイアス・スパッタ法を用いて、材料原子をｉ層基板１の上表面に垂直な方向から入射させ、ＳｉＮ層１２ａ上にＮｉ層１５ａ、砒素（Ａｓ）不純物を含んだＮ型ポリＳｉ層２９ａａ、ＳｉＯ２層１７ａ、Ｎｉ層１５ｂ、砒素（Ａｓ）不純物を含んだＮ型ポリＳｉ層２９ｂｂ、ＳｉＯ２層１７ｂを形成する。
次に、図３Ｂに示すように、イオン注入法により、アクセプタ不純物Ｂ原子を、先にポリＳｉ層２９ｂｂに含まれているドナー不純物濃度より多くの濃度をポリＳｉ層２９ｂｂに注入する。これにより、Ｐ型のポリＳｉ層２９ｂｂを形成する。その後、図１Ｉから図１Ｎの工程を行う。
また、図３Ｂに示した工程で、Ｂ原子のイオン注入加速電圧を制御することにより、例えば下層ポリＳｉ層２９ａａに注入Ｂ原子分布のピークを持ってくることにより、ポリＳｉ層２９ａａをＰ型、ポリＳｉ層２９ｂｂをＮ型にできる。さらに、図３Ｂに示した工程で、注入Ｂ原子分布のピークをＳｉＯ２層１７ａに持ってきて、ポリＳｉ層２９ａａ、２９ｂｂに同程度Ｂ原子が注入されるようにすれば、２つのポリＳｉ層２９ａａ、２９ｂｂ共にＰ型にすることができる。そして、Ｂ原子のイオン注入を行わないと、ポリＳｉ層２９ａａ、２９ｂｂ共にＮ型にすることができる。これにより、リソグラフィ法とイオン注入法により、回路設計に応じてＮチャネル型またはＰチャネル型のＳＧＴが、複数のＳｉ柱の上下に容易に形成できる。このように、第３実施形態では、第２実施形態と比べてイオン注入工程を半分に減らすことができる。
（第４実施形態）
以下、図４を参照しながら、本発明の第４実施形態に係る、ＳＧＴを有する柱状半導体装置について説明する。
図４に示すように、Ｓｉ柱６頂部にアクセプタ原子を含むＳｉ１−ｘＧｅｘ層３３（例えば、ｘ＝０．１７）が形成される。Ｓｉ１−ｘＧｅｘ層３３は、図１ＬにおけるＰ＋領域２４に対応したＰチャネル型ＳＧＴのドレイン層となる。Ｓｉ１−ｘＧｅｘ層３３は、Ｓｉ柱６のＳｉ原子の格子間距離の違いにより、Ｓｉ１−ｘＧｅｘ層３３からＳｉ柱６下方に向けて応力を生じる。そして、Ｓｉ柱６中間にあるＰ＋領域３ａは、突き出てＳｉ柱６外周部に接続したＮｉＳｉ層２０ａａ、２０ｂｂよりの圧縮応力を受ける。この圧縮応力はＰ＋領域３ａからＳｉ柱６上方に向いた応力成分を持つ。
第４実施形態によれば、Ｓｉ１−ｘＧｅｘ層３３と、Ｐ＋領域３ａとで挟まれたＳｉ柱６のＰチャネル型ＳＧＴのチャネルｉ層１ｂは、Ｓｉ１−ｘＧｅｘ層３３、Ｐ＋領域３ａからの圧縮応力を受ける。これにより、ホール移動度が向上して、Ｐチャネル型ＳＧＴの電流駆動能力を増加できる（圧縮応力によるＰチャネル型ＭＯＳトランジスタのホール移動度増加現象については、例えば非特許文献５を参照）。
（第５実施形態）
以下、図５を参照しながら、本発明の第５実施形態に係る、ＳＧＴを有する柱状半導体装置について説明する。
図５に示すように、Ｓｉ柱６内のＮ＋領域２ａ、Ｐ＋領域３ａ内に、ＮｉＳｉ層２０ａａ、２０ｂｂ側面から、断面中心までシリサイド化されたＮｉＳｉ層３１ｃ、３１ｄを形成する。ＮｉＳｉ層３１ｃ、３１ｄはＳｉＯ２層４ａにより分離される。
図１Ｌでは、ＮｉＳｉ層３１ａ、３１ｂは、Ｓｉ柱６の側面表層に形成されていたが、第５実施形態においては、ＮｉＳｉ層３１ａ、３１ｂに対応するＮｉＳｉ層３１ｃ、３１ｄがＳｉ柱６の断面中心までシリサイド化されて、形成される。第５実施形態によれば、Ｓｉ柱６の中間部に断面全体に膨張係数の異なるＮｉＳｉ層３１ｃ、３１ｄが形成されることによるＳｉ柱６の倒れまたは曲がりを、ＮｉＳｉ層３１ｃ、３１ｄの外周を囲んだＮｉＳｉ層２０ａａ、２０ｂｃが除去されることなく残存することにより、防止することができる。これは、Ｓｉ柱６の断面直径の小さい場合に、さらに効果がある。また、本実施形態を第４実施形態へ適応した場合、図４に示したＮｉＳｉ層３１ａ、３１ｂがＳｉ柱６の外周部に形成されている場合と比べて、ＮｉＳｉ層３１ｄから上方への応力が大きくできる。これにより、ホール移動度が向上して、Ｐチャネル型ＳＧＴの電流駆動能力を更に増加できる。
（第６実施形態）
以下、図６を参照しながら、本発明の第６実施形態に係る、ＳＧＴを有するＣＭＯＳインバータ回路について説明する。
図６に示すように、Ｎ＋領域２ａに繋がってＳｉ柱６内にＮｉＳｉ層３１ｃが形成されている。ＮｉＳｉ層３１ｃに繋がってＳｉ柱６を囲んでＮｉＳｉ層２０ａａが形成されている。Ｐ＋領域３ａに繋がってＳｉ柱６内にＮｉＳｉ層３１ｄが形成されている。ＮｉＳｉ層３１ｄに繋がってＳｉ柱６を囲んでＮｉＳｉ層２０ｂｂが形成されている。ＮｉＳｉ層２０ａａ、ＳｉＯ２層１７ａａ、ＮｉＳｉ層２０ｂｂ、ＳｉＯ２層１７ｂｂは、平面視において同一形状に形成されている。ＳｉＯ２層１２ｄ、１２ｃ、ＳｉＮ層１２ｂ、ＮｉＳｉ層２０ａａ、ＳｉＯ２層１７ａａ、ＮｉＳｉ層２０ｂｂ、ＳｉＯ２層１７ｂｂを貫通してＳｉＮ層１２ａ上にコンタクトホール２８ｃが形成されている（コンタクトホール２８ｃの底面はＮｉＳｉ層２０ａａの上面または中間部であってもよい）。そして、平面視において、ＴｉＮ層１０ｄに接続したＮｉＳｉ層２２ａが、ＴｉＮ層１０ｂと同一形状に形成されている。そして、ＳｉＯ２層１２ｄ、１２ｃ、ＮｉＳｉ層２２ａ、ＳｉＮ層１２ｂ、１２ａを貫通して、ＴｉＮ層１０ｂ上にコンタクトホール２８ａが形成されている。そして、コンタクトホール２８ａを介して入力配線金属層Ｖｉｎが形成され、コンタクトホール２８ｂを介して電源配線金属層Ｖｄｄが形成され、コンタクトホール２８ｃを介して出力配線金属層Ｖｏｕｔが形成され、コンタクトホール２８ｄを介してアース配線金属層Ｖｓｓが形成される。ＮｉＳｉ層２０ａａ、２０ｂｂは、出力配線金属層Ｖｏｕｔを介して、電気的に接続される。そして、ＮｉＳｉ層２２ａとＴｉＮ層１０ｂは、入力配線金属層Ｖｉｎを介して、電気的に接続される。これにより、Ｓｉ柱６に下部にＮチャネル型ＳＧＴ、上部にＰチャネル型ＳＧＴを有したＣＭＯＳインバータ回路が形成される。
このように、ＮｉＳｉ層２０ａａ、２０ｂｂを貫通するコンタクトホール２８ｃを形成し、このコンタクトホール２８ｃを介して出力配線金属層Ｖｏｕｔを形成することにより、平面視における１つのコンタクトホール２８ｃだけにより、これまでＳｉＯ２層１７ａａにより電気的に分離されていたＮｉＳｉ層２０ａａ、２０ｂｂが接続される。これにより、ＳＧＴを有したＣＭＯＳインバータ回路のｉ層基板１上での占有面積を小さくできる。
なお、第１実施形態では、材料原子をバイアス・スパッタ法を用いてｉ層基板１の上表面に対して垂直な方向から入射することでＮｉ層１５ａ、１５ｂ、ポリＳｉ層１６ａ、１６ｂ、ＳｉＯ２層１７ａ、１７ｂを形成した。材料原子をｉ層基板１の上表面に対して垂直な方向から入射できる方法であれば、バイアス・スパッタ法以外の方法を用いてもよい。このことは、本発明に係るその他の実施形態においても同様に適用可能である。
また、第１実施形態では、ポリＳｉ層１６ａ、１６ｂのシリサイド化に伴ってＮｉＳｉ層２０ａ、２０ｂを空間１８内へ突起させた。このＮｉ層１５ａ、１５ｂの代わりに、チタン（Ｔｉ）、コバルト（Ｃｏ）などの他の金属層を用いてシリサイド層の空間１８内への突起を行ってもよい。このことは、本発明に係るその他の実施形態においても同様に適用可能である。
また、第１実施形態では、下層にＮｉ層１５ａ、１５ｂを形成し、上層にドナーまたはアクセプタ不純物を含んだポリＳｉ層１６ａ、１６ｂを形成したが、上層にＮｉ層１５ａ、１５ｂを形成し、下層にドナーまたはアクセプタ不純物を含んだポリＳｉ層１６ａ、１６ｂを形成してもよい。このことは、本発明に係るその他の実施形態においても同様に適用可能である。
また、第１実施形態では、Ｎｉ層１５ａとポリＳｉ層１６ａの２層及びＮｉ層１５ｂとポリＳｉ層１６ｂの２層から、その後の熱処理によって、ＮｉＳｉ層２０ａ、２０ｂをそれぞれ形成したが、Ｎｉ層１５ａ、１５ｂはポリＳｉ層１６ａ、１６ｂの上下のどちらに形成しても良い。また複数層のＮｉ層と複数層のポリＳｉ層からＮｉＳｉ層２０ａ、２０ｂをそれぞれ形成してもよい。このことは、本発明に係るその他の実施形態においても同様に適用可能である。
また、第１実施形態では、ｉ層基板１の上表面に対して側面の角度が略直角（約９０度）であるＳｉ柱６を形成し、材料原子をバイアス・スパッタ法を用いてｉ層基板１の上表面に対して垂直な方向から入射することでＮｉ層１５ａ、１５ｂ、ポリＳｉ層１６ａ、１６ｂ、ＳｉＯ２層１７ａ、１７ｂを形成した。ここでは、Ｓｉ柱６の側面の角度を、ｉ層基板１の上表面に対して略直角とすることにより、Ｓｉ柱６の外周を囲むＳｉＯ２層１１ｃの側部表面へのＮｉ、Ｓｉ、ＳｉＯ２材料原子の堆積が防止されている。このＳｉ柱６の側面の角度は、Ｓｉ柱６の外周を囲むＳｉＯ２層１１ｃの側部表面にＮｉ、Ｓｉ、ＳｉＯ２材料原子が堆積されない限り、９０度よりも小さくともよい。例えば、バイアス・スパッタ法では、ｉ層基板１を配置する基板電極板と、ｉ層基板１から離間した対抗電極板との間に印加するバイアス電圧を制御することで、ＳｉＯ２層１１ｃの側部表面にＮｉ、Ｓｉ、ＳｉＯ２材料原子が堆積されることが防止できる（これについて基本的な方法に関しては、非特許文献６を参照のこと。）。また、ＳｉＯ２層１１ｃの側部表面にＮｉ、Ｓｉ、ＳｉＯ２材料原子が堆積されても、例えば希釈フッ酸溶液などで簡単にエッチング除去可能なものであれば問題はない。このことは、本発明に係るその他の実施形態においても適用可能である。
また、第１実施形態では、Ｓｉ柱６側面表面と、ＮｉＳｉ層２０ａ、２０ｂとの接続、Ｓｉ柱６内でのＮｉＳｉ層３１ａ、３１ｂの形成、Ｎ＋領域２ａ、Ｐ＋領域３ａの形成は、図１Ｊにおける熱処理によって行った。これら、Ｓｉ柱６側面表面とＮｉＳｉ層２０ａ、２０ｂとの接続、Ｓｉ柱６内のＮｉＳｉ層３１ａ、３１ｂの形成、Ｎ＋領域２ａ、Ｐ＋領域３ａの形成は、ＳＧＴを製造する最終工程までに行われればよい。このことは、本発明に係るその他の実施形態においても適用可能である。
また、第１実施形態では、ポリＳｉ層２０ａ、２０ｂを用いたが、アモルファス層であってもよい。このことは、本発明に係るその他の実施形態においても適用可能である。
また、第１実施形態では、ＳｉＮ層１２ａ、１２ｂの単体材料層を用いて説明したが、下部にＳｉＯ２層、上部にＳｉＮ層を用いてもよい、また、ＳｉＮ層１２ａ、１２ｂに換えて、ＨＦイオンの拡散係数が小さい絶縁材料層を用いてもよい。このことは、本発明に係るその他の実施形態においても適用可能である。
第５実施形態では、Ｓｉ柱６の断面中心までシリサイド化されてＮｉＳｉ層３１ｃ、３１ｄが形成された。このことは、本発明に係るその他の実施形態においても、なんらＳＧＴ動作に不都合を生じないので、その他の実施形態に適用可能である。
また、上記各実施形態では、半導体柱としてＳｉ（シリコン）柱を用いた例について説明した。しかしこれに限られず、本発明の技術思想は、シリコン以外の半導体材料からなる半導体柱を用いた、ＳＧＴを有する半導体装置にも適用可能である。
また、上記各実施形態は、１つのＳｉ柱に２個のＳＧＴが形成されている半導体装置の製造方法を用いて説明した。しかしこれに限られず、本発明の技術思想は、１個の半導体柱に１個、または３個以上のＳＧＴを有する半導体装置の製造方法にも適用可能である。
第１実施形態では、Ｓｉ柱６において、下部にＮチャネル型ＳＧＴが形成され、上部にＰチャネル型ＳＧＴが形成されている形態としたが、下部にＰチャネル型ＳＧＴ、上部にＮチャネル型ＳＧＴが形成された回路に対しても、本発明の技術的思想が適用可能である。また、上下共にＮチャネル又はＰチャネル型ＳＧＴを用いた回路の形成にも本発明の技術思想は適用可能である。このことは、本発明に係るその他の実施形態においても適用可能である。
また、上記各実施形態では、ＳＧＴは、Ｓｉ柱６などの半導体柱の外周にＨｆＯ２層（ゲート絶縁層）９ｃが形成され、ＨｆＯ２層９ｃの外周にＴｉＮ層（ゲート導体層）１０ｄが形成されている構造を有する。しかしこれに限られず、ゲート絶縁層とゲート導体層との間に電気的に浮遊した導体層、又は、例えばＳｉＮ層などの電荷蓄積層を有する不揮発性メモリ素子もＳＧＴの１種であるので、このような不揮発性メモリ素子にも、本発明の技術思想を適用することができる。この場合、ＨｆＯ２層の代わりにトンネル酸化膜としてＳｉＯ２層を用いることが好ましい。
また、第１実施形態では、ゲート絶縁層がＨｆＯ２層からなる形態とした。しかしこれに限られず、ゲート絶縁層は他の絶縁材料からなる形態でもよい。
また、上記各実施形態では、本発明の技術思想は、その他の回路、装置、素子などの半導体装置にも適用可能である。
また、第１実施形態では、ゲート導電層がＴｉＮ層１０ｂ、１０ｄからなる形態とした。しかしこれに限られず、ゲート導電層は、他の金属材料からなる形態でもよい。また、ゲート導電層は、金属層と例えばポリＳｉ層などからなる多層構造からなる形態でもよい。また、Ｎ＋領域２ａ及びＰ＋領域３ａからなる不純物領域は、このように異なる導電型からなる不純物層から構成されるものでも、同じ導電型からなる不純物層から構成されるものでもよい。不純物領域が同じ導電型からなる場合は、２つの不純物層が全体として同種の導電型からなる１つの不純物領域を構成する。一方、不純物領域が異なる導電型からなる場合でも、これと同様に、２つの不純物層が全体として一つの不純物領域を構成する。このような構成は、本発明に係るその他の実施形態においても同様に適用可能である。
また、第１実施形態では、図１Ｆにおいて、Ｓｉ柱６側面に開口部３０ａを形成した後、ＴｉＮ層１０ｂ、１０ｃの露出部を酸化して、絶縁ＴｉＯ層１４ａ、１４ｂを形成した。絶縁ＴｉＯ層１４ａ、１４ｂはＴｉＮ層１０ｂ、１０ｃを酸化したものであるので、Ｎ原子が含まれている。したがって、絶縁ＴｉＯ層１４ａ、１４ｂはＴｉ原子を含む絶縁層としても良い。このことは、本発明に係るその他の実施形態においても適用可能である。
また、第１実施形態において、ＮｉＳｉ層２０ａａ、２０ｂｂと、ゲート導体層のＴｉＮ層１０ｂ、１０ｄの間に空間が形成されている場合は、絶縁ＴｉＯ層１４ａ、１４ｂはなくてもよい。このことは、本発明に係るその他の実施形態においても適用可能である。
また、第１実施形態では、図１Ｆにおいて、Ｓｉ柱６側面に開口部３０ａを形成した後、ＴｉＮ層１０ｂ、１０ｃの露出部を酸化して、絶縁ＴｉＯ層１４ａ、１４ｂを形成したが、絶縁ＴｉＯ層１４ａ、１４ｂの替わりに、例えばＳｉＯ２層などの他の絶縁層が被覆されてもよい。例えば、図１ＦにおいてＡＬＤ法によりＳｉ柱６全体を覆ってＳｉＯ２膜を被覆し、そのあと、図１Ｅで示した開口部３０ａを形成したのと同じ方法を用いて、ＴｉＮ層１０ｂ、１０ｃの露出部をＳｉＯ２層で覆った状態で、開口部の形成を行ってもよい。
また、上記各実施形態において、ｉ層基板１の代わりに、ＳＯＩ（Silicon on Insulator）基板を用いて、このＳＯＩ基板のＳｉＯ２層を、図１ＢにおけるＳｉＯ２領域４としてもよい。この場合、ｉ層基板１上に形成される他のＳｉ柱にもＳｉＯ２層４ａと同じＳｉＯ２層が形成される。このことは、本発明に係るその他の実施形態においても適用可能である。
また、第１実施形態では、Ｎ＋領域２ａとＰ＋領域３ａとをＳｉＯ２層４ａで分離した場合について説明したが、他の絶縁材料層が形成されている場合にも本発明の技術思想は適用可能である。このことは、本発明のその他の実施形態においても同様に適用される。
また、第１実施形態の図１Ｂを用いた説明では、ＳｉＯ２層５ｂを露出しているｉ層基板１上と、ＳｉＯ２層５ａ上に堆積させたが、ＳｉＯ２層５ｂは、例えばＳｉＮ層などの他の絶縁層であってもよい。このことは、本発明のその他の実施形態においても同様に適用される。
また、第５実施形態では、Ｓｉ柱６の頂部に、Ｓｉ柱６の下方に応力を発生するＳｉ１−ｘＧｅｘ層３３を用いたが、Ｓｉ柱６の下方に応力を発生し、Ｐチャネル型ＳＧＴのソース、またはドレインになる材料層であれば、他の材料層であってもよい。
また、第１実施形態において、Ｓｉ柱６の上下に形成した２個のＳＧＴの内１個又は２個のＳＧＴが、ゲート導体層に印加される電圧によるソース電流及びドレイン電流がＮ＋領域２ａ、７ａ間及びＰ＋領域３ａ、２４間を流れるトンネル現象によって動作されるトンネル型ＳＧＴであってもよい。このことは、本発明のその他の実施形態においても同様に適用される。
本発明は、本発明の広義の精神と範囲を逸脱することなく、様々な実施形態及び変形が可能とされるものである。また、上述した実施形態は、本発明の一実施例を説明するためのものであり、本発明の範囲を限定するものではない。上記実施例及び変形例は任意に組み合わせることができる。さらに、必要に応じて上記実施形態の構成要件の一部を除いても本発明の技術思想の範囲内となる。
本発明に係る、柱状半導体装置の製造方法によれば、高集積度な半導体装置が得られる。
１ ｉ層基板
１ａ、１ｂ ｉ層
２ａ、７、７ａ Ｎ＋領域
３ａ、２４ Ｐ＋領域
４ ＳｉＯ２領域
４ａ、５ａ、５ｂ、５ｃ、８、１１、１１ａ、１１ｂ、１１ｃ、１１ｄ、１７ａ、１７ｂ、１７ｃ、１７ｄ、１７ａａ、１７ｂｂ、１７ｃ、１２ｃ、１２ｄ ＳｉＯ２層
６ Ｓｉ柱
９、９ａ、９ｂ、９ｃ ＨｆＯ２層
１０、１０ａ、１０ｂ、１０ｃ、１０ｄ ＴｉＮ層
１２ａ、１２ｂ ＳｉＮ層
１３ レジスト層
１４ａ、１４ｂ ＴｉＯ層
１５ａ、１５ｂ、１５ｃ、１５ｄ Ｎｉ層
１６ａ、１６ｂ、１６ｃ、１６ｄ、２９ａ、２９ｂ、２９ａａ、２９ｂｂ ポリＳｉ層
１８ 空間
２０ａ、２０ｂ、２０ｃ、２０ｄ、２０ａａ、２０ｂｂ、２０ｂｃ、２２、３１ａ、３１ｂ、３１ｃ、３１ｄ ＮｉＳｉ層
２１ａ、２１ｂ、２１ｃ、２１ｄ ドナーまたはアクセプタ不純物を多く含んだ突起部
３０ａ、３０ｂ 開口部
３３ Ｓｉ１−ｘＧｅｘ層
２８ａ、２８ｂ、２８ｃ、２８ｄ、２８ｅ、２８ｆ コンタクトホール
Ｖｇ１、Ｖｇ２ ゲート配線金属層
Ｖｄ１、Ｖｄ２ ドレイン配線金属層
Ｖｓ１、Ｖｓ２ ソース配線金属層

Claims (15)

  1. 半導体基板上に、前記半導体基板平面に対して垂直方向に立った半導体柱と、
    前記半導体柱内に形成された、第１の層間絶縁層と、
    前記半導体柱内に、前記第１の層間絶縁層に接して、且つ前記第１の層間絶縁層の下方に形成された、ドナー又はアクセプタ原子を含む第１の不純物領域と、
    前記半導体柱内に、前記第１の層間絶縁層に接して、且つ前記第１の層間絶縁層の上方に形成された、ドナー又はアクセプタ原子を含む第２の不純物領域と、
    前記第１の不純物領域の側面に接し、前記半導体柱内と、前記半導体柱の外周とに形成されている第１の合金層と、
    前記第２の不純物領域の側面に接し、前記半導体柱内と、前記半導体柱の外周とに形成されている第２の合金層と、
    前記第１の合金層と前記第２の合金層との間にあり、且つ側面が前記半導体柱側面と離れて形成された、第２の層間絶縁層とを有する、
    ことを特徴とする柱状半導体装置。
  2. 前記半導体基板上に、前記半導体基板平面に対して垂直方向に立った前記半導体柱と、
    前記半導体柱を囲むゲート絶縁層と、
    前記ゲート絶縁層を囲むゲート導体層と、
    前記半導体柱の底部に形成された、前記第１の不純物領域と同じ導電性を有する第３の不純物領域と、
    前記第２の不純物領域の上方の前記半導体柱内にある、前記第２の不純物領域と同じ導電性を有する第４の不純物領域と、
    前記第１の合金層の下面に接した第３の層間絶縁層と、
    前記第２の合金層の上面に接した第４の層間絶縁層と、
    前記第１の不純物領域と前記第３の不純物領域の一方がソースとして、他方がドレインとして、前記第１の不純物領域と前記第３の不純物領域の間の前記半導体柱の部分がチャネルとして、前記ゲート導体層がゲートとして機能することで第１のＳＧＴ（Surrounding Gate MOS Transistor）が形成され、
    前記第２の不純物領域と前記第４の不純物領域の一方がソースとして、他方がドレインとして、前記第２の不純物領域と前記第４の不純物領域との間の前記半導体柱の部分がチャネルとして、前記ゲート導体層がゲートとして機能することで第２のＳＧＴとが形成される、
    ことを特徴とする請求項１に記載の柱状半導体装置。
  3. 前記第１の合金層と前記第２の合金層は平面視で前記半導体柱の中心まで形成されている、
    ことを特徴とする請求項１に記載の柱状半導体装置。
  4. 前記第１の合金層と前記第２の合金層は配線導体材料層である、
    ことを特徴とする請求項１に記載の柱状半導体装置。
  5. 前記第１の合金層と前記第２の合金層は、前記第２の合金層と前記第２の層間絶縁層とを貫通し、底部が前記第１の合金層の上面、内部、または下面に達するコンタクトホールを介して、前記コンタクトホールの上部に形成した配線金属層に接続されている、
    ことを特徴とする請求項１に記載の柱状半導体装置。
  6. 前記半導体柱にあって、前記第４の不純物領域から下方に向けて応力が形成されている、
    ことを特徴とする請求項２に記載の柱状半導体装置。
  7. 前記第１の合金層及び前記第２の合金層と、前記ゲート導体層との間に、空間を有する、
    ことを特徴とする請求項２に記載の柱状半導体装置。
  8. 半導体基板上に、前記半導体基板平面に対して垂直方向に立ち、且つ内部に第１の層間絶縁層を有する半導体柱を形成する半導体柱形成工程と、
    前記半導体柱の外周部にあり、且つ前記半導体柱側面から離れて、第１の金属層と、ドナー又はアクセプタ原子を含む第１の半導体層と、垂直方向において前記第１の層間絶縁層と同じ高さにある第２の層間絶縁層と、第２の金属層と、ドナー又はアクセプタ原子を含む第２の半導体層と、第３の層間絶縁層とを、前記半導体基板平面に対して垂直方向に積層材料層を積層することで形成する積層材料層形成工程と、
    熱処理により、前記第１の金属層と前記第１の半導体層とを反応させた第１の合金層と、前記第２の金属層と前記第２の半導体層とを反応させた第２の合金層とを、形成する第１・第２合金層形成工程と、
    熱処理により前記第１の合金層と前記第２の合金層とを、前記半導体柱側面に向けて突出させて、前記第１の合金層と前記第２の合金層とを前記半導体柱の側面に接触させる合金層・半導体柱側面接触工程と、
    前記合金層・半導体柱側面接触工程に続き、熱処理により、前記第１の合金層及び前記第２の合金層内の金属原子を前記半導体柱の半導体原子と反応させて前記半導体柱内に前記第１の合金層と前記第２の合金層を広げると共に、前記第１の合金層と、前記第２の合金層から掃き出された前記ドナー又はアクセプタ原子を前記半導体柱内に拡散させて、前記半導体柱内に前記ドナー又はアクセプタ原子を含む、前記第１の合金層に接した第１の不純物領域と、前記第２の合金層に接した第２の不純物領域とを形成する、半導体柱内合金層・不純物領域形成工程と、
    を備える、
    ことを特徴とする柱状半導体装置の製造方法。
  9. 前記半導体柱形成工程の後に、
    前記半導体柱を囲むゲート絶縁層を形成するゲート絶縁層形成工程と、
    前記ゲート絶縁層を囲むゲート導体層を形成するゲート導体層形成工程と、
    前記ゲート導体層を囲む第４の層間絶縁層を形成する第４層間絶縁層形成工程と、
    前記半導体柱の底部にドナー又はアクセプタ原子を含む第３の不純物領域を形成する第３不純物領域形成工程と、
    前記半導体柱の外周部にあり、且つ垂直方向における前記第１の層間絶縁層の下面位置より下方に上面を有する第５の層間絶縁層を形成する第５層間絶縁層形成工程と、
    前記半導体柱の外周に、前記第５の層間絶縁層の上面位置を下方端として、且つ垂直方向における前記第１の層間絶縁層の上面位置より上方に上方端を有した空孔を、前記第４の層間絶縁層と、前記ゲート導体層と、前記ゲート絶縁層との側面を除去して形成し、前記半導体柱の側面を露出させる半導体柱側面露出工程と、を行い、
    前記積層材料層形成工程において、前記第５の層間絶縁層上に、前記第１の金属層と、前記第１の半導体層と、前記第２の層間絶縁層と、前記第２の金属層と、前記第２の半導体層と、前記第３の層間絶縁層との材料原子を、前記半導体基板平面に対して垂直方向から入射させて、前記積層材料層を形成し、
    前記積層材料層形成工程の後に、前記合金層・半導体柱側面接触工程と、前記半導体柱内合金層・不純物領域形成工程とを行い、
    前記第２の不純物領域の上方の前記半導体柱内に、前記第２の不純物領域と同じ導電性を有する第４の不純物領域を形成する第４不純物領域形成工程をさらに有し、
    前記第１の不純物領域と前記第３の不純物領域の一方がソースとして、他方がドレインとして、前記第１の不純物領域と前記第３の不純物領域の間の前記半導体柱の部分がチャネルとして、前記ゲート導体層がゲートとして機能することで第１のＳＧＴ（Surrounding Gate MOS Transistor）が形成され、
    前記第２の不純物領域と前記第４の不純物領域の一方がソースとして、他方がドレインとして、前記第２の不純物領域と前記第４の不純物領域との間の前記半導体柱の部分がチャネルとして、前記ゲート導体層がゲートとして機能することで第２のＳＧＴとが形成される、
    ことを特徴とする請求項８に記載の柱状半導体装置の製造方法。
  10. 前記半導体柱内合金層・不純物領域形成工程において、平面視で前記第１の合金層と前記第２の合金層とを前記半導体柱の中心に到達させる、
    ことを特徴とする請求項８に記載の柱状半導体装置の製造方法。
  11. 前記積層材料層形成工程において、
    前記第１の金属層と、ドナー及びアクセプタ原子を含まない第３の半導体層とを、形成し、前記第３の半導体層にドナー又はアクセプタ原子をイオン注入して、前記第１の半導体層を形成し、
    前記第２の層間絶縁層上に、前記第２の金属層と、ドナー及びアクセプタ原子を含まない第４の半導体層とを、形成し、前記第４の半導体層にドナー又はアクセプタ原子をイオン注入して、前記第２の半導体層を形成する、
    ことを特徴とする請求項８に記載の柱状半導体装置の製造方法。
  12. 前記積層材料層形成工程において、
    前記第１の金属層と、ドナー及びアクセプタ原子を含む第５の半導体層と、前記第２の層間絶縁層と、前記第２の金属層と、前記第５の半導体層と同じ導電性を有する第６の半導体層とを形成し、前記第５の半導体層と前記第６の半導体層の、いずれか一方、または両方に、前記第５の半導体層と異なる導電性を生じるドナーまたはアクセプタ原子を、前記第５の半導体層に含まれるドナー又はアクセプタ原子よりも多くイオン注入して、前記第１の半導体層と、前記第２の半導体層とを形成する、
    ことを特徴とする請求項８に記載の柱状半導体装置の製造方法。
  13. 前記第２の合金層と前記第２の層間絶縁層とを貫通し、底部が前記第１の合金層の上面、内部、または下面に達するコンタクトホールを形成するコンタクトホール形成工程と、
    前記コンタクトホールを埋めて、前記第１の合金層と前記第２の合金層とを電気的に接続する配線金属層を形成する配線金属層形成工程と、をさらに有する、
    ことを特徴とする請求項８に記載の柱状半導体装置の製造方法。
  14. 前記半導体柱の下方に向いた応力を発生する前記第４の不純物領域を形成する、
    ことを特徴とする請求項９に記載の柱状半導体装置の製造方法。
  15. 前記第１の合金層、及び前記第２の合金層と、前記ゲート導体層との間に、空間を形成する、
    ことを特徴とする請求項９に記載の柱状半導体装置の製造方法。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2018033981A1 (ja) * 2016-08-18 2018-02-22 ユニサンティス エレクトロニクス シンガポール プライベート リミテッド 柱状半導体装置とその製造方法
CN110476230A (zh) * 2017-03-27 2019-11-19 新加坡优尼山帝斯电子私人有限公司 柱状半导体装置与其制造方法

Families Citing this family (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2016009473A1 (ja) * 2014-07-14 2016-01-21 ユニサンティス エレクトロニクス シンガポール プライベート リミテッド 半導体装置の製造方法、及び、半導体装置
WO2016084205A1 (ja) * 2014-11-27 2016-06-02 ユニサンティス エレクトロニクス シンガポール プライベート リミテッド 柱状半導体装置と、その製造方法
WO2016163045A1 (ja) * 2015-04-06 2016-10-13 ユニサンティス エレクトロニクス シンガポール プライベート リミテッド Ｓｇｔを有する柱状半導体装置と、その製造方法
US11081484B2 (en) 2016-09-30 2021-08-03 Institute of Microelectronics, Chinese Academy of Sciences IC unit and method of manufacturing the same, and electronic device including the same
CN106298778A (zh) * 2016-09-30 2017-01-04 中国科学院微电子研究所 半导体器件及其制造方法及包括该器件的电子设备
US10833193B2 (en) 2016-09-30 2020-11-10 Institute of Microelectronics, Chinese Academy of Sciences Semiconductor device, method of manufacturing the same and electronic device including the device
FR3059148B1 (fr) * 2016-11-23 2019-09-06 Commissariat A L'energie Atomique Et Aux Energies Alternatives Realisation d'elements d'interconnexions auto-alignes pour circuit integre 3d
US10084081B2 (en) * 2017-01-23 2018-09-25 International Business Machines Corporation Vertical transistor with enhanced drive current
US10410925B2 (en) * 2017-12-29 2019-09-10 Micron Technology, Inc. Methods of forming integrated assemblies
US10388760B1 (en) * 2018-02-16 2019-08-20 International Business Machines Corporation Sub-thermal switching slope vertical field effect transistor with dual-gate feedback loop mechanism
US10971490B2 (en) * 2018-05-15 2021-04-06 International Business Machines Corporation Three-dimensional field effect device
US10833079B2 (en) 2019-01-02 2020-11-10 International Business Machines Corporation Dual transport orientation for stacked vertical transport field-effect transistors
US10833081B2 (en) * 2019-04-09 2020-11-10 International Business Machines Corporation Forming isolated contacts in a stacked vertical transport field effect transistor (VTFET)
US11177369B2 (en) * 2019-09-25 2021-11-16 International Business Machines Corporation Stacked vertical field effect transistor with self-aligned junctions
WO2021222247A1 (en) * 2020-05-01 2021-11-04 Tokyo Electron Limited Method of expanding 3d device architectural designs for enhanced performance
US11842919B2 (en) * 2020-06-11 2023-12-12 Tokyo Electron Limited Method of making 3D isolation
WO2022215157A1 (ja) * 2021-04-06 2022-10-13 ユニサンティス エレクトロニクス シンガポール プライベート リミテッド メモリ素子を有する半導体装置
WO2023281728A1 (ja) * 2021-07-09 2023-01-12 ユニサンティス エレクトロニクス シンガポール プライベート リミテッド 半導体素子を用いたメモリ装置
CN117253908A (zh) * 2022-06-08 2023-12-19 长鑫存储技术有限公司 一种半导体结构及其制造方法

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH03291963A (ja) * 1989-12-26 1991-12-24 Texas Instr Inc <Ti> 相補型半導体デバイス構造及び形成方法
JPH0613623A (ja) * 1992-03-02 1994-01-21 Motorola Inc 半導体装置
JP2007250652A (ja) * 2006-03-14 2007-09-27 Sharp Corp 半導体装置
JP2008172164A (ja) * 2007-01-15 2008-07-24 Toshiba Corp 半導体装置
JP2013038336A (ja) * 2011-08-10 2013-02-21 Toshiba Corp 半導体装置
JP5612237B1 (ja) * 2013-05-16 2014-10-22 ユニサンティス エレクトロニクス シンガポール プライベート リミテッドＵｎｉｓａｎｔｉｓ Ｅｌｅｃｔｒｏｎｉｃｓ Ｓｉｎｇａｐｏｒｅ Ｐｔｅ Ｌｔｄ． Ｓｇｔを有する半導体装置の製造方法
JP5639317B1 (ja) * 2013-11-06 2014-12-10 ユニサンティス エレクトロニクス シンガポール プライベート リミテッドＵｎｉｓａｎｔｉｓ Ｅｌｅｃｔｒｏｎｉｃｓ Ｓｉｎｇａｐｏｒｅ Ｐｔｅ Ｌｔｄ． Ｓｇｔを有する半導体装置と、その製造方法

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2703970B2 (ja) 1989-01-17 1998-01-26 株式会社東芝 Ｍｏｓ型半導体装置
US5398200A (en) 1992-03-02 1995-03-14 Motorola, Inc. Vertically formed semiconductor random access memory device
US5612563A (en) 1992-03-02 1997-03-18 Motorola Inc. Vertically stacked vertical transistors used to form vertical logic gate structures
WO2014141485A1 (ja) * 2013-03-15 2014-09-18 ユニサンティス エレクトロニクス シンガポール プライベート リミテッド Ｓｇｔを有する半導体装置の製造方法

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH03291963A (ja) * 1989-12-26 1991-12-24 Texas Instr Inc <Ti> 相補型半導体デバイス構造及び形成方法
JPH0613623A (ja) * 1992-03-02 1994-01-21 Motorola Inc 半導体装置
JP2007250652A (ja) * 2006-03-14 2007-09-27 Sharp Corp 半導体装置
JP2008172164A (ja) * 2007-01-15 2008-07-24 Toshiba Corp 半導体装置
JP2013038336A (ja) * 2011-08-10 2013-02-21 Toshiba Corp 半導体装置
JP5612237B1 (ja) * 2013-05-16 2014-10-22 ユニサンティス エレクトロニクス シンガポール プライベート リミテッドＵｎｉｓａｎｔｉｓ Ｅｌｅｃｔｒｏｎｉｃｓ Ｓｉｎｇａｐｏｒｅ Ｐｔｅ Ｌｔｄ． Ｓｇｔを有する半導体装置の製造方法
JP5639317B1 (ja) * 2013-11-06 2014-12-10 ユニサンティス エレクトロニクス シンガポール プライベート リミテッドＵｎｉｓａｎｔｉｓ Ｅｌｅｃｔｒｏｎｉｃｓ Ｓｉｎｇａｐｏｒｅ Ｐｔｅ Ｌｔｄ． Ｓｇｔを有する半導体装置と、その製造方法

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2018033981A1 (ja) * 2016-08-18 2018-02-22 ユニサンティス エレクトロニクス シンガポール プライベート リミテッド 柱状半導体装置とその製造方法
JPWO2018033981A1 (ja) * 2016-08-18 2018-08-16 ユニサンティス エレクトロニクス シンガポール プライベート リミテッドＵｎｉｓａｎｔｉｓ Ｅｌｅｃｔｒｏｎｉｃｓ Ｓｉｎｇａｐｏｒｅ Ｐｔｅ Ｌｔｄ． 柱状半導体装置とその製造方法
US10930761B2 (en) 2016-08-18 2021-02-23 Unisantis Electronics Singapore Pte. Ltd. Pillar-shaped semiconductor device and method for producing the same
CN110476230A (zh) * 2017-03-27 2019-11-19 新加坡优尼山帝斯电子私人有限公司 柱状半导体装置与其制造方法
CN110476230B (zh) * 2017-03-27 2023-03-28 新加坡优尼山帝斯电子私人有限公司 柱状半导体装置与其制造方法

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