JP5938529B1 - 柱状半導体装置と、その製造方法 - Google Patents
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Abstract
Description
1.Si柱115の中間部に、SiO2層130により分離されたN+領域121bと、P+領域122aとを、精度よく、且つ容易に形成することが難しい。
2.N+領域121bと、P+領域122aとの外周部に、NiSi層125b、125cを、精度よく、且つ容易に形成することが難しい。
3.NiSi層125bとドレイン配線金属層126bの接続、NiSi層125cとソース配線金属層126cの接続を、精度よく、且つ容易に形成することが難しい。
4.Si柱115内へのNiSi層125b、125cの形成において、NiSiの線熱膨張係数(12×10−6/K)と、Siの線熱膨張係数(2.4×10−6/K)の違いに起因するSi柱115の曲がり又は倒れを防止することが難しい。
1.Si柱115の中間部に、SiO2層130により分離されたN+領域121bと、P+領域122aとを、精度よく、且つ容易に形成し、
2.N+領域121bと、P+領域122aとの外周部に、NiSi層125b、125cを、精度よく、且つ容易に形成し、
3.NiSi層125bとドレイン配線金属層126bの接続、NiSi層125cとソース配線金属層126cの接続を、精度よく、且つ容易に形成し、
4.Si柱115内へのNiSi層125b、125cの形成において、NiSiの線熱膨張係数(12×10−6/K)と、Siの線熱膨張係数(2.4×10−6/K)の違いに起因するSi柱115の曲がり又は倒れを防止することが求められている。
半導体基板上に、前記半導体基板平面に対して垂直方向に立った半導体柱と、
前記半導体柱内に形成された、第1の層間絶縁層と、
前記半導体柱内に、前記第1の層間絶縁層に接して、且つ前記第1の層間絶縁層の下方に形成された、ドナー又はアクセプタ原子を含む第1の不純物領域と、
前記半導体柱内に、前記第1の層間絶縁層に接して、且つ前記第1の層間絶縁層の上方に形成された、ドナー又はアクセプタ原子を含む第2の不純物領域と、
前記第1の不純物領域の側面に接し、前記半導体柱内と、前記半導体柱の外周とに形成されている第1の合金層と、
前記第2の不純物領域の側面に接し、前記半導体柱内と、前記半導体柱の外周とに形成されている第2の合金層と、
前記第1の合金層と前記第2の合金層との間にあり、且つ側面が前記半導体柱側面と離れて形成された、第2の層間絶縁層とを有する、
ことを特徴とする。
前記半導体柱を囲むゲート絶縁層と、
前記ゲート絶縁層を囲むゲート導体層と、
前記半導体柱の底部に形成された、前記第1の不純物領域と同じ導電性を有する第3の不純物領域と、
前記第2の不純物領域の上方の前記半導体柱内にある、前記第2の不純物領域と同じ導電性を有する第4の不純物領域と、
前記第1の合金層の下面に接した第3の層間絶縁層と、
前記第2の合金層の上面に接した第4の層間絶縁層と、
前記第1の不純物領域と前記第3の不純物領域の一方がソースとして、他方がドレインとして、前記第1の不純物領域と前記第3の不純物領域の間の前記半導体柱の部分がチャネルとして、前記ゲート導体層がゲートとして機能することで第1のSGT(Surrounding Gate MOS Transistor)が形成され、
前記第2の不純物領域と前記第4の不純物領域の一方がソースとして、他方がドレインとして、前記第2の不純物領域と前記第4の不純物領域との間の前記半導体柱の部分がチャネルとして、前記ゲート導体層がゲートとして機能することで第2のSGTとが形成される、
ことが望ましい。
ことが望ましい。
ことが望ましい。
ことが望ましい。
ことが望ましい。
ことが望ましい。
半導体基板上に、前記半導体基板平面に対して垂直方向に立ち、且つ内部に第1の層間絶縁層を有する半導体柱を形成する半導体柱形成工程と、
前記半導体柱の外周部にあり、且つ前記半導体柱側面から離れて、第1の金属層と、ドナー又はアクセプタ原子を含む第1の半導体層と、垂直方向において前記第1の層間絶縁層と同じ高さにある第2の層間絶縁層と、第2の金属層と、ドナー又はアクセプタ原子を含む第2の半導体層と、第3の層間絶縁層とを、前記半導体基板平面に対して垂直方向に積層材料層を積層することで形成する積層材料層形成工程と、
熱処理により、前記第1の金属層と前記第1の半導体層とを反応させた第1の合金層と、前記第2の金属層と前記第2の半導体層とを反応させた第2の合金層とを、形成する第1・第2合金層形成工程と、
熱処理により前記第1の合金層と前記第2の合金層とを、前記半導体柱側面に向けて突出させて、前記第1の合金層と前記第2の合金層とを前記半導体柱の側面に接触させる合金層・半導体柱側面接触工程と、
前記合金層・半導体柱側面接触工程に続き、熱処理により、前記第1の合金層及び前記第2の合金層内の金属原子を前記半導体柱の半導体原子と反応させて前記半導体柱内に前記第1の合金層と前記第2の合金層を広げると共に、前記第1の合金層と、前記第2の合金層から掃き出された前記ドナー又はアクセプタ原子を前記半導体柱内に拡散させて、前記半導体柱内に前記ドナー又はアクセプタ原子を含む、前記第1の合金層に接した第1の不純物領域と、前記第2の合金層に接した第2の不純物領域とを形成する、半導体柱内合金層・不純物領域形成工程と、
を備える、
ことを特徴とする。
前記半導体柱を囲むゲート絶縁層を形成するゲート絶縁層形成工程と、
前記ゲート絶縁層を囲むゲート導体層を形成するゲート導体層形成工程と、
前記ゲート導体層を囲む第4の層間絶縁層を形成する第4層間絶縁層形成工程と、
前記半導体柱の底部にドナー又はアクセプタ原子を含む第3の不純物領域を形成する第3不純物領域形成工程と、
前記半導体柱の外周部にあり、且つ垂直方向における前記第1の層間絶縁層の下面位置より下方に上面を有する第5の層間絶縁層を形成する第5層間絶縁層形成工程と、
前記半導体柱の外周に、前記第5の層間絶縁層の上面位置を下方端として、且つ垂直方向における前記第1の層間絶縁層の上面位置より上方に上方端を有した空孔を、前記第4の層間絶縁層と、前記ゲート導体層と、前記ゲート絶縁層との側面を除去して形成し、前記半導体柱の側面を露出させる半導体柱側面露出工程と、を行い、
前記積層材料層形成工程において、前記第5の層間絶縁層上に、前記第1の金属層と、前記第1の半導体層と、前記第2の層間絶縁層と、前記第2の金属層と、前記第2の半導体層と、前記第3の層間絶縁層との材料原子を、前記半導体基板平面に対して垂直方向から入射させて、前記積層材料層を形成し、
前記積層材料層形成工程の後に、前記合金層・半導体柱側面接触工程と、前記半導体柱内合金層・不純物領域形成工程とを行い、
前記第2の不純物領域の上方の前記半導体柱内に、前記第2の不純物領域と同じ導電性を有する第4の不純物領域を形成する第4不純物領域形成工程をさらに有し、
前記第1の不純物領域と前記第3の不純物領域の一方がソースとして、他方がドレインとして、前記第1の不純物領域と前記第3の不純物領域の間の前記半導体柱の部分がチャネルとして、前記ゲート導体層がゲートとして機能することで第1のSGT(Surrounding Gate MOS Transistor)が形成され、
前記第2の不純物領域と前記第4の不純物領域の一方がソースとして、他方がドレインとして、前記第2の不純物領域と前記第4の不純物領域との間の前記半導体柱の部分がチャネルとして、前記ゲート導体層がゲートとして機能することで第2のSGTとが形成される、
ことが望ましい。
ことが望ましい。
前記第1の金属層と、ドナー及びアクセプタ原子を含まない第3の半導体層とを、形成し、前記第3の半導体層にドナー又はアクセプタ原子をイオン注入して、前記第1の半導体層を形成し、
前記第2の層間絶縁層上に、前記第2の金属層と、ドナー及びアクセプタ原子を含まない第4の半導体層とを、形成し、前記第4の半導体層にドナー又はアクセプタ原子をイオン注入して、前記第2の半導体層を形成する、
ことが望ましい。
前記第1の金属層と、ドナー及びアクセプタ原子を含む第5の半導体層と、前記第2の層間絶縁層と、前記第2の金属層と、前記第5の半導体層と同じ導電性を有する第6の半導体層とを形成し、前記第5の半導体層と前記第6の半導体層の、いずれか一方、または両方に、前記第5の半導体層と異なる導電性を生じるドナーまたはアクセプタ原子を、前記第5の半導体層に含まれるドナー又はアクセプタ原子よりも多くイオン注入して、前記第1の半導体層と、前記第2の半導体層とを形成する、
ことが望ましい。
前記コンタクトホールを埋めて、前記第1の合金層と前記第2の合金層とを電気的に接続する配線金属層を形成する配線金属層形成工程と、をさらに有する、
ことが望ましい。
ことが望ましい。
ことが望ましい。
以下、図1A〜図1Nを参照しながら、本発明の第1実施形態に係る、SGTを有する柱状半導体装置の製造方法について説明する。
Ni原子、ポリSi原子、SiO2原子は、i層基板1の上表面に対して垂直な方向から入射するので、Si柱6外周部側面とNi層15a、15b、ポリSi層16a、16b、SiO2層17aとの間に、空間18が形成される。
1.図1Nに示したように、SiO2層4aとSiO2層17aaとで分離された、電気的に独立な2つのSGTがSi柱6内の上下に形成される。そして、上下SGTのチャネル型は、回路設計に応じて、独立して、Nチャネル型又はPチャネル型とすることができる。これにより、高密度なSGT回路が実現できる。
2.図1Jで示したように、N+領域2aは、下方端位置が下方SGTのゲートとなるTiN層10b上端位置にあるNiSi層20aをドナー不純物As原子の拡散源として、形成される。これにより、下方SGTにおいて、ドレインN+領域2aとゲートTiN層10bが自己整合により形成される。同様に、P+領域3aは、上面位置が上方SGTのゲートとなるTiN層10c下方端位置にあるNiSi層20bをアクセプタ不純物B原子の拡散源として、形成される。これにより、上方SGTにおいて、ドレインP+領域3aとゲートTiN層10cが自己整合により形成される。そして、2つのドレインのN+領域2a、P+領域3aとゲートTiN層10b、10cの自己整合形成が同時に行われる特徴を有する。これは、ドレインN+領域2a、ゲートTiN層10b間と、ドレインP+領域3a、ゲートTiN層10c間との低容量化と、SGT特性バラツキ低減に繋がる。
3.ドレインN+領域2a、P+領域3aが、別々に形成されないで、同時に形成される特徴を有する。これは、SGT回路を搭載するIC(Integrated Circuit)製造の低コスト化に繋がる。また、これは、ドレインN+領域2a、P+領域3aの位置関係を正確に形成できることによる性能バラツキの少ない回路を形成できる利点がある。
4.ドレインN+領域2a、P+領域3a形成の不純物拡散源であるNiSi層20a、20bが、ドレインN+領域2a、P+領域3aの引き出し配線材料層となる。これは、SGTを搭載するIC製造の低コスト化に繋がる。
5.NiSi層20a、20b、20aa、20bbは、Si柱6内にNiSi層31a、31bが形成される工程から、そしてその後の工程においても、残存する。NiSi層20a、20b、20aa、20bbはSi柱6を支える構造になっており、Si柱6の倒れまたは曲がり発生を防止する役割を担う。
6.図1Nにおいて、NiSi層20aa、20bc、とTiO層14a、14bとの間に空間が残ることにより、ゲート導体層であるTiN層10b、10dとNiSi層20aa、20bcとの電気的絶縁性が向上する。
以下、図2A、図2Bを参照しながら、本発明の第2実施形態に係る、SGTを有する柱状半導体装置の製造方法について説明する。第2実施形態の製造方法は、以下に説明する構造上の相違点が生じたこと以外は、第1実施形態の図1A〜図1Nに示す工程と同様な工程によって製造される。
以下、図3A、図3Bを参照しながら、本発明の第3実施形態に係る、SGTを有する柱状半導体装置の製造方法について説明する。第3実施形態の柱状半導体装置は、以下に説明する構造上の相違点が生じたこと以外は、第1実施形態の図1A〜図1Nに示す工程と同様な工程によって製造される。
以下、図4を参照しながら、本発明の第4実施形態に係る、SGTを有する柱状半導体装置について説明する。
以下、図5を参照しながら、本発明の第5実施形態に係る、SGTを有する柱状半導体装置について説明する。
以下、図6を参照しながら、本発明の第6実施形態に係る、SGTを有するCMOSインバータ回路について説明する。
1a、1b i層
2a、7、7a N+領域
3a、24 P+領域
4 SiO2領域
4a、5a、5b、5c、8、11、11a、11b、11c、11d、17a、17b、17c、17d、17aa、17bb、17c、12c、12d SiO2層
6 Si柱
9、9a、9b、9c HfO2層
10、10a、10b、10c、10d TiN層
12a、12b SiN層
13 レジスト層
14a、14b TiO層
15a、15b、15c、15d Ni層
16a、16b、16c、16d、29a、29b、29aa、29bb ポリSi層
18 空間
20a、20b、20c、20d、20aa、20bb、20bc、22、31a、31b、31c、31d NiSi層
21a、21b、21c、21d ドナーまたはアクセプタ不純物を多く含んだ突起部
30a、30b 開口部
33 Si1−xGex層
28a、28b、28c、28d、28e、28f コンタクトホール
Vg1、Vg2 ゲート配線金属層
Vd1、Vd2 ドレイン配線金属層
Vs1、Vs2 ソース配線金属層
Claims (15)
- 半導体基板上に、前記半導体基板平面に対して垂直方向に立った半導体柱と、
前記半導体柱内に形成された、第1の層間絶縁層と、
前記半導体柱内に、前記第1の層間絶縁層に接して、且つ前記第1の層間絶縁層の下方に形成された、ドナー又はアクセプタ原子を含む第1の不純物領域と、
前記半導体柱内に、前記第1の層間絶縁層に接して、且つ前記第1の層間絶縁層の上方に形成された、ドナー又はアクセプタ原子を含む第2の不純物領域と、
前記第1の不純物領域の側面に接し、前記半導体柱内と、前記半導体柱の外周とに形成されている第1の合金層と、
前記第2の不純物領域の側面に接し、前記半導体柱内と、前記半導体柱の外周とに形成されている第2の合金層と、
前記第1の合金層と前記第2の合金層との間にあり、且つ側面が前記半導体柱側面と離れて形成された、第2の層間絶縁層とを有する、
ことを特徴とする柱状半導体装置。 - 前記半導体基板上に、前記半導体基板平面に対して垂直方向に立った前記半導体柱と、
前記半導体柱を囲むゲート絶縁層と、
前記ゲート絶縁層を囲むゲート導体層と、
前記半導体柱の底部に形成された、前記第1の不純物領域と同じ導電性を有する第3の不純物領域と、
前記第2の不純物領域の上方の前記半導体柱内にある、前記第2の不純物領域と同じ導電性を有する第4の不純物領域と、
前記第1の合金層の下面に接した第3の層間絶縁層と、
前記第2の合金層の上面に接した第4の層間絶縁層と、
前記第1の不純物領域と前記第3の不純物領域の一方がソースとして、他方がドレインとして、前記第1の不純物領域と前記第3の不純物領域の間の前記半導体柱の部分がチャネルとして、前記ゲート導体層がゲートとして機能することで第1のSGT(Surrounding Gate MOS Transistor)が形成され、
前記第2の不純物領域と前記第4の不純物領域の一方がソースとして、他方がドレインとして、前記第2の不純物領域と前記第4の不純物領域との間の前記半導体柱の部分がチャネルとして、前記ゲート導体層がゲートとして機能することで第2のSGTとが形成される、
ことを特徴とする請求項1に記載の柱状半導体装置。 - 前記第1の合金層と前記第2の合金層は平面視で前記半導体柱の中心まで形成されている、
ことを特徴とする請求項1に記載の柱状半導体装置。 - 前記第1の合金層と前記第2の合金層は配線導体材料層である、
ことを特徴とする請求項1に記載の柱状半導体装置。 - 前記第1の合金層と前記第2の合金層は、前記第2の合金層と前記第2の層間絶縁層とを貫通し、底部が前記第1の合金層の上面、内部、または下面に達するコンタクトホールを介して、前記コンタクトホールの上部に形成した配線金属層に接続されている、
ことを特徴とする請求項1に記載の柱状半導体装置。 - 前記半導体柱にあって、前記第4の不純物領域から下方に向けて応力が形成されている、
ことを特徴とする請求項2に記載の柱状半導体装置。 - 前記第1の合金層及び前記第2の合金層と、前記ゲート導体層との間に、空間を有する、
ことを特徴とする請求項2に記載の柱状半導体装置。 - 半導体基板上に、前記半導体基板平面に対して垂直方向に立ち、且つ内部に第1の層間絶縁層を有する半導体柱を形成する半導体柱形成工程と、
前記半導体柱の外周部にあり、且つ前記半導体柱側面から離れて、第1の金属層と、ドナー又はアクセプタ原子を含む第1の半導体層と、垂直方向において前記第1の層間絶縁層と同じ高さにある第2の層間絶縁層と、第2の金属層と、ドナー又はアクセプタ原子を含む第2の半導体層と、第3の層間絶縁層とを、前記半導体基板平面に対して垂直方向に積層材料層を積層することで形成する積層材料層形成工程と、
熱処理により、前記第1の金属層と前記第1の半導体層とを反応させた第1の合金層と、前記第2の金属層と前記第2の半導体層とを反応させた第2の合金層とを、形成する第1・第2合金層形成工程と、
熱処理により前記第1の合金層と前記第2の合金層とを、前記半導体柱側面に向けて突出させて、前記第1の合金層と前記第2の合金層とを前記半導体柱の側面に接触させる合金層・半導体柱側面接触工程と、
前記合金層・半導体柱側面接触工程に続き、熱処理により、前記第1の合金層及び前記第2の合金層内の金属原子を前記半導体柱の半導体原子と反応させて前記半導体柱内に前記第1の合金層と前記第2の合金層を広げると共に、前記第1の合金層と、前記第2の合金層から掃き出された前記ドナー又はアクセプタ原子を前記半導体柱内に拡散させて、前記半導体柱内に前記ドナー又はアクセプタ原子を含む、前記第1の合金層に接した第1の不純物領域と、前記第2の合金層に接した第2の不純物領域とを形成する、半導体柱内合金層・不純物領域形成工程と、
を備える、
ことを特徴とする柱状半導体装置の製造方法。 - 前記半導体柱形成工程の後に、
前記半導体柱を囲むゲート絶縁層を形成するゲート絶縁層形成工程と、
前記ゲート絶縁層を囲むゲート導体層を形成するゲート導体層形成工程と、
前記ゲート導体層を囲む第4の層間絶縁層を形成する第4層間絶縁層形成工程と、
前記半導体柱の底部にドナー又はアクセプタ原子を含む第3の不純物領域を形成する第3不純物領域形成工程と、
前記半導体柱の外周部にあり、且つ垂直方向における前記第1の層間絶縁層の下面位置より下方に上面を有する第5の層間絶縁層を形成する第5層間絶縁層形成工程と、
前記半導体柱の外周に、前記第5の層間絶縁層の上面位置を下方端として、且つ垂直方向における前記第1の層間絶縁層の上面位置より上方に上方端を有した空孔を、前記第4の層間絶縁層と、前記ゲート導体層と、前記ゲート絶縁層との側面を除去して形成し、前記半導体柱の側面を露出させる半導体柱側面露出工程と、を行い、
前記積層材料層形成工程において、前記第5の層間絶縁層上に、前記第1の金属層と、前記第1の半導体層と、前記第2の層間絶縁層と、前記第2の金属層と、前記第2の半導体層と、前記第3の層間絶縁層との材料原子を、前記半導体基板平面に対して垂直方向から入射させて、前記積層材料層を形成し、
前記積層材料層形成工程の後に、前記合金層・半導体柱側面接触工程と、前記半導体柱内合金層・不純物領域形成工程とを行い、
前記第2の不純物領域の上方の前記半導体柱内に、前記第2の不純物領域と同じ導電性を有する第4の不純物領域を形成する第4不純物領域形成工程をさらに有し、
前記第1の不純物領域と前記第3の不純物領域の一方がソースとして、他方がドレインとして、前記第1の不純物領域と前記第3の不純物領域の間の前記半導体柱の部分がチャネルとして、前記ゲート導体層がゲートとして機能することで第1のSGT(Surrounding Gate MOS Transistor)が形成され、
前記第2の不純物領域と前記第4の不純物領域の一方がソースとして、他方がドレインとして、前記第2の不純物領域と前記第4の不純物領域との間の前記半導体柱の部分がチャネルとして、前記ゲート導体層がゲートとして機能することで第2のSGTとが形成される、
ことを特徴とする請求項8に記載の柱状半導体装置の製造方法。 - 前記半導体柱内合金層・不純物領域形成工程において、平面視で前記第1の合金層と前記第2の合金層とを前記半導体柱の中心に到達させる、
ことを特徴とする請求項8に記載の柱状半導体装置の製造方法。 - 前記積層材料層形成工程において、
前記第1の金属層と、ドナー及びアクセプタ原子を含まない第3の半導体層とを、形成し、前記第3の半導体層にドナー又はアクセプタ原子をイオン注入して、前記第1の半導体層を形成し、
前記第2の層間絶縁層上に、前記第2の金属層と、ドナー及びアクセプタ原子を含まない第4の半導体層とを、形成し、前記第4の半導体層にドナー又はアクセプタ原子をイオン注入して、前記第2の半導体層を形成する、
ことを特徴とする請求項8に記載の柱状半導体装置の製造方法。 - 前記積層材料層形成工程において、
前記第1の金属層と、ドナー及びアクセプタ原子を含む第5の半導体層と、前記第2の層間絶縁層と、前記第2の金属層と、前記第5の半導体層と同じ導電性を有する第6の半導体層とを形成し、前記第5の半導体層と前記第6の半導体層の、いずれか一方、または両方に、前記第5の半導体層と異なる導電性を生じるドナーまたはアクセプタ原子を、前記第5の半導体層に含まれるドナー又はアクセプタ原子よりも多くイオン注入して、前記第1の半導体層と、前記第2の半導体層とを形成する、
ことを特徴とする請求項8に記載の柱状半導体装置の製造方法。 - 前記第2の合金層と前記第2の層間絶縁層とを貫通し、底部が前記第1の合金層の上面、内部、または下面に達するコンタクトホールを形成するコンタクトホール形成工程と、
前記コンタクトホールを埋めて、前記第1の合金層と前記第2の合金層とを電気的に接続する配線金属層を形成する配線金属層形成工程と、をさらに有する、
ことを特徴とする請求項8に記載の柱状半導体装置の製造方法。 - 前記半導体柱の下方に向いた応力を発生する前記第4の不純物領域を形成する、
ことを特徴とする請求項9に記載の柱状半導体装置の製造方法。 - 前記第1の合金層、及び前記第2の合金層と、前記ゲート導体層との間に、空間を形成する、
ことを特徴とする請求項9に記載の柱状半導体装置の製造方法。
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