WO2022215157A1 - メモリ素子を有する半導体装置 - Google Patents

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望 原田
康司 作井
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望 原田
康司 作井
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Definitions

  • the present invention relates to a semiconductor device having memory elements.
  • the channel In a normal planar MOS transistor, the channel extends horizontally along the upper surface of the semiconductor substrate. In contrast, the SGT channel extends in a direction perpendicular to the upper surface of the semiconductor substrate (see Patent Document 1 and Non-Patent Document 1, for example). For this reason, the SGT enables a higher density semiconductor device compared to a planar MOS transistor.
  • a DRAM Dynamic Random Access Memory
  • a PCM Phase Change Memory
  • Non-Patent Document 4 RRAM (Resistive Random Access Memory, see, for example, Non-Patent Document 4), MRAM (Magneto-resistive Random Access Memory, see, for example, Non-Patent Document 5) that changes the resistance by changing the direction of the magnetic spin by current ) can be highly integrated.
  • DRAM memory cell see Non-Patent Document 6
  • the present application relates to a semiconductor device having a dynamic flash memory that does not have resistance change elements or capacitors and can be configured only with MOS transistors.
  • FIG. 7 shows the write operation of a DRAM memory cell composed of a single MOS transistor without the capacitor described above
  • FIG. 8 shows the problem in operation
  • FIG. 7 shows the write operation of the DRAM memory cell.
  • FIG. 7(a) shows a "1" write state.
  • the memory cell is formed on the SOI substrate 101 and includes a source N + layer 103 (hereinafter, a semiconductor region containing a high concentration of donor impurities is referred to as an “N + layer”) to which a source line SL is connected, a bit line A drain N + layer 104 to which BL is connected, a gate conductive layer 105 to which a word line WL is connected, and a floating body 102 of a MOS transistor 110a. constitutes a DRAM memory cell.
  • the SiO 2 layer 101 of the SOI substrate is in contact directly below the floating body 102 .
  • the MOS transistor 110a When "1" is written to the memory cell constituted by one MOS transistor 110a, the MOS transistor 110a is operated in the linear region. That is, the electron channel 107 extending from the source N + layer 103 has a pinch-off point 108 and does not reach the drain N + layer 104 connected to the bit line. In this way, both the bit line BL connected to the drain N + layer 104 and the word line WL connected to the gate conductive layer 105 are set at a high voltage, and the gate voltage is set to about 1/2 of the drain voltage. , the electric field strength is maximized at the pinch-off point 108 near the drain N + layer 104 .
  • the floating body 102 is filled with the generated holes 106, and when the voltage of the floating body 102 becomes higher than that of the source N + layer 103 by Vb or more, the generated holes are discharged to the source N + layer 103.
  • Vb is the built-in voltage of the PN junction between the source N + layer 103 and the floating body 102 of the P layer, which is about 0.7V.
  • FIG. 7B shows the floating body 102 saturated with the generated holes 106 .
  • FIG. 7(c) shows how the "1" write state is rewritten to the "0" write state.
  • the voltage of the bit line BL is negatively biased, and the PN junction between the drain N + layer 104 and the floating body 102 of the P layer is forward biased.
  • the holes 106 previously generated in the floating body 102 in the previous cycle flow to the drain N + layer 104 connected to the bit line BL.
  • FIG. 7(b) filled with the generated holes 106 and 110b (FIG. 7(c)) from which the generated holes are ejected are stored.
  • the state of the memory cell is obtained.
  • the floating body 102 potential of the memory cell 110a filled with holes 106 will be higher than the floating body 102 without the generated holes. Therefore, the threshold voltage of memory cell 110a is lower than that of memory cell 110b. This state is shown in FIG. 7(d).
  • ⁇ 0.8.
  • FIG. 9(a) shows the "1" write state
  • FIG. 9(b) shows the "0" write state.
  • Vb is written to the floating body 102 by writing "1”
  • the floating body 102 is pulled down to a negative bias when the word line returns to 0 V at the end of writing.
  • the potential difference margin between "1” and “0” cannot be made sufficiently large because the negative bias becomes even deeper.
  • This small operating margin is a major problem of the present DRAM memory cell.
  • the problem is how to form peripheral circuits for driving the DRAM memory cells on the same substrate.
  • Critoloveanu “A Compact Capacitor-Less High-Speed DRAM Using Field Effect-Controlled Charge Regeneration,” Electron Device Letters, Vol. 35, No.2, pp. 179-181 (2012) T. Ohsawa, K. Fujita, T. Higashi, Y. Iwata, T. Kajiyama, Y. Asao, and K. Sunouchi: “Memory design using a one-transistor gain cell on SOI,” IEEE JSSC, vol.37, No.11, pp1510-1522 (2002). T. Shino, N. Kusunoki, T. Higashi, T. Ohsawa, K. Fujita, K. Hatsuda, N. Ikumi, F.
  • the memory device includes: a first semiconductor body vertically or horizontally with respect to the substrate; a first impurity layer connected to both ends of the first semiconductor matrix; a second impurity layer; a first gate insulating layer on the side of the first impurity layer surrounding part of the first semiconductor base; a second gate insulating layer on the second impurity layer side surrounding the first semiconductor matrix between the first gate insulating layer and the second impurity layer; a first gate conductor layer surrounding a first region on the outer periphery of the first gate insulating layer in a horizontal cross-sectional view of the first semiconductor matrix; a second gate conductor layer separated from the first gate conductor layer and surrounding a second region different from the first region on the periphery of the first gate insulating layer in a horizontal cross-sectional view; a third gate conductor layer surrounding the second gate insulating layer; a first insulating layer between the first gate conductor layer and the third gate conductor layer and between the second
  • the holes generated by the impact ionization phenomenon or the gate-induced drain leak current by applying a lower voltage to the second gate conductor layer than to the first gate conductor layer. It is characterized by performing an operation of accumulating groups in the first semiconductor matrix near the second gate conductor layer (second invention).
  • the wiring connected to the first impurity layer is a source line
  • the wiring connected to the second impurity layer is a bit line
  • the wiring connected to the first gate conductor layer is the wiring connected to the second gate conductor layer is the first drive control line
  • the wiring connected to the third gate conductor layer is the word line
  • the memory erase operation and the memory write operation are performed by voltages applied to the source line, the bit line, the first drive control line, the second drive control line, and the word line.
  • a gate capacitance between the first gate conductor layer and the first semiconductor base and a gate capacitance between the second gate conductor layer and the first semiconductor base is larger than the second gate capacitance between the third gate conductor layer and the first semiconductor base (fourth invention).
  • the memory device includes: Each includes at least first to fourth memory devices each formed of the memory device of the first invention formed in a direction perpendicular to the substrate, and the first and second memory devices are, in plan view, the first memory device.
  • the third memory device is aligned on a second straight line parallel to the first straight line and adjacent to the first memory device in a plan view, and the fourth memory device a device arranged adjacent to the third memory device and the second memory device on the second straight line; the first impurity layers of the first to fourth memory devices are electrically connected on the substrate side; a fourth gate connecting the first gate conductor layer of the first memory device and the first gate conductor layer of the second memory device and extending parallel to the first straight line; a conductor layer; a fifth gate connecting the second gate conductor layer of the first memory device and the second gate conductor layer of the second memory device and extending parallel to the first straight line; a conductor layer; a sixth gate connecting the first gate conductor layer of the third memory device and the first gate conductor layer of the fourth memory device and extending parallel to the first straight line; a conductor layer; a seventh gate connecting the second gate conductor layer of the third memory device and the second gate conductor layer of the fourth memory device and extending parallel to the first straight line; a
  • the driving voltage supplied to the fourth gate conductor layer and the sixth gate conductor layer is synchronized with the driving voltage supplied to the first gate conductor layer
  • the driving voltage supplied to the fifth gate conductor layer and the seventh gate conductor layer is synchronized with the driving voltage supplied to the second gate conductor layer (the 6 invention).
  • the fifth gate conductor layer and the sixth gate conductor layer are connected to form a tenth gate conductor layer, and the fourth gate conductor layer and the seventh gate conductor layer are formed. and are synchronous with the drive voltage applied to the first gate conductor layer, and the tenth gate conductor layer is synchronous with the drive voltage applied to the second gate conductor layer.
  • the first gate conductor layer includes a first conductor layer covering the first region of the first gate insulating layer and a first conductor layer covering the first conductor layer. and a wiring conductor layer, wherein the second gate conductor layer covers the second region of the first gate insulating layer, and the second conductor layer covers the second conductor layer It is characterized by comprising a second wiring conductor layer (eighth invention).
  • the third gate conductor layer comprises a third conductor layer covering the second gate insulating layer and a third wiring conductor layer covering the third conductor layer.
  • FIG. 1 is a diagram showing the structure of a dynamic flash memory device according to the first embodiment
  • FIG. FIG. 3 is a diagram for explaining an erase operation mechanism of the dynamic flash memory device according to the first embodiment
  • FIG. 2 is a diagram for explaining a write operation mechanism of the dynamic flash memory device according to the first embodiment
  • FIG. FIG. 2 is a diagram for explaining a read operation mechanism of the dynamic flash memory device according to the first embodiment
  • FIG. FIG. 2 is a diagram for explaining a read operation mechanism of the dynamic flash memory device according to the first embodiment
  • FIG. FIG. 4 is a diagram for explaining the structure of a dynamic flash memory cell according to a second embodiment
  • FIG. FIG. 10 is a diagram for explaining the structure of a dynamic flash memory cell according to a third embodiment
  • FIG. 4 is a diagram for explaining operational problems of a conventional DRAM memory cell that does not have a capacitor;
  • FIG. 4 is a diagram for explaining operational problems of a conventional DRAM memory cell that does not have a capacitor;
  • FIG. 2 illustrates a read operation of a DRAM memory cell without a conventional capacitor;
  • dynamic flash memory a memory device using semiconductor elements (hereinafter referred to as dynamic flash memory) according to the present invention will be described with reference to the drawings.
  • FIG. 1 The structure and operation mechanism of the dynamic flash memory cell according to the first embodiment of the present invention will be described with reference to FIGS. 1 to 4.
  • FIG. 2 The structure of a dynamic flash memory cell will be described with reference to FIG. Then, a data erasing mechanism will be described with reference to FIG. 2, a data writing mechanism will be described with reference to FIG. 3, and a data reading mechanism will be described with reference to FIG.
  • FIG. 1 shows the structure of the dynamic flash memory cell according to the first embodiment of the present invention, (a) is a perspective view, and (b) is the structure of first and second gate conductor layers 5a and 5b, which will be described later.
  • 1 is a horizontal sectional view of a portion; FIG.
  • a substrate 1 an example of the “substrate” in the claims
  • a silicon pillar 2 having a conductivity type of P-type or i-type (intrinsic type).
  • first semiconductor pillar in the scope of the claims
  • Si pillar silicon pillar
  • N + layer 3a connected to the bottom of the Si pillar 2
  • N + layer 3b which is an example of the "second impurity layer” in the claims
  • a channel region 7 is formed between the N + layer 3 a and the N + layer 3 b of the Si pillar 2 .
  • a first gate insulating layer 4a surrounding the lower portion of the Si pillar 2 (which is an example of the "first gate insulating layer” in the claims) and a second gate insulating layer 4b surrounding the upper portion of the Si pillar 2. (which is an example of the "second gate insulating layer” in the claims) is formed.
  • the first gate insulating layer 4a and the second gate insulating layer 4b are in contact with or close to the N + layers 3a and 3b serving as the source and drain, respectively.
  • first gate conductor layer 5a Surrounding the first gate insulating layer 4a are a first gate conductor layer 5a (which is an example of the "first gate conductor layer” in the claims) and a second gate conductor layer 5b (the which is an example of a "second gate conductor layer” in the range). As shown in FIG. 1(b), the first gate conductor layer 5a and the second gate conductor layer 5b are formed separately so as to surround the first gate insulating layer 4a.
  • a third gate conductor layer 5c (which is an example of the "third gate conductor layer” in the scope of claims) is formed surrounding the second gate insulating layer 4b.
  • the first gate conductor layer 5a and the third gate conductor layer 5c, the second gate conductor layer 5b and the third gate conductor layer 5c are formed by the insulating layer 6 (the "first insulating layer” in the scope of claims). ”, which is an example of
  • the channel region 7 consists of a first channel region 7a surrounded by the first gate insulating layer 4a and a second channel region 7b surrounded by the second gate insulating layer 4b.
  • N + layers 3a and 3b serving as sources and drains, a channel region 7, a first gate insulating layer 4a, a second gate insulating layer 4b, a first gate conductor layer 5a, a second gate conductor layer 5b, A dynamic flash memory cell 9 is formed consisting of the third gate conductor layer 5c.
  • the N + layer 3a serves as a source line SL (an example of a "source line” in the scope of claims), and the N + layer 3b serves as a bit line BL (an example of a "bit line” in the scope of claims).
  • first gate conductor layer 5a is connected to the first plate line PL1 (an example of the "first drive control line” in the scope of claims), and the second gate conductor layer 5b is connected to the second plate line.
  • PL2 which is an example of a "second drive control line” in the scope of claims
  • the third gate conductor layer 5c to a word line WL (which is an example of a "word line” in the scope of claims), connected to each other.
  • the dynamic flash memory cell may be horizontal with respect to the substrate 1.
  • the line AA′ connecting the gaps at both ends of the first gate conductor layer 5a and the second gate conductor layer 5b shown in FIG. It may be parallel or perpendicular.
  • the substrate 1 may be made of SOI (Silicon On Insulator), single-layered or multi-layered Si, or other semiconductor materials. Further, the substrate 1 may be a well layer composed of a single layer of N layers or P layers, or a plurality of layers.
  • the first gate conductor layer 5a and the second gate conductor layer 5b surround the first gate insulating layer 4a with the same circumferential length (peripheral length). may have different perimeter lengths.
  • FIG. 2(a) shows a state in which the hole groups 11 generated by impact ionization in the previous cycle are stored in the channel region 7 before the erasing operation.
  • the voltage of the source line SL is set to the negative voltage V ERA during the erasing operation.
  • V ERA is, for example, -3V.
  • the PN junction between the N + layer 3a serving as the source connected to the source line SL and the channel region 7 is forward biased.
  • the threshold voltage of the N channel MOS transistor of dynamic flash memory cell 9 increases due to the substrate bias effect.
  • the threshold voltage of the second gate conductor layer 5b connected to this word line WL is increased.
  • the erased state of this channel region 7 is logical storage data "0".
  • the voltage conditions applied to the bit line BL, the source line SL, the word line WL, and the plate lines PL1 and PL2 are only examples for performing the erase operation. good.
  • FIG. 3 shows the write operation of the dynamic flash memory cell according to the first embodiment of the invention.
  • 0 V for example, is input to the N + layer 3a connected to the source line SL
  • 3 V for example, is input to the N + layer 3b connected to the bit line BL
  • the plate lines PL1 For example, 2 V is input to the first gate conductor layer 5a and the second gate conductor layer 5b connected to PL2, and 5 V is input to the third gate conductor layer 5c connected to the word line WL. do.
  • an inversion layer is formed inside the first gate conductor layer 5a connected to the plate line PL1 and the second gate conductor layer 5b connected to the plate line PL2.
  • a first N-channel MOS transistor having a first gate conductor layer 5a and a second gate conductor layer 5a is operated in the linear region.
  • a pinch-off point 13 exists in the inversion layer 12a inside the first gate conductor layer 5a and the second gate conductor layer 5b to which the plate lines PL1 and PL2 are connected.
  • the second N-channel MOS transistor having third gate conductor layer 5c connected to word line WL is operated in the saturation region.
  • an inversion layer 12b is formed all over the inside of the third gate conductor layer 5c connected to the word line WL without any pinch-off point.
  • the inversion layer 12b formed entirely inside the third gate conductor layer 5c connected to the word line WL serves as a substantial drain of the second N-channel MOS transistor having the third gate conductor layer 5c. work.
  • a first N-channel MOS transistor having a first gate conductor layer 5a and a second gate conductor layer 5b connected in series, and a second N-channel MOS transistor having a third gate conductor layer 5c The electric field is maximized in the boundary region (first boundary region) of the channel region 7 between the transistor and the impact ionization phenomenon occurs in this region.
  • this region is the region on the source side viewed from the second N-channel MOS transistor having the third gate conductor layer 5c connected to the word line WL, this phenomenon is called the source-side impact ionization phenomenon. Due to this source-side impact ionization phenomenon, electrons flow from the N + layer 3a connected to the source line SL toward the N + layer 3b connected to the bit line. Accelerated electrons collide with lattice Si atoms and their kinetic energy produces electron-hole pairs. Most of the generated electrons flow to N + layer 3b connected to bit line BL.
  • a gate induced drain leakage (GIDL) current is used to generate electron-hole pairs (see Non-Patent Document 11), and the generated hole group is used to form a floating body.
  • FB may be filled. Electron-hole pairs can be generated by the impact ionization phenomenon at the boundary between the N + layer 3 a and the channel region 7 or at the boundary between the N + layer 3 b and the channel region 7 .
  • the generated hole group 11 is majority carriers in the channel region 7 and charges the channel region 7 with a positive bias. Since the N + layer 3a connected to the source line SL is at 0V, the channel region 7 is at the built-in voltage Vb (approximately 0 V) of the PN junction between the N + layer 3a connected to the source line SL and the channel region 7. .7V).
  • Vb approximately 0 V
  • the threshold voltages of the first N-channel MOS transistor and the second N-channel MOS transistor are lowered due to the substrate bias effect. Thereby, as shown in FIG. 3(c), the threshold voltage of the N-channel MOS transistor in the second channel region 7b connected to the word line WL is lowered.
  • the write state of this channel area 7 is assigned to logical storage data "1".
  • Electron-hole pairs may be generated by impact ionization or GIDL current in the third boundary region between the layers, and the channel region 7 may be charged with the generated hole groups 11 .
  • the voltage conditions applied to the bit line BL, the source line SL, the word line WL, and the plate lines PL1 and PL2 are only examples for performing the write operation. good.
  • FIGS. 4A and 4B The read operation of the dynamic flash memory cell according to the first embodiment of the present invention and the related memory cell structure will be described with reference to FIGS. 4A and 4B.
  • the read operation of the dynamic flash memory cell will be described with reference to FIGS. 4A(a) to 4A(c).
  • FIG. 4A(a) when channel region 7 is charged to built-in voltage Vb (approximately 0.7V), the threshold voltage of the N-channel MOS transistor drops due to the substrate bias effect. This state is assigned to logical storage data "1".
  • FIG. 4A(b) when the memory block selected before writing is in the erased state "0" in advance, the floating voltage VFB of the channel region 7 is VERA +Vb.
  • a write operation randomly stores a write state of "1".
  • logical storage data of logical "0" and “1" are created for the word line WL.
  • FIG. 4(c) reading is performed by the sense amplifier using the level difference between the two threshold voltages for the word
  • the gate capacitance of the third gate conductor layer 5c connected to the word line WL is smaller than the combined gate capacitance of the first gate conductor layer 5a and the second gate conductor layer 5b connected to the plate lines PL1 and PL2. It is desirable to design As shown in FIG.
  • the vertical length of the first gate conductor layer 5a and the second gate conductor layer 5b to which the plate lines PL1 and PL2 are connected is set to the third gate conductor layer to which the word line WL is connected.
  • the gate capacitance of the third gate conductor layer 5c connected to the word line WL is made longer than the vertical length of the gate conductor layer 5c so that the gate capacitance of the third gate conductor layer 5c connected to the plate lines PL1 and PL2 is equal to that of the first gate conductor layer 5a connected to the plate lines PL1 and PL2.
  • the gate capacitance of the two gate conductor layers 5b is made smaller than the combined gate capacitance.
  • FIG. 4(b) shows an equivalent circuit of one cell of the dynamic flash memory of FIG. 5(a).
  • FIG. 5(c) shows the coupling capacity relationship of the dynamic flash memory.
  • CWL is the capacitance of the third gate conductor layer 5c
  • CPL is the total capacitance of the capacitance CPL1 of the first gate conductor layer 5a and the capacitance CPL2 of the second gate conductor layer 5b.
  • CBL is the capacitance of the PN junction between the N + layer 3b serving as the drain and the second channel region 7b
  • CSL is the capacitance between the N + layer 3a serving as the source and the first channel region 7a. is the capacitance of the PN junction of As shown in FIG.
  • V ReadWL is the amplitude potential at the time of reading the word line WL.
  • ⁇ V FB can be reduced by reducing the contribution of C WL compared to the overall capacitance C PL +C WL +C BL +C SL of the channel region 7 .
  • C BL +C SL is the capacity of the PN junction, and in order to increase it, for example, the diameter of the Si pillar 2 is increased.
  • the axial lengths of the first gate conductor layer 5a and the second gate conductor layer 5b connected to the plate lines PL1 and PL2 are the lengths of the third gate conductor layer 5c connected to the word line WL.
  • ⁇ V FB can be further reduced without lowering the degree of integration of memory cells in plan view.
  • the voltage conditions applied to the bit line BL, the source line SL, the word line WL, and the plate lines PL1 and PL2 are only examples for performing the read operation. good.
  • a first gate insulating layer 4a and a second gate insulating layer 4b surrounding the entire side surface of the first Si pillar 2a standing vertically on the substrate 1 are provided to form the first gate insulating layer.
  • a dynamic flash memory device is described by taking as an example an SGT having a first gate conductor layer 5a, a second gate conductor layer 5b and a third gate conductor layer 5c surrounding the entire layer 4a and second gate insulating layer 4b. did.
  • the dynamic flash memory device may have any structure as long as it satisfies the condition that the hole groups generated by the impact ionization phenomenon or the gate-induced drain leak current are retained in the channel region 7 . .
  • the channel region 7 may have a floating body structure separated from the substrate 1 .
  • GAA Gate All Around: see, for example, Non-Patent Document 12
  • Nanosheet technology see, for example, Non-Patent Document 13
  • SOI Silicon On Insulator
  • the channel region has a floating body structure.
  • the dynamic flash memory device provided by the present embodiment only needs to satisfy the condition that the channel region has a floating body structure. Also, even in a structure in which a Fin transistor (see, for example, Non-Patent Document 14) is formed on an SOI substrate, the dynamic flash operation can be performed if the channel region has a floating body structure.
  • This embodiment provides the following features.
  • feature 1 In the dynamic flash memory cell according to the first embodiment of the present invention, the voltage of the word line WL fluctuates up and down during write and read operations. At this time, the first gate conductor layer 5a and the second gate conductor layer 5b connected to the plate lines PL1 and PL2 serve to reduce the capacitive coupling ratio between the word line WL and the channel region 7. FIG. As a result, the influence of the voltage change in the channel region 7 when the voltage of the word line WL swings up and down can be significantly suppressed. As a result, the threshold voltage difference between the SGT transistors of the word lines WL indicating logic "0" and "1" can be increased. This leads to increased operating margins for dynamic flash memory cells.
  • the first gate conductor layer 5a connected to the plate line PL1 and the second gate conductor layer 5b connected to the plate line PL2 surround the first gate insulating layer 4a. , are formed separately.
  • the hole groups are accumulated in the channel region 7a closer to the second gate conductor layer 5b connected to the plate line PL2.
  • a larger number of hole groups can be accumulated than in a structure in which the entire channel region 7a is surrounded by one gate electrode.
  • the floating body voltage of the channel region 7a can be controlled by the voltage applied to the second gate conductor layer 5b. This makes it possible to maintain a more stable back bias effect in the read operation.
  • FIG. 5(a) is a plan view across the first plateline conductor layer of the dynamic flash memory.
  • FIG. 5(b) is a cross-sectional view taken along line XX' of FIG. 5(a).
  • FIG. 5(c) is a cross-sectional view taken along line YY' of FIG. 5(a).
  • P layer 20 a semiconductor region containing acceptor impurities is referred to as a “P layer”
  • N + layer 21 connected to the P layer 20 .
  • Si pillars 22 a , 22 b , 22 c and 22 d are formed on the N + layer 21 .
  • N + layers 23a, 23b, 23c and 23d (not shown) on top of the Si pillars 22a to 22d.
  • a SiO 2 layer 26 is formed on the N + layer 21 around the Si pillars 22a to 22d.
  • a HfO 2 layer 27a surrounds the lower side surfaces of the Si pillars 22a to 22d.
  • the TiN layers 28a1 and 28a2 surround the side surfaces of the HfO 2 layer 27a, separate and connect to the side surfaces of the Si pillars 22a and 22b, and extend in the XX' direction, and separate the side surfaces of the Si pillars 22c and 22d.
  • TiN layers 28b1 and 28b2 are connected to each other and extend in the XX' direction.
  • a SiO 2 layer 33 covering the TiN layers 28a1, 28a2, 28b1, 28b2.
  • An HfO 2 layer 27b surrounds the upper side surfaces of the Si pillars 22a to 24d and is on the SiO 2 layer 33.
  • SiO 2 layer 37 As shown in FIG. Then, covering the whole, there is a SiO 2 layer 37 .
  • the N + layer 21 is connected to the source line SL.
  • the TiN layers 28a1 and 28b1 are connected to the first plate lines PLa1 and PLb1, and the TiN layers 28a2 and 28b2 are connected to the second plate lines PLa2 and PLb2.
  • the TiN layers 36a and 36b are connected to word lines WL1 and WL2.
  • the N + layers 23a and 23c are connected to the bit line BL1, and the N + layers 23b and 23d are connected to the bit line BL2.
  • a plurality of dynamic flash memory cells are thus formed on the substrate 20 .
  • FIG. 5 illustrates an example in which the TiN layers 28a1 and 28b1 are connected to the first plate lines PLa1 and PLb1, and the TiN layers 28a2 and 28b2 are connected to the second plate lines PLa2 and PLb2.
  • the TiN layers 28a1 and 28b1 may be connected to the second plate lines PLa2 and PLb2, and the TiN layers 28a2 and 28b2 may be connected to the first plate lines PLa1 and PLb1.
  • the TiN layers 28a1 and 28b2 are connected to the first plate lines PLa1 and PLb1, and the TiN layers 28a2 and 28b2 are connected to the second plate lines PLa2 and PLb1, the TiN layers 28a1, 28a2, 28b1 and 28b2 are connected to the first plate lines PLa1 and PLb1, respectively. It can perform the roles of the first gate conductor layer 5a and the second gate conductor layer 5b in FIG.
  • FIG. 5 shows an example in which the TiN layers 28a1, 28a2, 28b1, and 28b2 are made of a single TiN material.
  • it may be formed of a conductor layer functioning as a gate conductor layer and a conductor layer functioning as a wiring conductor layer.
  • These gate conductor layers and wiring conductor layers may be composed of a single layer or a plurality of material layers.
  • the gate conductor layers 36a and 36b may also be formed of a conductor layer serving as a gate conductor layer and a conductor layer serving as a wiring conductor layer.
  • These gate conductor layers and wiring conductor layers may be composed of a single layer or a plurality of material layers.
  • the TiN layer 28a1 surrounding the outer periphery of the Si pillars 22a and 22b, connected in the XX′ direction, and connected to the separated first plate line PLa1, and the second plate line PLa2 A connected TiN layer 28a2 was provided.
  • a TiN layer 28b2 was provided.
  • the hole groups generated by impact ionization are transferred to the second TiN layer 28a2, It can be accumulated in the Si pillars 22a to 22d near 28b2.
  • the amount of accumulated hole groups can be made larger than in a dynamic flash memory cell in which the entire peripheries of the Si pillars 22a to 22d are surrounded by a plate line conductor layer. This allows the operating margin of the dynamic flash memory cell to be expanded.
  • FIG. 6(a) is a plan view across the first plateline conductor layer of the dynamic flash memory.
  • FIG. 6(b) is a cross-sectional view taken along line XX' of FIG. 6(a).
  • FIG. 6(c) is a cross-sectional view taken along line YY' of FIG. 6(a).
  • FIG. 6 the same components as in FIG. 5 are denoted by the same reference numerals.
  • a TiN layer 28B1 surrounds the side surface of the HfO 2 layer 27a and is connected to the side surfaces of the rows of Si pillars 22a, 22b and the rows of Si pillars 22c, 22d facing each other in plan view.
  • a TiN layer 28A1 is separated from the TiN layer 28B1, surrounds the outer periphery of the Si pillars 22a and 12b, and is connected along the line XX'.
  • a TiN layer 28A2 is separated from the TiN layer 28B1, surrounds the outer periphery of the Si pillars 22c and 22d, and is connected along the line XX'.
  • the TiN layers 28A1 and 28A2 are connected to the first plate lines PLA1 and PLA2.
  • the TiN layer 28B1 is connected to the second plate line PLB1. Others are the same as the second embodiment described with reference to FIG.
  • This embodiment provides the following features.
  • feature 1 the TiN layer 28a2 and the TiN layer 28b1 are separately formed in the second embodiment.
  • the present embodiment there is no separation region between the TiN layer 28a2 and the TiN layer 28b1.
  • the cell area can be made smaller than that of the dynamic flash memory cell of the second embodiment, and high integration of the dynamic flash memory cell can be achieved.
  • the Si pillar 2 is formed in the first embodiment, the semiconductor pillar may be made of a semiconductor material other than this. This also applies to other embodiments according to the present invention.
  • the N + layers 3a and 3b in the first embodiment may be formed of Si containing donor impurities or other semiconductor material layers. It may also be formed from different semiconductor material layers. Alternatively, the N + layer may be formed by an epitaxial crystal growth method or another method. This also applies to other embodiments according to the present invention.
  • the TiN layers 28a1, 28a2, 28b1 and 28b2 are used as gate conductor layers connected to the plate lines PLa1, PLa2, PLb1 and PLb2.
  • a single layer or a combination of multiple conductive material layers may be used instead of the TiN layers 28a1, 28a2, 28b1 and 28b2.
  • TiN layers 36a and 36b were used as gate conductor layers connected to word lines WL1 and WL2.
  • a single layer or a combination of multiple conductive material layers may be used.
  • the gate TiN layers 28a1, 28a2, 28b1, 28b2, 36a, and 36b may be connected to a wiring metal layer such as W on the outside thereof. This also applies to other embodiments according to the present invention.
  • the shape of the Si pillar 2 in plan view was circular.
  • the shape of the Si pillar 2 in plan view may be an ellipse, a shape elongated in one direction, or the like.
  • a dynamic flash memory cell can be formed by mixing Si pillars with different planar view shapes.
  • the Si pillar 2 having a rectangular vertical cross section was used, but the vertical cross section may be trapezoidal.
  • a conductor layer such as a W layer may be used in connection with the N + layer 21 at the bottom of the Si pillars 22a to 22d in the second embodiment. This also applies to other embodiments according to the present invention.
  • the gate capacitances of the first gate conductor layers 5a and 5b connected to the plate lines PL1 and PL2 are larger than the gate capacitance of the third gate conductor layer 5c connected to the word line WL.
  • the first gate conductor layer 5a and the third gate conductor layer 5c are made larger than the gate capacitance of the third gate conductor layer 5c.
  • the gate lengths of the first gate conductor layer 5a and the second gate conductor layer 5b are longer than or not longer than the gate length of the third gate conductor layer 5c, for example, Even if the thickness of the gate insulating film of the first gate insulating layer 4a is thinner than the thickness of the gate insulating film of the second gate insulating layer 4b, the first gate conductor layer 5a and the second gate conductor The combined gate capacitance of the layer 5b can be made larger than the gate capacitance of the third gate conductor layer 5c.
  • the dielectric constant of the gate insulating film of the first gate insulating layer 4a is made higher than that of the gate insulating film of the second gate insulating layer 4b.
  • the length of the gate conductor layers 5a, 5b, and 5c, the thickness of the gate insulating layers 4a and 4b, and the dielectric constant are combined to form the first gate conductor layer 5a and the second gate conductor layer 5b. , may be larger than the gate capacitance of the third gate conductor layer 5c. This also applies to other embodiments according to the present invention.
  • the Si pillars 22a to 22d are arranged in a square lattice pattern in plan view, but they may be arranged in an orthorhombic lattice pattern. This also applies to other embodiments according to the present invention.
  • one of the N + layers 3a and 3b is replaced by a P + layer, and read operation is performed by an operation using a thyristor phenomenon (see, for example, Non-Patent Document 15) or an operation using a tunnel phenomenon. you can go This also applies to other embodiments according to the present invention.
  • a semiconductor device having a memory element according to the present invention a semiconductor device having a high-density and high-performance dynamic flash memory can be obtained.

Abstract

基板１上に立つ、Ｓｉ柱２の底部に繋がるＮ+層３ａと、Ｓｉ柱２の頂部に繋がるＮ+層３ｂとがある。Ｎ+層３ａとＮ+層３ｂは、一方がソースとなる場合に、他方がドレインとなる。そして、Ｓｉ柱２のＮ+層３ａとＮ+層３ｂの間がチャネル領域７となる。このＳｉ柱２の下部を囲む第１のゲート絶縁層４ａと、Ｓｉ柱２の上部を囲む第２のゲート絶縁層４ｂがある。この第１のゲート絶縁層４ａ、第２のゲート絶縁層４ｂは、このソース、ドレインとなるＮ+層３ａ、３ｂに、それぞれ接するか、または近接している。この第１のゲート絶縁層４ａを囲んで第１のゲート導体層５ａと、第２のゲート導体層５ｂとがある。そして、第１のゲート導体層５ａと第２のゲート導体層５ｂとは、第１のゲート絶縁層４ａを囲んで、分離して形成されている。そして、第２のゲート絶縁層４ｂを囲む第３のゲート導体層５ｃがある。これにより、ダイナミック フラッシュ メモリセルが形成されている。

Description

メモリ素子を有する半導体装置
　本発明は、メモリ素子を有する半導体装置に関する。
　近年、ＬＳＩ（Large Scale Integration)技術開発において、メモリ素子を有する半導体装置の高集積化と高性能化が求められている。
　通常のプレナー型ＭＯＳトランジスタでは、チャネルが半導体基板の上表面に沿う水平方向に延在する。これに対して、ＳＧＴのチャネルは、半導体基板の上表面に対して垂直な方向に延在する（例えば、特許文献１、非特許文献１を参照）。このため、ＳＧＴはプレナー型ＭＯＳトランジスタと比べ、半導体装置の高密度化が可能である。このＳＧＴを選択トランジスタとして用いて、キャパシタを接続したＤＲＡＭ（Dynamic Random Access Memory、例えば、非特許文献２を参照）、抵抗変化素子を接続したＰＣＭ（Phase Change Memory、例えば、非特許文献３を参照）、ＲＲＡＭ（Resistive Random Access Memory、例えば、非特許文献４を参照)、電流により磁気スピンの向きを変化させて抵抗を変化させるＭＲＡＭ（Magneto-resistive Random Access Memory、例えば、非特許文献５を参照）などの高集積化を行うことができる。また、キャパシタを有しない、１個のＭＯＳトランジスタで構成された、ＤＲＡＭメモリセル（非特許文献６を参照）などがある。本願は、抵抗変化素子やキャパシタを有しない、ＭＯＳトランジスタのみで構成可能な、ダイナミック フラッシュ メモリを有する半導体装置に関する。
　図７に、前述したキャパシタを有しない、１個のＭＯＳトランジスタで構成された、ＤＲＡＭメモリセルの書込み動作を、図８に、動作上の問題点を、図９に、読出し動作を示す（非特許文献６～１０を参照）。
　図７にＤＲＡＭメモリセルの書込み動作を示す。図７（ａ）は、“１”書込み状態を示している。ここで、メモリセルは、ＳＯＩ基板１０１に形成され、ソース線ＳＬが接続されるソースN+層１０３（以下、ドナー不純物を高濃度で含む半導体領域を「N+層」と称する）、ビット線ＢＬが接続されるドレインN+層１０４、ワード線ＷＬが接続されるゲート導電層１０５、ＭＯＳトランジスタ１１０ａのフローティングボディ（Floating Body）１０２により構成され、キャパシタを有さず、ＭＯＳトランジスタ１１０ａが１個でＤＲＡＭのメモリセルが構成されている。なお、フローティングボディ１０２直下には、ＳＯＩ基板のＳｉＯ2層１０１が接している。この１個のＭＯＳトランジスタ１１０ａで構成されたメモリセルの“１”書込みを行う際には、ＭＯＳトランジスタ１１０ａを線形領域で動作させる。すなわち、ソースN+層１０３から延びる電子のチャネル１０７には、ピンチオフ点１０８があり、ビット線が接続しているドレインN+層１０４までには、到達していない。このようにドレインN+層１０４に接続されたビット線ＢＬとゲート導電層１０５に接続されたワード線ＷＬを共に高電圧にして、ゲート電圧をドレイン電圧の約１／２程度で、ＭＯＳトランジスタ１１０ａを動作させると、ドレインN+層１０４近傍のピンチオフ点１０８において、電界強度が最大となる。この結果、ソースN+層１０３からドレインN+層１０４に向かって流れる加速された電子は、Ｓｉの格子に衝突して、その時に失う運動エネルギーによって、電子・正孔対が生成される。発生した大部分の電子（図示せず）は、ドレインN+層１０４に到達する。また、ごく一部のとても熱い電子は、ゲート酸化膜１０９を飛び越えて、ゲート導電層１０５に到達する。そして、同時に発生した正孔１０６は、フローティングボディ１０２を充電する。この場合、発生した正孔は、フローティングボディ１０２がＰ型Ｓｉのため、多数キャリアの増分として、寄与する。フローティングボディ１０２は、生成された正孔１０６で満たされ、フローティングボディ１０２の電圧がソースN+層１０３よりもＶｂ以上に高くなると、さらに生成された正孔は、ソースN+層１０３に放電する。ここで、Ｖｂは、ソースN+層１０３とＰ層のフローティングボディ１０２との間のＰＮ接合のビルトイン電圧であり、約０．７Ｖである。図７（ｂ）には、生成された正孔１０６でフローティングボディ１０２が飽和充電された様子を示している。
　次に、図７（ｃ）を用いて、メモリセル１１０の“０”書込み動作を説明する。共通な選択ワード線ＷＬに対して、ランダムに“１”書込みのメモリセル１１０ａと“０”書込みのメモリセル１１０ｂが存在する。図７（ｃ）では、“１”書込み状態から“０”書込み状態に書き換わる様子を示している。“０”書込み時には、ビット線ＢＬの電圧を負バイアスにして、ドレインN+層１０４とＰ層のフローティングボディ１０２との間のＰＮ接合を順バイアスにする。この結果、フローティングボディ１０２に予め前サイクルで生成された正孔１０６は、ビット線ＢＬに接続されたドレインN+層１０４に流れる。書込み動作が終了すると、生成された正孔１０６で満たされたメモリセル１１０ａ（図７（ｂ））と、生成された正孔が吐き出されたメモリセル１１０ｂ（図７（ｃ））の２つのメモリセルの状態が得られる。正孔１０６で満たされたメモリセル１１０ａのフローティングボディ１０２の電位は、生成された正孔がいないフローティングボディ１０２よりも高くなる。したがって、メモリセル１１０ａのしきい値電圧は、メモリセル１１０ｂのしきい値電圧よりも低くなる。その様子を図７（ｄ）に示す。
　次に、この１個のＭＯＳトランジスタで構成されたメモリセルの動作上の問題点を、図８を用いて説明する。図８（ａ）で示したように、フローティングボディ１０２の容量ＣFBは、ワード線の接続されたゲートとフローティングボディ１０２との間の容量ＣWLと、ソース線の接続されたソースN+層１０３とフローティングボディ１０２との間のＰＮ接合の接合容量CSLと、ビット線の接続されたドレインN+層１０３とフローティングボディ１０２との間のＰＮ接合の接合容量CBLとの総和で、
CFB = CWL ＋ CBL ＋ CSL　（１）
で表される。したがって、書込み時にワード線電圧ＶWLが振幅すると、メモリセルの記憶ノード（接点）となるフローティングボディ１０２の電圧も、その影響を受ける。その様子を図８（ｂ）に示している。書込み時にワード線電圧ＶWLが０ＶからＶProgWLに上昇すると、フローティングボディ１０２の電圧ＶFBは、ワード線電圧が変化する前の初期状態の電圧ＶFB1からＶFB2へ、ワード線との容量結合によって上昇する。その電圧変化量ΔＶFBは、
ΔＶFB ＝ ＶFB2 － ＶFB1
       ＝ ＣWL / (ＣWL ＋ ＣBL ＋ ＣSL) × VProgWL　（２）
で表される。
ここで、
β＝ ＣWL / (ＣWL ＋ ＣBL ＋ ＣSL) （３）
で表され、βをカップリング率と呼ぶ。このようなメモリセルにおいて、ＣWLの寄与率が大きく、例えば、ＣWL：ＣBL：ＣSL＝８：１：１である。この場合、β＝０．８となる。ワード線が、例えば、書込み時の５Ｖから、書込み終了後に０Ｖになると、ワード線とフローティングボディ１０２との容量結合によって、フローティングボディ１０２が、５Ｖ×β＝４Ｖも振幅ノイズを受ける。このため、書込み時のフローティングボディ“１”電位と“０”電位との電位差マージンを十分に取れない問題点があった。
　図９に読出し動作を示す。図９（ａ）は、“１”書込み状態を、図９（ｂ）は、“０”書込み状態を示している。しかし、実際には、“１”書込みでフローティングボディ１０２にＶｂが書き込まれていても、書込み終了でワード線が０Ｖに戻ると、フローティングボディ１０２は、負バイアスに引き下げられる。“０”が書かれる際には、さらに深く負バイアスになってしまうため、書込みの際に“１”と“０”との電位差マージンを十分に大きく出来ない。この動作マージンが小さいことが、本ＤＲＡＭメモリセルの大きい問題であった。そして、このＤＲＡＭメモリセルを駆動するための周辺回路を同一基板上に、如何に形成するかが課題である。
特開平２－１８８９６６号公報 特開平３－１７１７６８号公報 特許第３９５７７７４号公報
Hiroshi Takato, Kazumasa Sunouchi, Naoko Okabe, Akihiro Nitayama, Katsuhiko Hieda, Fumio Horiguchi, and Fujio Masuoka: IEEE Transaction on Electron Devices, Vol.38, No.3, pp.573-578 (1991) H. Chung, H. Kim, H. Kim, K. Kim, S. Kim, K. Dong, J. Kim, Y.C. Oh, Y. Hwang, H. Hong, G. Jin, and C. Chung: "4F2 DRAM Cell with Vertical Pillar Transistor(VPT)," 2011 Proceeding of the European Solid-State Device Research Conference, (2011) H. S. Philip Wong, S. Raoux, S. Kim, Jiale Liang, J. R. Reifenberg, B. Rajendran, M. Asheghi and K. E. Goodson: "Phase Change Memory," Proceeding of IEEE, Vol.98, No 12, December, pp.2201-2227 (2010) T. Tsunoda, K .Kinoshita, H. Noshiro, Y. Yamazaki, T. Iizuka, Y. Ito, A. Takahashi, A. Okano, Y. Sato, T. Fukano, M. Aoki, and Y. Sugiyama : "Low Power and high Speed Switching of Ti-doped NiO ReRAM under the Unipolar Voltage Source of less than 3V," IEDM (2007) W. Kang, L. Zhang, J. Klein, Y. Zhang, D. Ravelosona, and W. Zhao: "Reconfigurable Codesign of STT-MRAM Under Process Variations in Deeply Scaled Technology," IEEE Transaction on Electron Devices, pp.1-9 (2015) M. G. Ertosum, K. Lim, C. Park, J. Oh, P. Kirsch, and K. C. Saraswat : "Novel Capacitorless Single-Transistor Charge-Trap DRAM (1T CT DRAM) Utilizing Electron," IEEE Electron Device Letter, Vol. 31, No.5, pp.405-407 (2010) J. Wan, L. Rojer, A. Zaslavsky, and S. Critoloveanu: "A Compact Capacitor-Less High-Speed DRAM Using Field Effect-Controlled Charge Regeneration," Electron Device Letters, Vol. 35, No.2, pp.179-181 (2012) T. Ohsawa, K. Fujita, T. Higashi, Y. Iwata, T. Kajiyama, Y. Asao, and K. Sunouchi: "Memory design using a one-transistor gain cell on SOI," IEEE JSSC, vol.37, No.11, pp1510-1522 (2002). T. Shino, N. Kusunoki, T. Higashi, T. Ohsawa, K. Fujita, K. Hatsuda, N. Ikumi, F. Matsuoka, Y. Kajitani, R. Fukuda, Y. Watanabe, Y. Minami, A. Sakamoto, J. Nishimura, H. Nakajima, M. Morikado, K. Inoh, T. Hamamoto, A. Nitayama: "Floating Body RAM Technology and its Scalability to 32nm Node and Beyond," IEEE IEDM (2006). E. Yoshida: "A Capacitorless 1T-DRAM Technology Using Gate-Induced Drain-Leakage (GIDL) Current for Low-Power and High-Speed Embedded Memory," IEEE IEDM (2006). E. Yoshida, and T. Tanaka: "A Capacitorless 1T-DRAM Technology Using Gate-Induced Drain-Leakage (GIDL) Current for Low-Power and High-Speed Embedded Memory," IEEE Transactions on Electron Devices, Vol. 53, No. 4, pp. 692-697,Apr. 2006. J. Y. Song, W. Y. Choi, J. H. Park, J. D. Lee, and B-G. Park: "Design Optimization of Gate-All-Around (GAA) MOSFETs," IEEE Trans. Electron Devices, vol. 5, no. 3, pp.186-191, May 2006. N. Loubet, et al.: "Stacked Nanosheet Gate-All-Around Transistor to Enable Scaling Beyond FinFET," 2017 IEEE Symposium on VLSI Technology Digest of Technical Papers, T17-5, T230-T231, June 2017. H. Jiang, N. Xu, B. Chen, L. Zeng1, Y. He, G. Du, X. Liu and X. Zhang: "Experimental investigation of self heating effect (SHE) in multiple-fin SOI FinFETs," Semicond. Sci. Technol. 29 (2014) 115021 (7pp). K.J. Yang, R.N. Gupta, S. Banna, F. Nemati, H.-J. Cho, M. Ershov, M. Tarabbia, D. Hayes, and S.T. Robins, "Optimization of Nanoscale Thyristors on SOI for High-Performance High-Density Memories",2006 IEEE International SOI Conference Proceedings, pp.129-130 (2006)
　ＳＧＴを用いたメモリ装置でキャパシタを無くした、１個のトランジス型のＤＲＡＭ（ゲインセル）では、ワード線とフローティング状態のＳＧＴのボディとの容量結合カップリングが大きく、データ読み出し時や書き込み時にワード線の電位を振幅させると、直接ＳＧＴボディへのノイズとして、伝達されてしまう問題点があった。この結果、誤読み出しや記憶データの誤った書き換えの問題を引き起こし、キャパシタを無くした１トランジス型のＤＲＡＭ（ゲインセル）の実用化が困難となっていた。そして、上記問題を解決すると共に、メモリセルと、同一基板上に、メモリセルを駆動するための周辺回路を高密度で、且つ低コストで形成する必要がある。
　上記の課題を解決するために、本発明に係るメモリ装置は、
　基板に対して、垂直方向、又は水平方向にある第１の半導体母体と、
　前記第１の半導体母体の両端に繋がる第１の不純物層と、第２の不純物層と、
　前記第１の半導体母体の一部を囲こむ、前記第１の不純物層側の第１のゲート絶縁層と、
　前記第１のゲート絶縁層と、前記第２の不純物層と、の間の前記第１の半導体母体を囲こむ、前記第２の不純物層側の第２のゲート絶縁層と、
　前記第１の半導体母体の水平断面視において、前記第１のゲート絶縁層の外周の第１の域を囲んだ第１のゲート導体層と、
　水平断面視において、前記第１のゲート導体層と分離して、前記第１のゲート絶縁層の外周の前記第１の領域と異なる第２の領域を囲んだ第２のゲート導体層と、
　前記第２のゲート絶縁層を囲んだ第３のゲート導体層と、
　前記第１のゲート導体層と前記第３のゲート導体層の間、及び、前記第２のゲート導体層と前記第３のゲート導体層との間にある第１の絶縁層と、を含み、
　前記１の不純物層と、前記２の不純物層と、前記１のゲート導体層と、前記２のゲート導体層と、前記第３のゲート導体層に印加する電圧を制御して、前記第１の半導体柱内に、前記第１の不純物層と前記第２の不純物層との間に流す電流によるインパクトイオン化現象、またはゲート誘起ドレインリーク電流により発生させた電子群及び正孔群の内、前記電子群を、前記第１の不純物層、または前記第２の不純物層の一方、又は両方から、除去するメモリ書き込み動作と、
　前記正孔群の一部または全てを、前記第１の半導体柱内に残存させる、メモリ書き込み動作と、前記第１の不純物層と、前記第２の不純物層の一方もしくは両方から、前記正孔群のうちの残存正孔群を抜きとる、メモリ消去動作とを行う、
　ことを特徴とする（第１発明）。
　上記の第１発明において、前記第２のゲート導体層に、前記第１のゲート導体層より低電圧を印加して、前記インパクトイオン化現象、または前記ゲート誘起ドレインリーク電流により発生させた前記正孔群を、前記第２のゲート導体層寄りの前記第１の半導体母体に蓄積させる動作を行うことを特徴とする（第２発明）。
　上記の第１発明において、前記第１の不純物層に繋がる配線は、ソース線であり、前記第２の不純物層に繋がる配線はビット線であり、前記第１のゲート導体層に繋がる配線が、第１の駆動制御線であり、前記第２のゲート導体層に繋がる配線が、第２の駆動制御線であり、前記第３のゲート導体層に繋がる配線がワード線であり、
　前記ソース線と、前記ビット線と、前記第１の駆動制御線と、前記第２の駆動制御線と、前記ワード線とに印加する電圧により、前記メモリ消去動作と、前記メモリ書き込み動作とを行う、ことを特徴とする（第３発明）。
　上記の第１発明において、前記第１のゲート導体層と前記第１の半導体母体との間のゲート容量と、前記第２のゲート導体層と前記第１の半導体母体との間のゲート容量とを合計した第１のゲート容量は、前記第３のゲート導体層と前記第１の半導体母体との間の第２のゲート容量よりも大きいことを特徴とする（第４発明）。
　上記の課題を解決するために、本発明に係るメモリ装置は、
　それぞれが前記基板に対して垂直方向に形成された第１発明のメモリ装置からなる少なくとも第１乃至第４のメモリ装置を含み、前記第１及び第２のメモリ装置は、平面視において、第１の直線上に並び、前記第３のメモリ装置は、平面視において、前記第１の直線と平行な第２の直線上に並び、且つ前記第１のメモリ装置に隣接し、前記第４のメモリ装置は、前記第２の直線上に、前記第３のメモリ装置と、前記第２のメモリ装置に隣接して並び、
　前記第１乃至第４のメモリ装置の前記第１の不純物層は前記基板側において電気的に接続されており、
　前記第１のメモリ装置の前記第１のゲート導体層と、前記第２のメモリ装置の前記第１のゲート導体層とを接続し、且つ前記第１の直線と平行に延伸する第４のゲート導体層と、
　前記第１のメモリ装置の前記第２のゲート導体層と、前記第２のメモリ装置の前記第２のゲート導体層とを接続し、且つ前記第１の直線と平行に延伸する第５のゲート導体層と、
　前記第３のメモリ装置の前記第１のゲート導体層と、前記第４のメモリ装置の前記第１のゲート導体層とを接続し、且つ前記第１の直線と平行に延伸する第６のゲート導体層と、
　前記第３のメモリ装置の前記第２のゲート導体層と、前記第４のメモリ装置の前記第２のゲート導体層とを接続し、且つ前記第１の直線と平行に延伸する第７のゲート導体層と、
　前記第１のメモリ装置の前記第３のゲート導体層と、前記第２のメモリ装置の前記第３のゲート導体層とを接続し、且つ前記第１の直線と平行に延伸する第８のゲート導体層と、
　前記第３のメモリ装置の前記第３のゲート導体層と、前記第４のメモリ装置の前記第３のゲート導体層とを接続し、且つ前記第１の直線と平行に延伸する第９のゲート導体層と、
　前記第１のメモリ装置の頂部の前記第２の不純物層と、前記第３のメモリ装置の頂部の前記第２の不純物層を接続する第１の導体配線層と、
　前記第２のメモリ装置の頂部の前記第２の不純物層と、前記第４のメモリ装置の頂部の前記第２の不純物層を接続する第２の導体配線層と、を有する、
　ことを特徴とする（第５発明）。
　上記の第５発明において、前記第４のゲート導体層と、前記第６のゲート導体層と、に供給される駆動電圧が前記第１のゲート導体層に供給される駆動電圧に同期し、
　前記第５のゲート導体層と、前記第７のゲート導体層と、に供給される駆動電圧が前記第２のゲート導体層に供給される駆動電圧に同期していることを特徴とする（第６発明）。
　上記の第５発明において、前記第５のゲート導体層と、前記第６のゲート導体層と、が繋がり第１０のゲート導体層となり、前記第４のゲート導体層と、前記第７のゲート導体層と、が前記第１のゲート導体層に供給される駆動電圧に同期し、前記第１０のゲート導体層が、前記第２のゲート導体層に供給される駆動電圧に同期している、ことを特徴とする（第７発明）
　上記の第１発明において、前記第１のゲート導体層は、前記第１のゲート絶縁層の前記第１の領域を覆った第１の導体層と、前記第１の導体層を覆った第１の配線導体層と、からなり、前記第２のゲート導体層は、前記第１のゲート絶縁層の前記第２の領域を覆った第２の導体層と、前記第２の導体層を覆った第２の配線導体層からなる、ことを特徴とする（第８発明）。
　上記の第５発明において、前記第３のゲート導体層は、前記第２のゲート絶縁層を覆った第３の導体層と、前記第３の導体層を覆った第３の配線導体層とからなことを特徴とする（第９発明）。
第１実施形態に係るダイナミック フラッシュメモリ装置の構造を示す図である。 第１実施形態に係るダイナミック フラッシュメモリ装置の消去動作メカニズムを説明するための図である。 第１実施形態に係るダイナミック フラッシュメモリ装置の書込み動作メカニズムを説明するための図である。 第１実施形態に係るダイナミック フラッシュメモリ装置の読出し動作メカニズムを説明するための図である。 第１実施形態に係るダイナミック フラッシュメモリ装置の読出し動作メカニズムを説明するための図である。 第２実施形態に係るダイナミック フラッシュ メモリセルの構造を説明するための図である。 第３実施形態に係るダイナミック フラッシュ メモリセルの構造を説明するための図である。 従来例のキャパシタを有しない、ＤＲＡＭメモリセルの動作上の問題点を説明するための図である。 従来例のキャパシタを有しない、ＤＲＡＭメモリセルの動作上の問題点を説明するための図である。 従来例のキャパシタを有しない、ＤＲＡＭメモリセルの読出し動作を示す図である。
　以下、本発明に係る、半導体素子を用いたメモリ装置（以後、ダイナミック フラッシュ メモリと呼ぶ）の実施形態の構造、及び動作について、図面を参照しながら説明する。
（第１実施形態）
　図１～図４を用いて、本発明の第１実施形態に係るダイナミック フラッシュ メモリセルの構造と動作メカニズムを説明する。図１を用いて、ダイナミック フラッシュ メモリセルの構造を説明する。そして、図２を用いてデータ消去メカニズムを、図３を用いてデータ書き込みメカニズムを、図４を用いてデータ読出しメカニズムを説明する。
　図１に、本発明の第１実施形態に係るダイナミック フラッシュ メモリセルの構造を示しており、（ａ）は斜視図、（ｂ）は後述の第１及び第２のゲート導体層５ａ、５ｂの部分の水平断面図である。図１（ａ）に示すように、基板１（特許請求の範囲の「基板」の一例である）上に、Ｐ型又はｉ型（真性型）の導電型を有するシリコン柱２（特許請求の範囲の「第１の半導体柱」の一例である）（以下、シリコン柱を「Ｓｉ柱」と称する。）と、Ｓｉ柱２の底部に繋がるＮ+層３ａ（特許請求の範囲の「第１の不純物層」の一例である）と、Ｓｉ柱２の頂部に繋がるＮ+層３ｂ（特許請求の範囲の「第２の不純物層」の一例である）とが形成されている。Ｎ+層３ａとＮ+層３ｂは、一方がソースとなる場合に、他方がドレインとなる。そして、Ｓｉ柱２のＮ+層３ａとＮ+層３ｂの間がチャネル領域７となる。このＳｉ柱２の下部を囲む第１のゲート絶縁層４ａ（特許請求の範囲の「第１のゲート絶縁層」の一例である）と、Ｓｉ柱２の上部を囲む第２のゲート絶縁層４ｂ（特許請求の範囲の「第２のゲート絶縁層」の一例である）が形成されている。この第１のゲート絶縁層４ａ、第２のゲート絶縁層４ｂは、このソース、ドレインとなるＮ+層３ａ、３ｂに、それぞれ接するか、または近接している。この第１のゲート絶縁層４ａを囲んで第１のゲート導体層５ａ（特許請求の範囲の「第１のゲート導体層」の一例である）と、第２のゲート導体層５ｂ（特許請求の範囲の「第２のゲート導体層」の一例である）とがある。図１（ｂ）に示すように、第１のゲート導体層５ａと第２のゲート導体層５ｂとは、第１のゲート絶縁層４ａを囲んで、分離して形成されている。そして、第２のゲート絶縁層４ｂを囲む第３のゲート導体層５ｃ（特許請求の範囲の「第３のゲート導体層」の一例である）がそれぞれ形成されている。そして、第１のゲート導体層５ａと第３のゲート導体層５ｃ、第２のゲート導体層５ｂと第３のゲート導体層５ｃは、絶縁層６（特許請求の範囲の「第１の絶縁層」の一例である）により分離されている。そして、チャネル領域７は、第１のゲート絶縁層４ａで囲まれた第１のチャネル領域７ａと、第２のゲート絶縁層４ｂで囲まれた第２のチャネル領域７ｂと、よりなる。これによりソース、ドレインとなるＮ+層３ａ、３ｂ、チャネル領域７、第１のゲート絶縁層４ａ、第２のゲート絶縁層４ｂ、第１のゲート導体層５ａ、第２のゲート導体層５ｂ、第３のゲート導体層５ｃからなるダイナミック フラッシュ メモリセル９が形成される。そして、Ｎ+層３ａはソース線ＳＬ（特許請求の範囲の「ソース線」の一例である）に、Ｎ+層３ｂはビット線ＢＬ（特許請求の範囲の「ビット線」の一例である）に、第１のゲート導体層５ａは第１のプレート線ＰＬ１（特許請求の範囲の「第１の駆動制御線」の一例である）に、第２のゲート導体層５ｂは第２のプレート線ＰＬ２（特許請求の範囲の「第２の駆動制御線」の一例である）に、第３のゲート導体層５ｃはワード線ＷＬ（特許請求の範囲の「ワード線」の一例である）に、それぞれ接続している。
　なお、ダイナミック フラッシュ メモリセルは、基板１に対して、水平にあってもよい。この場合、図１（ｂ）に示す、第１のゲート導体層５ａと、第２のゲート導体層５ｂとの、それぞれの両端の切れ目を繋げたＡ－Ａ‘線は、基板１に対して平行であってもよいし、垂直であってもよい。また、基板１はＳＯＩ（Silicon On Insulator）、単層または複数層よりなるＳｉまたは他の半導体材料より形成してもよい。また、基板１はＮ層、またはＰ層の単層、又は複数層よりなるウエル層であってもよい。また、図１（ｂ）では第１のゲート導体層５ａと第２のゲート導体層５ｂが第１のゲート絶縁層４ａを囲む円周方向の長さ（外周長）は同じであるか、それぞれの外周長が異なってもよい。
　図２を用いて、消去動作メカニズムを説明する。Ｎ+層３ａ、３ｂ間のチャネル領域７は、電気的に基板から分離され、フローティングボディとなっている。図２（ａ）に消去動作前に、前のサイクルでインパクトイオン化により生成された正孔群１１がチャネル領域７に蓄えられている状態を示す。ここでは、第２のＰＬ線ＰＬ２の電圧を、第１のＰＬ線ＰＬ１の電圧より低くすることにより、正孔群１１をＰＬ線ＰＬ２に繋がる第２のゲート導体層側のチャネル領域７に蓄える。そして。図２（ｂ）に示すように、消去動作時には、ソース線ＳＬの電圧を、負電圧ＶERAにする。ここで、ＶERAは、例えば、－３Ｖである。その結果、チャネル領域７の初期電位の値に関係なく、ソース線ＳＬが接続されているソースとなるN+層３ａとチャネル領域７のＰＮ接合が順バイアスとなる。その結果、前のサイクルでインパクトイオン化により生成された、チャネル領域７に蓄えられていた、正孔群１１が、ソース部のＮ+層３ａに吸い込まれ、チャネル領域７の電位ＶFBは、ＶFB＝ＶERA＋Ｖｂとなる。ここで、ＶｂはＰＮ接合のビルトイン電圧であり、約０．７Ｖである。したがって、ＶERA＝－３Ｖの場合、チャネル領域７の電位は、－２．３Ｖになる。この値が、消去状態のチャネル領域７の電位状態となる。このため、フローティングボディのチャネル領域７の電位が負の電圧になると、ダイナミック フラッシュ メモリセル９のＮチャネルＭＯＳトランジスタのしきい値電圧は、基板バイアス効果によって、高くなる。これにより、図２（ｃ）に示すように、このワード線ＷＬが接続された第２のゲート導体層５ｂのしきい値電圧は高くなる。このチャネル領域７の消去状態は論理記憶データ“０”となる。なお、上記のビット線ＢＬ、ソース線ＳＬ、ワード線ＷＬ、プレート線ＰＬ１、ＰＬ２に印加する電圧条件は、消去動作を行うための一例であり、消去動作ができる他の動作条件であってもよい。
　図３に、本発明の第１実施形態に係るダイナミック フラッシュ メモリセルの書込み動作を示す。図３（ａ）に示すように、ソース線ＳＬの接続されたＮ+層３ａに例えば０Ｖを入力し、ビット線ＢＬの接続されたＮ+層３ｂに例えば３Ｖを入力し、プレート線ＰＬ１，ＰＬ２の接続された第１のゲート導体層５ａ、第２のゲート導体層５ｂに、例えば、２Ｖを入力し、ワード線ＷＬの接続された第３のゲート導体層５ｃに、例えば、５Ｖを入力する。その結果、図３（ａ）に示したように、プレート線ＰＬ１の接続された第１のゲート導体層５ａ及びプレート線ＰＬ２の接続された第２のゲート導体層５ｂの内側には、反転層１２ａが形成され、第１のゲート導体層５ａ、第２のゲート導体層５ａを有する第１のＮチャネルＭＯＳトランジスタは線形領域で動作させる。この結果、プレート線ＰＬ１，ＰＬ２の接続された第１のゲート導体層５ａ、第２のゲート導体層５ｂの内側の反転層１２ａには、ピンチオフ点１３が存在する。一方、ワード線ＷＬの接続された第３のゲート導体層５ｃを有する第２のＮチャネルＭＯＳトランジスタは飽和領域で動作させる。この結果、ワード線ＷＬの接続された第３のゲート導体層５ｃの内側には、ピンチオフ点は存在せずに全面に反転層１２ｂが形成される。このワード線ＷＬの接続された第３のゲート導体層５ｃの内側に全面に形成された反転層１２ｂは、第３のゲート導体層５ｃを有する第２のＮチャネルＭＯＳトランジスタの実質的なドレインとして働く。この結果、直列接続された第１のゲート導体層５ａ、第２のゲート導体層５ｂと、を有する第１のＮチャネルＭＯＳトランジスタと、第３のゲート導体層５ｃを有する第２のＮチャネルＭＯＳトランジスタとの間のチャネル領域７の境界領域（第１の境界領域）で電界は最大となり、この領域でインパクトイオン化現象が生じる。この領域は、ワード線ＷＬの接続された第３のゲート導体層５ｃを有する第２のＮチャネルＭＯＳトランジスタから見たソース側の領域であるため、この現象をソース側インパクトイオン化現象と呼ぶ。このソース側インパクトイオン化現象により、ソース線ＳＬの接続されたＮ+層３ａからビット線の接続されたN+層３ｂに向かって電子が流れる。加速された電子が格子Ｓｉ原子に衝突し、その運動エネルギーによって、電子・正孔対が生成される。生成された電子の大半はビット線ＢＬの接続されたＮ+層３ｂに流れる。また、“１”書込みにおいて、ゲート誘起ドレインリーク（ＧＩＤＬ:Gate Induced Drain Leakage）電流を用いて電子・正孔対を発生させ（非特許文献１１を参照）、生成された正孔群でフローティングボディＦＢ内を満たしてもよい。なお、インパクトイオン化現象による電子・正孔対の生成は、Ｎ+層３ａとチャネル領域７の境界、またはＮ+層３ｂとチャネル領域７との境界でも行うことが出来る。
　そして、図３（ｂ）に示すように、生成された正孔群１１は、チャネル領域７の多数キャリアであり、チャネル領域７を正バイアスに充電する。ソース線ＳＬの接続されたＮ+層３ａは、０Ｖであるため、チャネル領域７はソース線ＳＬの接続されたＮ+層３ａとチャネル領域７との間のＰＮ接合のビルトイン電圧Ｖｂ（約０．７Ｖ）まで充電される。チャネル領域７が正バイアスに充電されると、第１のＮチャネルＭＯＳトランジスタと第２のＮチャネルＭＯＳトランジスタのしきい値電圧は、基板バイアス効果によって、低くなる。これにより、図３（ｃ）で示すように、ワード線ＷＬの接続された第２のチャネル領域７ｂのＮチャネルＭＯＳトランジスタのしきい値電圧は、低くなる。このチャネル領域７の書込み状態を論理記憶データ“１”に割り当てる。
　なお、書込み動作時に、第１の境界領域に替えて、第１の不純物層と第１のチャネル半導体層との間の第２の境界領域、または、第２の不純物層と第２のチャネル半導体層との間の第３の境界領域で、インパクトイオン化現象、またはＧＩＤＬ電流で、電子・正孔対を発生させ、発生した正孔群１１でチャネル領域７を充電しても良い。なお、上記のビット線ＢＬ、ソース線ＳＬ、ワード線ＷＬ、プレート線ＰＬ１、ＰＬ２に印加する電圧条件は、書き込み動作を行うための一例であり、書き込み動作ができる他の動作条件であってもよい。
　図４Ａ、図４Ｂを用いて、本発明の第１実施形態に係るダイナミック フラッシュ メモリセルの読出し動作と、これに関係するメモリセル構造を説明する。図４Ａ（ａ）～図４A（ｃ）を用いて、ダイナミック フラッシュ メモリセルの読出し動作を説明する。図４A（ａ）に示すように、チャネル領域７がビルトイン電圧Ｖｂ（約０．７Ｖ）まで充電されると、ＮチャネルＭＯＳトランジスタのしきい値電圧が基板バイアス効果によって、低下する。この状態を論理記憶データ“１”に割り当てる。図４Ａ（ｂ）に示すように、書込みを行う前に選択するメモリブロックは、予め消去状態“０”にある場合は、チャネル領域７がフローティング電圧ＶFBはＶERA＋Ｖｂとなっている。書込み動作によってランダムに書込み状態“１”が記憶される。この結果、ワード線ＷＬに対して、論理“０”と“１”の論理記憶データが作成される。図４（ｃ）に示すように、このワード線ＷＬに対する２つのしきい値電圧の高低差を利用して、センスアンプで読出しが行われる。
　図４Ｂ（ａ）～図４Ｂ（ｄ）を用いて、本発明の第１実施形態に係るダイナミック フラッシュ メモリセルの読出し動作時の、３つの第１のゲート導体層５ａ、第２のゲート導体層５ｂ、第３のゲート導体層５ｃのゲート容量の大小関係と、これに関係する動作を説明する。ワード線ＷＬの接続する第３のゲート導体層５ｃのゲート容量は、プレート線ＰＬ１，ＰＬ２の接続する第１のゲート導体層５ａと、第２のゲート導体層５ｂを合わせたゲート容量よりも小さく設計することが望ましい。図４Ｂ（ａ）に示すように、プレート線ＰＬ１，ＰＬ２の接続する第１のゲート導体層５ａ、第２のゲート導体層５ｂの垂直方向の長さを、ワード線ＷＬの接続する第３のゲート導体層５ｃの垂直方向の長さより長くして、ワード線ＷＬの接続する第３のゲート導体層５ｃのゲート容量を、プレート線ＰＬ１、ＰＬ２の接続する第１のゲート導体層５ａと、第２のゲート導体層５ｂを合わせたゲート容量よりも小さくする。図４（ｂ）に図５（ａ）のダイナミック フラッシュ メモリの１セルの等価回路を示す。そして、図５（ｃ）にダイナミック フラッシュ メモリの結合容量関係を示す。ここで、ＣWLは第３のゲート導体層５ｃの容量であり、CPLは第１のゲート導体層５ａの容量ＣPL1と第２のゲート導体層５ｂの容量ＣPL2との合わせた容量であり、ＣBLはドレインとなるN+層３ｂと第２のチャネル領域７ｂとの間のＰＮ接合の容量であり、CSLはソースとなるN+層３ａと第１のチャネル領域７ａとの間のＰＮ接合の容量である。図５（ｄ）に示すように、ワード線ＷＬの電圧が振幅すると、その動作がチャネル領域７にノイズとして影響を与える。この時のチャネル領域７の電位変動ΔＶFBは、
ΔＶFB ＝ CWL/(CPL＋CWL＋CBL＋CSL) × ＶReadWL　　（４）
となる。ここで、ＶReadWLはワード線ＷＬの読出し時の振幅電位である。式（４）から明らかなようにチャネル領域７の全体の容量CPL＋CWL＋CBL＋CSLに比べて、CWLの寄与率を小さくすれば、ΔＶFBは小さくなることが分かる。CBL＋CSLはＰＮ接合の容量であり、大きくするためには、例えば、Ｓｉ柱２の直径を大きくする。しかしメモリセルの微細化に対しては望ましくない。これに対して、プレート線ＰＬ１，ＰＬ２に接続する第１のゲート導体層５ａ、第２のゲート導体層５ｂの軸方向の長さを、ワード線ＷＬの接続する第３のゲート導体層５ｃの軸方向の長さより更に長くすることによって、平面視におけるメモリセルの集積度を落すことなしに、ΔＶFBを更に小さくできる。なお、上記のビット線ＢＬ、ソース線ＳＬ、ワード線ＷＬ、プレート線ＰＬ１，ＰＬ２に印加する電圧条件は、読み出し動作を行うための一例であり、読み出し動作ができる他の動作条件であってもよい。
　また、図１では、基板１上に垂直方向に立った第１のＳｉ柱２ａの側面全体を囲んだ第１のゲート絶縁層４ａ、第２のゲート絶縁層４ｂを設け、第１のゲート絶縁層４ａ、第２のゲート絶縁層４ｂの全体を囲んで第１のゲート導体層５ａ、第２のゲート導体層５ｂ、第３のゲート導体層５ｃを有するＳＧＴを例にダイナミック フラッシュ メモリ素子を説明した。本実施形態の説明で示したように、本ダイナミック フラッシュ メモリ素子は、インパクトイオン化現象、またはゲート誘起ドレインリーク電流により発生した正孔群がチャネル領域７に保持される条件を満たす構造であればよい。このためには、チャネル領域７は基板１と分離されたフローティングボディ構造であればよい。これより、例えばＳＧＴの１つであるＧＡＡ（Gate All Around :　例えば非特許文献１２を参照）技術、Nanosheet技術(例えば、非特許文献１３を参照）を用いて、チャネル領域の半導体母体を基板１に対して水平に形成されていても、前述のダイナミック フラッシュ メモリ動作ができる。また、ＳＯＩ（Silicon On Insulator）を用いたデバイス構造であってもよい。このデバイス構造ではチャネル領域の底部がＳＯＩ基板の絶縁層に接しており、且つ他のチャネル領域を囲んでゲート絶縁層、及び素子分離絶縁層で囲まれている。この構造においても、チャネル領域はフローティングボディ構造となる。このように、本実施形態が提供するダイナミック フラッシュ メモリ素子では、チャネル領域がフローティングボディ構造である条件を満足すればよい。また、Ｆｉｎトランジスタ（例えば非特許文献１４を参照）をＳＯＩ基板上に形成した構造であっても、チャネル領域がフローティングボディ構造であれば、本ダイナミック・フラッシュ動作が出来る。
本実施形態は、下記の特徴を供する。
（特徴１）
　本発明の第１実施形態に係るダイナミック フラッシュ メモリセルは、書込み、読出し動作をする際に、ワード線ＷＬの電圧が上下に振幅する。この際に、プレート線ＰＬ１、ＰＬ２に接続する第１のゲート導体層５ａ、第２のゲート導体層５ｂは、ワード線ＷＬとチャネル領域７との間の容量結合比を低減させる役目を担う。この結果、ワード線ＷＬの電圧が上下に振幅する際の、チャネル領域７の電圧変化の影響を著しく抑えることができる。これにより、論理“０”と“１”を示すワード線ＷＬのＳＧＴトランジスタのしきい値電圧差を大きくすることが出来る。これは、ダイナミック フラッシュ メモリセルの動作マージンの拡大に繋がる。
（特徴２）
　本発明の第１実施形態では、プレート線ＰＬ１に接続する第１のゲート導体層５ａと、プレート線ＰＬ２に接続する第２のゲート導体層５ｂと、が第１のゲート絶縁層４ａを囲んで、分離して形成される。プレート線ＰＬ２に印加する電圧を、プレート線ＰＬ１に印加する電圧より低くすることにより、正孔群は、プレート線ＰＬ２に接続する第２のゲート導体層５ｂ寄りのチャネル領域７ａに蓄積される。これにより、チャネル領域７ａの全体を１つのゲート電極で囲った構造と比べて、多くの正孔群を蓄積することができる。また、読み出し動作において、第２のゲート導体層５ｂに印加する電圧によりチャネル領域７ａのフロティングボディ電圧を制御できる。これによって、読み出し動作において、より安定したバックバイアス効果を維持できる。これらにより、より広い動作マージンを持つダイナミック フラッシュ メモリセルが実現する。
（第２実施形態）
　図５を用いて、第２実施形態のダイナミック フラッシュ メモリのメモリセルの構造を説明する。図５（ａ）は、ダイナミック フラッシュ メモリの第１のプレート線導体層を横切った平面図である。図５（ｂ）は図５（ａ）のＸ－Ｘ’線に沿った断面図である。図５（ｃ）は図５（ａ）のＹ－Ｙ’線に沿った断面図である。
　Ｐ層２０（以下、アクセプタ不純物を含む半導体領域を「Ｐ層」と称する）と、Ｐ層２０に繋がるＮ+層２１がある。そして、Ｎ+層２１上にＳｉ柱２２ａ、２２ｂ、２２ｃ、２２ｄがある。そして、Ｓｉ柱２２ａ～２２ｄの頂部にＮ+層２３ａ、２３ｂ、２３ｃ、２３ｄ（図示せず）がある。そして、Ｓｉ柱２２ａ～２２ｄの外周部のＮ+層２１上にＳｉＯ2層２６がある。そして、Ｓｉ柱２２ａ～２２ｄの下方側面を囲みＨｆＯ2層２７ａがある。そして、ＨｆＯ2層２７ａ側面を囲み、Ｓｉ柱２２ａ、２２ｂの側面に分離して繋がり、且つＸ－Ｘ’線方向に延伸したＴｉＮ層２８ａ１、２８ａ２と、Ｓｉ柱２２ｃ、２２ｄの側面に分離して繋がり、且つＸ－Ｘ’線方向に延伸したＴｉＮ層２８ｂ１、２８ｂ２とがある。そして、ＴｉＮ層２８ａ１，２８ａ２、２８ｂ１，２８ｂ２を覆ってＳｉＯ2層３３がある。そして、Ｓｉ柱２２ａ～２４ｄの上方側面を囲み、且つＳｉＯ2層３３上にＨｆＯ2層２７ｂがある。そして、全体を覆って、ＳｉＯ2層３７がある。そして、Ｎ+層２３ａ、２３ｃに繋がった配線金属層４０ａと、Ｎ+層２３ｂ、２３ｄに繋がった配線金属層４０ｂと、がある。
　図５において、Ｎ+層２１はソース線ＳＬに接続している。そして、ＴｉＮ層２８ａ１、２８ｂ１は第１のプレート線ＰＬａ１、ＰＬｂ１に繋がり、ＴｉＮ層２８ａ２、２８ｂ２は第２のプレート線ＰＬａ２、ＰＬｂ２に繋がる。そして、ＴｉＮ層３６ａ、３６ｂは、ワード線ＷＬ１，ＷＬ２に繋がる。そして、Ｎ+層２３ａ、２３ｃは、ビット線ＢＬ１に繋がり、Ｎ+層２３ｂ、２３ｄは、ビット線ＢＬ２に繋がる。これにより、基板２０上に複数のダイナミック フラッシュ メモリセルが形成される。
　なお、図５では、ＴｉＮ層２８ａ１、２８ｂ１は第１のプレート線ＰＬａ１、ＰＬｂ１に繋がり、ＴｉＮ層２８ａ２、２８ｂ２は第２のプレート線ＰＬａ２、ＰＬｂ２に繋がる例を説明した。これに対して、ＴｉＮ層２８ａ１、２８ｂ１は第２のプレート線ＰＬａ２、ＰＬｂ２に繋がり、ＴｉＮ層２８ａ２、２８ｂ２は第１のプレート線ＰＬａ１、ＰＬｂ１に繋げてもよい。また、ＴｉＮ層２８ａ１、２８ｂ２は第１のプレート線ＰＬａ１、ＰＬｂ１に繋げ、ＴｉＮ層２８ａ２、２８ｂ２は第２のプレート線ＰＬａ２、ＰＬｂ１に繋げても、ＴｉＮ層２８ａ１、２８ａ２、２８ｂ１、２８ｂ２のそれぞれを図１における第１のゲート導体層５ａと、第２のゲート導体層５ｂの役割を行うことができる。
　また、図５では、ＴｉＮ層２８ａ１、２８ａ２、２８ｂ１，２８ｂ２は、単一のＴｉＮ材料で形成した例を示した。これに対し、ゲート導体層の役割を持つ導体層と、配線導体層の役割を持つ導体層より形成されていてもよい。これらゲート導体層と、配線導体層と、は単層、または複数の材料層より構成されていてもよい。同じくゲート導体層３６ａ、３６ｂも、ゲート導体層の役割を持つ導体層と、配線導体層の役割を持つ導体層より形成されていてもよい。これらゲート導体層と、配線導体層と、は単層、または複数の材料層より構成されていてもよい。
　本実施形態は、下記の特徴を供する。
（特徴１）
　本実施形態では、Ｓｉ柱２２ａ、２２ｂの外周部を囲み、且つＸ－Ｘ’線方向に繋がり、且つ分離した第１のプレート線ＰＬａ１に繋がったＴｉＮ層２８ａ１と、第２のプレート線ＰＬａ２に繋がったＴｉＮ層２８ａ２と、を設けた。同様に、Ｓｉ柱２２ｃ、２２ｄの外周部を囲み、且つＸ－Ｘ’線方向に繋がり、且つ分離した第１のプレート線ＰＬｂ１に繋がったＴｉＮ層２８ｂ１と、第２のプレート線ＰＬｂ２に繋がったＴｉＮ層２８ｂ２と、を設けた。そして、第２のプレート線ＰＬａ２、ＰＬｂ２に印加する電圧を第１のプレート線ＰＬａ１、ＰＬａ２に印加する電圧より小さくすることにより、インパクトイオン化により生成した正孔群を、第２のＴｉＮ層２８ａ２、２８ｂ２寄りのＳｉ柱２２ａ～２２ｄに蓄積することが出来る。これにより、蓄積正孔群の量は、Ｓｉ柱２２ａ～２２ｄの外周の全体をプレート線導体層で囲んだダイナミック フラッシュ メモリセルより大きくできる。これにより、ダイナミック フラッシュ メモリセルの動作マージンを拡大できる。
（特徴２）
　　例えば、ワード線ＷＬ１、プレート線ＰＬａ１にパルス電圧を印加して、ワード線ＷＬ１に繋がったメモリセルの読み出しを行う動作において、プレート線ＰＬａ２への印加電圧を固定させておくことにより、プレート線ＰＬａ２に繋がるＴｉＮ層２８ａ２を、プレート線ＰＬａ１、ＰＬｂ１間の容量カップリングノイズを減らすことが出来る。これにより、ダイナミック フラッシュ メモリセルの動作マージンを拡大できる。
（第３実施形態）
　図６を用いて、第３実施形態のダイナミック フラッシュ メモリのメモリセルの構造を説明する。図６（ａ）は、ダイナミック フラッシュ メモリの第１のプレート線導体層を横切った平面図である。図６（ｂ）は図６（ａ）のＸ－Ｘ’線に沿った断面図である。図６（ｃ）は図６（ａ）のＹ－Ｙ’線に沿った断面図である。図６において、図５と同一構成部分には同一符号が付してある。
　ＨｆＯ2層２７ａ側面を囲み、平面視において、向かい合ったＳｉ柱２２ａ、２２ｂ列と、Ｓｉ柱２２ｃ、２２ｄ列と、の側面に繋がったＴｉＮ層２８Ｂ１がある。そして、ＴｉＮ層２８Ｂ１と分離してＳｉ柱２２ａ、１２ｂの外周部を囲み、且つＸ－Ｘ’線に沿って繋がるＴｉＮ層２８Ａ１がある。そして、ＴｉＮ層２８Ｂ１と分離してＳｉ柱２２ｃ、２２ｄの外周部を囲み、且つＸ－Ｘ’線に沿って繋がるＴｉＮ層２８Ａ２がある。そして、ＴｉＮ層２８Ａ１、２８Ａ２は第１のプレート線ＰＬＡ１、ＰＬＡ２に接続している。そして、ＴｉＮ層２８Ｂ１は第２のプレート線ＰＬＢ１に接続している。その他は、図５を用いて説明した第２実施形態と同じである。
　本実施形態は、下記の特徴を供する。
（特徴１）
　本実施形態では、第２実施形態において、ＴｉＮ層２８ａ２と、ＴｉＮ層２８ｂ１と、は分離して形成されていた。これに対して、本実施形態では、ＴｉＮ層２８ａ２と、ＴｉＮ層２８ｂ１と、の分離領域がない構造になっている。これにより、セル面積が第２実施形態のダイナミック フラッシュ メモリセルより小さくでき、ダイナミック フラッシュ メモリセルの高集積化が図れる。
（その他の実施形態）
　なお、第１実施形態では、Ｓｉ柱２を形成したが、これ以外の半導体材料よりなる半導体柱であってもよい。このことは、本発明に係るその他の実施形態においても同様である。
　また、第１実施形態における、Ｎ+層３ａ、３ｂは、ドナー不純物を含んだＳｉ、または他の半導体材料層より形成されてもよい。また、異なる半導体材料層より形成されてもよい。また、それらの形成方法はエピタキシャル結晶成長法、または、他の方法でＮ+層を形成してもよい。このことは、本発明に係るその他の実施形態においても同様である。
　また、第２実施形態では、プレート線ＰＬａ１、ＰＬａ２、ＰＬｂ１、ＰＬｂ２に繋がるゲート導体層としてＴｉＮ層２８ａ１、２８ａ２、２８ｂ１、２８ｂ２を用いた。これに対して、ＴｉＮ層２８ａ１、２８ａ２、２８ｂ１、２８ｂ２に替えて、単層または複数の導体材料層を組み合わせて用いてもよい。同じく、ワード線ＷＬ１、ＷＬ２に繋がるゲート導体層としてＴｉＮ層３６ａ、３６ｂを用いた。これに対して、ＴｉＮ層３６ａ、３６ｂに替えて、単層または複数の導体材料層を組み合わせて用いてもよい。また、ゲートＴｉＮ層２８ａ１、２８ａ２、２８ｂ１、２８ｂ２、３６ａ、３６ｂは、その外側が、例えばＷなどの配線金属層に繋がっていてもよい。このことは、本発明に係るその他の実施形態においても同様である。
　第２実施形態、第３実施形態では、Ｐ層１０上に４個のＳｉ柱２２ａ～２２ｄを形成した例を説明したが、４個以上であってもよい。
　また、第１実施形態では、Ｓｉ柱２の平面視における形状は、円形状であった。それに対し、Ｓｉ柱２の平面視における形状は、楕円、一方向に長く伸びた形状などであってもよい。そして、平面視形状の異なるＳｉ柱を混在してダイナミック フラッシュ メモリセルを形成することができる。これらのこのことは、本発明に係るその他の実施形態においても同様である。
　また、図１では、矩形状の垂直断面を有するＳｉ柱２を用いて説明したが、垂直断面が台形状であってもよい。また、ダイナミック フラッシュ メモリセルのＳｉ柱２での、第１のゲート絶縁層４ａで囲まれたＳｉ柱２の断面と、第２のゲート絶縁層４ｂで囲まれたＳｉ柱２の断面と、のそれぞれが矩形状、台形状に異なっていてもよい。このことは、本発明に係るその他の実施形態においても同様である。
　また、第２実施形態における、Ｓｉ柱２２ａ～２２ｄの底部のＮ+層２１に接続して例えばＷ層などの導体層を用いてもよい。このことは、本発明に係るその他の実施形態においても同様である。
　また、図１において、プレート線ＰＬ１、ＰＬ２に接続された第１のゲート導体層５ａ、５ｂのゲート容量が、ワード線ＷＬに接続された第３のゲート導体層５ｃのゲート容量よりも大きくなるように、第１のゲート導体層５ａ、第２のゲート導体層５ｂのゲート長を、第３のゲート導体層５ｃのゲート長よりも長くすることにより、更に第１のゲート導体層５ａ、第２のゲート導体層５ｂを合わせたゲート容量を、第３のゲート導体層５ｃのゲート容量よりも、大きく出来る。また、その他にも、第１のゲート導体層５ａ、第２のゲート導体層５ｂのゲート長を、第３のゲート導体層５ｃのゲート長よりも長くする、または長くしない構造においても、例えば、第１のゲート絶縁層４ａのゲート絶縁膜の膜厚を、第２のゲート絶縁層４ｂのゲート絶縁膜の膜厚よりも薄くしても、第１のゲート導体層５ａ、第２のゲート導体層５ｂを合わせたゲート容量を、第３のゲート導体層５ｃのゲート容量よりも、大きく出来る。また、それぞれのゲート絶縁層の材料の誘電率を変えて、第１のゲート絶縁層４ａのゲート絶縁膜の誘電率を、第２のゲート絶縁層４ｂのゲート絶縁膜の誘電率よりも高くしてもよい。また、ゲート導体層５ａ、５ｂ、５ｃの長さ、ゲート絶縁層４ａ、４ｂの膜厚、誘電率のいずれかを組み合わせて、第１のゲート導体層５ａと、第２のゲート導体層５ｂと、を合わせたゲート容量が、第３のゲート導体層５ｃのゲート容量よりも、更に大きくしてもよい。このことは、本発明に係るその他の実施形態においても同様である。
　なお、第２実施形態では、Ｓｉ柱２２ａ～２２ｄを、平面視において、正方格子状に配置した例を示したが、斜方格子状に配置させてもよい。このことは、本発明に係るその他の実施形態においても同様である。
　また、図１において、Ｎ+層３ａ、３ｂの一方をＰ+層にして、サイリスタ現象を用いた動作（例えば、非特許文献１５を参照）、またはトンネル現象を用いた動作により、読み出し動作を行ってもよい。このことは、本発明に係るその他の実施形態においても同様である。
　また、本発明は、本発明の広義の精神と範囲を逸脱することなく、様々な実施形態及び変形が可能とされるものである。また、上述した各実施形態は、本発明の一実施例を説明するためのものであり、本発明の範囲を限定するものではない。上記実施例及び変形例は任意に組み合わせることができる。さらに、必要に応じて上記実施形態の構成要件の一部を除いても本発明の技術思想の範囲内となる。
　本発明に係る、メモリ素子を有する半導体装置によれば、高密度で、かつ高性能のダイナミック フラッシュ メモリを有する半導体装置が得られる。
　１　基板
　２０　Ｐ層
　２、２２ａ、２２ｂ、２２ｃ、２２ｄ　Ｓｉ柱
　３ａ、３ｂ、２１、２３ａ、２３ｂ、２３ｃ、２３ｄ　Ｎ+層
　４ａ　第１のゲート絶縁層
　４ｂ　第２のゲート絶縁層
　５ａ　第１のゲート導体層
　５ｂ　第２のゲート導体層
　５ｃ　第３のゲート導体層
　６　　絶縁層
　７　チャネル領域
　７ａ　第１のチャネル層
　７ｂ　第２のチャネル層
　１１　正孔群
　１２ａ、１２ｂ　反転層
　１３　ピンチオフ点
　ＳＬ　ソース線
　ＰＬ１　第１のプレート線
　ＰＬ２　第２のプレート線
　ＷＬ　ワード線
　ＢＬ　ビット線
　２７ａ、２７ｂ　ＨｆＯ2層
　２８ａ１、２８ａ２、２８ｂ１、２８ｂ２、２８Ａ１、２８Ｂ１，２８Ａ２、３６ａ、３６ｂ　　ＴｉＮ層
　２６、３３、３７　ＳｉＯ2層
　４０ａ、４０ｂ　配線金属層

Claims (9)

  1. 　基板に対して、垂直方向、又は水平方向にある第１の半導体母体と、
    　前記第１の半導体母体の両端に繋がる第１の不純物層と、第２の不純物層と、
    　前記第１の半導体母体の一部を囲こむ、前記第１の不純物層側の第１のゲート絶縁層と、
    　前記第１のゲート絶縁層と、前記第２の不純物層と、の間の前記第１の半導体母体を囲こむ、前記第２の不純物層側の第２のゲート絶縁層と、
    　前記第１の半導体母体の水平断面視において、前記第１のゲート絶縁層の外周の第１の域を囲んだ第１のゲート導体層と、
    　水平断面視において、前記第１のゲート導体層と分離して、前記第１のゲート絶縁層の外周の前記第１の領域と異なる第２の領域を囲んだ第２のゲート導体層と、
    　前記第２のゲート絶縁層を囲んだ第３のゲート導体層と、
    　前記第１のゲート導体層と前記第３のゲート導体層の間、及び、前記第２のゲート導体層と前記第３のゲート導体層との間にある第１の絶縁層と、を含み、
    　前記１の不純物層と、前記２の不純物層と、前記１のゲート導体層と、前記２のゲート導体層と、前記第３のゲート導体層に印加する電圧を制御して、前記第１の半導体柱内に、前記第１の不純物層と前記第２の不純物層との間に流す電流によるインパクトイオン化現象、またはゲート誘起ドレインリーク電流により発生させた電子群及び正孔群の内、前記電子群を、前記第１の不純物層、または前記第２の不純物層の一方、又は両方から、除去するメモリ書き込み動作と、
    　前記正孔群の一部または全てを、前記第１の半導体柱内に残存させる、メモリ書き込み動作と、前記第１の不純物層と、前記第２の不純物層の一方もしくは両方から、前記正孔群のうちの残存正孔群を抜きとる、メモリ消去動作とを行う、
    　ことを特徴とする半導体素子を有したメモリ装置。
  2. 　前記第２のゲート導体層に、前記第１のゲート導体層より低電圧を印加して、前記インパクトイオン化現象、または前記ゲート誘起ドレインリーク電流により発生させた前記正孔群を、前記第２のゲート導体層寄りの前記第１の半導体母体に蓄積させる動作を行う、
    　ことを特徴とする請求項１に記載の半導体素子を有したメモリ装置。
  3. 　前記第１の不純物層に繋がる配線は、ソース線であり、前記第２の不純物層に繋がる配線はビット線であり、前記第１のゲート導体層に繋がる配線が、第１の駆動制御線であり、前記第２のゲート導体層に繋がる配線が、第２の駆動制御線であり、前記第３のゲート導体層に繋がる配線がワード線であり、
    　前記ソース線と、前記ビット線と、前記第１の駆動制御線と、前記第２の駆動制御線と、前記ワード線とに印加する電圧により、前記メモリ消去動作と、前記メモリ書き込み動作と、を行う、
    　ことを特徴とする請求項１に記載の半導体素子を有したメモリ装置。
  4. 　前記第１のゲート導体層と前記第１の半導体母体との間のゲート容量と、前記第２のゲート導体層と前記第１の半導体母体との間のゲート容量とを合計した第１のゲート容量は、前記第３のゲート導体層と前記第１の半導体母体との間の第２のゲート容量よりも大きい、
    　ことを特徴とする請求項１に記載の半導体素子を用いたメモリ装置。
  5. 　それぞれが前記基板に対して垂直方向に形成された請求項１に記載のメモリ装置からなる少なくとも第１乃至第４のメモリ装置を含み、前記第１及び第２のメモリ装置は、平面視において、第１の直線上に並び、前記第３のメモリ装置は、平面視において、前記第１の直線と平行な第２の直線上に並び、且つ前記第１のメモリ装置に隣接し、前記第４のメモリ装置は、前記第２の直線上に、前記第３のメモリ装置と、前記第２のメモリ装置に隣接して並び、
    　前記第１乃至第４のメモリ装置の前記第１の不純物層は前記基板側において電気的に接続されており、
    　前記第１のメモリ装置の前記第１のゲート導体層と、前記第２のメモリ装置の前記第１のゲート導体層とを接続し、且つ前記第１の直線と平行に延伸する第４のゲート導体層と、
    　前記第１のメモリ装置の前記第２のゲート導体層と、前記第２のメモリ装置の前記第２のゲート導体層とを接続し、且つ前記第１の直線と平行に延伸する第５のゲート導体層と、
    　前記第３のメモリ装置の前記第１のゲート導体層と、前記第４のメモリ装置の前記第１のゲート導体層とを接続し、且つ前記第１の直線と平行に延伸する第６のゲート導体層と、
    　前記第３のメモリ装置の前記第２のゲート導体層と、前記第４のメモリ装置の前記第２のゲート導体層とを接続し、且つ前記第１の直線と平行に延伸する第７のゲート導体層と、
    　前記第１のメモリ装置の前記第３のゲート導体層と、前記第２のメモリ装置の前記第３のゲート導体層とを接続し、且つ前記第１の直線と平行に延伸する第８のゲート導体層と、
    　前記第３のメモリ装置の前記第３のゲート導体層と、前記第４のメモリ装置の前記第３のゲート導体層とを接続し、且つ前記第１の直線と平行に延伸する第９のゲート導体層と、
    　前記第１のメモリ装置の頂部の前記第２の不純物層と、前記第３のメモリ装置の頂部の前記第２の不純物層を接続する第１の導体配線層と、
    　前記第２のメモリ装置の頂部の前記第２の不純物層と、前記第４のメモリ装置の頂部の前記第２の不純物層を接続する第２の導体配線層と、を有する、
    　ことを特徴とする半導体素子を有したメモリ装置。
  6. 　前記第４のゲート導体層と、前記第６のゲート導体層と、に供給される駆動電圧が前記第１のゲート導体層に供給される駆動電圧に同期し、
    　前記第５のゲート導体層と、前記第７のゲート導体層と、に供給される駆動電圧が前記第２のゲート導体層に供給される駆動電圧に同期している、
    　ことを特徴とする請求項５に記載の半導体素子を有したメモリ装置。
  7. 　前記第５のゲート導体層と、前記第６のゲート導体層と、が繋がり第１０のゲート導体層となり、
    　前記第４のゲート導体層と、前記第７のゲート導体層と、が前記第１のゲート導体層に供給される駆動電圧に同期し、前記第１０のゲート導体層が、前記第２のゲート導体層に供給される駆動電圧に同期している、
    　ことを特徴とする請求項５に記載の半導体素子を有したメモリ装置
  8. 　前記第１のゲート導体層は、前記第１のゲート絶縁層の前記第１の領域を覆った第１の導体層と、前記第１の導体層を覆った第１の配線導体層と、からなり、
    　前記第２のゲート導体層は、前記第１のゲート絶縁層の前記第２の領域を覆った第２の導体層と、前記第２の導体層を覆った第２の配線導体層からなる、
    　ことを特徴とする請求項１に記載の半導体素子を有したメモリ装置。
  9. 　前記第３のゲート導体層は、前記第２のゲート絶縁層を覆った第３の導体層と、前記第３の導体層を覆った第３の配線導体層と、からなることを特徴とする請求項１に記載の半導体素子を有したメモリ装置。
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