WO2014136728A1 - 半導体装置及びその製造方法 - Google Patents

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紘行 藤本
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Definitions

  • the present invention relates to a semiconductor device and a manufacturing method thereof.
  • a vertical transistor is a transistor that uses a semiconductor pillar (base pillar) extending in a direction perpendicular to the main surface of a semiconductor substrate as a channel.
  • a semiconductor pillar is provided so as to rise from a semiconductor substrate, and a gate electrode is provided around the semiconductor pillar via a gate insulating film.
  • a drain region and a drain electrode are provided below the semiconductor pillar, and a source region and a source electrode are provided above the semiconductor pillar.
  • this vertical transistor Compared with a conventional transistor in which a channel is arranged in parallel to a substrate main surface (surface on which a transistor is formed), this vertical transistor has a small occupied area on a plane, and even if the channel length (gate length) is increased, the transistor There is no increase in the occupied area on the plane. Therefore, the short channel effect can be suppressed without increasing the occupied area on the plane of the transistor. Further, the channel can be completely depleted, and there is an advantage that a good S value (Subthreshold swing value) and a large drain current can be obtained.
  • S value Subthreshold swing value
  • Patent Document 1 discloses a memory cell structure of a DRAM (Dynamic Random Access Memory) using the vertical transistor.
  • FIG. 1 of Patent Document 1 describes a configuration in which a channel structure 11 is arranged on a pedestal composed of a semiconductor substrate 21 sandwiched between two bit line grooves.
  • the bit lines 13 are formed as a pair on both side surfaces of the pedestal.
  • a drain region 81 a located on the upper surface of the pedestal under the channel structure is sandwiched between the pair of bit lines 13 and is connected to the bit line 13.
  • connection from the upper layer wiring (not shown) to the bit line 13 is performed via the drain region 81a. Since the drain diffusion layer 81a is composed of an impurity diffusion layer formed on the silicon substrate, there is a problem in that the connection resistance between the upper layer wiring and the bit line increases and delays the operation of the DRAM.
  • the present invention provides a semiconductor device capable of stabilizing the operation by avoiding an increase in connection resistance between an upper layer wiring and a bit line, and a manufacturing method thereof.
  • a semiconductor device includes: An element isolation region formed for the semiconductor substrate; An active region surrounded by the element isolation region; A semiconductor pillar provided in the active region so as to protrude from the surface of the semiconductor substrate; A gate electrode provided on a side surface of the semiconductor pillar via a gate insulating film so as to extend in a first direction; A pillar upper diffusion layer provided at an upper end of the semiconductor pillar; A pillar lower diffusion layer provided at a lower end of the semiconductor pillar; Provided between the pillar upper diffusion layer and the pillar lower diffusion layer, and provided below the channel portion and the pillar lower diffusion layer so as to extend in a second direction perpendicular to the first direction.
  • a method for manufacturing a semiconductor device includes: Forming an isolation region for a semiconductor substrate; Forming an active region surrounded by the element isolation region; Columnar semiconductor pillars are formed in the active region so as to protrude from the surface of the semiconductor substrate, Forming a gate electrode on the side surface of the semiconductor pillar through the gate insulating film so as to extend in the first direction; Forming a pillar upper diffusion layer at the upper end of the semiconductor pillar; Forming a pillar lower diffusion layer at the lower end of the semiconductor pillar; Forming a channel portion between the pillar upper diffusion layer and the pillar lower diffusion layer; Forming a silicide layer below the pillar lower diffusion layer so as to extend in a second direction perpendicular to the first direction; Forming a contact plug so as to be in contact with the silicide layer at the lower end; Forming an upper layer wiring so as to be in contact with the contact plug at the upper end; The contact plug penetrates the pillar lower diffusion layer and is connected to the silicide layer
  • the present invention it is possible to stabilize the operation of the semiconductor device by avoiding an increase in connection resistance between the upper layer wiring and the bit line.
  • FIG. 1 is a schematic diagram showing a structure of a semiconductor device 100 according to a first embodiment of the present invention, and is a plan view of the semiconductor device 100.
  • FIG. 1B is a schematic diagram illustrating the structure of the semiconductor device 100 according to the first embodiment of the present invention, and is a cross-sectional view taken along line A-A ′ of FIG. 1A.
  • 1B is a schematic view showing the structure of the semiconductor device 100 according to the first embodiment of the present invention, and is a cross-sectional view taken along B-B ′ in FIG. 1A.
  • 1A is a schematic diagram illustrating a structure of a semiconductor device 100 according to a first embodiment of the present invention, and is a cross-sectional view taken along C-C ′ in FIG. 1A.
  • FIG. 1A is a schematic diagram illustrating a structure of a semiconductor device 100 according to a first embodiment of the present invention, and is a cross-sectional view taken along D-D ′ of FIG. 1A.
  • 1B is a schematic diagram illustrating the structure of the semiconductor device 100 according to the first embodiment of the present invention, and is a cross-sectional view taken along line E-E ′ of FIG. 1A.
  • FIG. It is sectional drawing which shows the semiconductor device 200 by the 2nd Embodiment of this invention. It is sectional drawing which shows the semiconductor device 200 by the 2nd Embodiment of this invention. It is sectional drawing which shows the semiconductor device 300 by the 3rd Embodiment of this invention.
  • the scale and number of each structure are different from each other in order to make each configuration easy to understand.
  • an XYZ coordinate system is set and the arrangement of each component will be described.
  • the Z direction is a direction perpendicular to the main surface of the silicon substrate
  • the X direction is a direction perpendicular to the Z direction on a plane parallel to the main surface of the silicon substrate
  • the Y direction is the main surface of the silicon substrate. This is a direction orthogonal to the X direction on a plane parallel to the plane.
  • FIG. 1 is a schematic diagram showing a structure of a semiconductor device 100 according to the first embodiment of the present invention.
  • 1A is a plan view of the semiconductor device 100
  • FIG. 1B is a cross-sectional view taken along line AA ′ of FIG. 1A
  • FIG. 1C is a cross-sectional view taken along line BB ′ of FIG. 1A
  • FIG. 1E is a cross-sectional view taken along the line DD ′ of FIG. 1A
  • FIG. 1F is a cross-sectional view taken along the line EE ′ of FIG. 1A.
  • the wiring located on the interlayer insulating film, the silicon plug, and the contact plug is in a transparent state, and only its outline is indicated by a dotted line.
  • a semiconductor device 100 includes a semiconductor surrounded by STI (Shallow Trench Isolation) 2 and STI 2 which are element isolation regions on a semiconductor substrate made of silicon single crystal. And three active regions 1A made of a substrate (broken line regions: 1A 1 to 1A 3 ).
  • STI Shallow Trench Isolation
  • active regions 1A made of a substrate (broken line regions: 1A 1 to 1A 3 ).
  • two transistors, a first unit transistor 50A and a second unit transistor 50B, which are vertical transistors provided so as to protrude from the surface of the semiconductor substrate, are arranged in a convex shape. ing.
  • the first unit transistor 50A and the second unit transistor 50B are collectively referred to as a unit transistor 50.
  • an impurity diffusion layer is provided to constitute a pillar lower diffusion layer shared by each vertical transistor.
  • a metal contact plug 31 shared by the vertical transistors of each active region is disposed at the end of each active region 1A, and a metal wiring 34 is disposed on the upper surface of the metal contact plug 31.
  • a metal contact plug 30 is disposed above each vertical transistor, and is connected to each other by a wiring 33 disposed in contact with the upper surface of each metal contact plug 30.
  • each of the vertical transistors in each active region is configured such that the lower part is connected by sharing the lower diffusion layer and the upper part is connected by arranging the wiring 33. That is, the semiconductor device 100 constitutes one vertical transistor in which two vertical transistors are connected in parallel.
  • Each unit transistor 50 is arranged in a peripheral region on one side surface in the Y direction of the metal contact plug 31.
  • Each silicon pillar 5 constituting the channel of each unit transistor 50 is configured to have a rectangular shape having the same width in the X direction and the width in the Y direction perpendicular to the X direction. Here, the width is 50 nm.
  • the planar shape of each silicon pillar 5 is not limited to a rectangle, but may be a circle. In the case of a circle, the diameter is 50 nm.
  • each silicon pillar 5 constitutes a channel portion of the unit transistor 50. That is, the first silicon pillar 5A corresponds to the first unit transistor 50A, and the second silicon pillar 5B corresponds to the second unit transistor 50B.
  • the two unit transistors 50 are arranged so as to be linear in the Y direction in plan view.
  • a silicon plug 19, a metal contact plug 30 and a metal wiring 33 are arranged immediately above each unit transistor 50.
  • Each unit transistor 50, the silicon plug 19, and the metal contact plug 30 are arranged to overlap each other in the same region in plan view.
  • the metal wiring 33 is arranged extending in one direction in the Y direction so as to be linear along the arrangement of the two unit transistors 50.
  • the metal wiring 33 is formed on the upper part of each silicon pillar via the metal contact plug 30 and is connected to the pillar upper diffusion layer 16 constituting each unit transistor. It has become.
  • the two unit transistors 50 are connected in parallel by the metal wiring 33 to constitute one parallel transistor.
  • a gate electrode 11 having a double gate structure is provided on each of two side surfaces in the Y direction of each silicon pillar 5 via a gate insulating film 10.
  • the gate electrodes 11 are connected to each other at side walls between adjacent silicon pillars in the X direction and extend in the X direction, and are shared by the plurality of silicon pillars 5.
  • An STI 2 is provided on the silicon substrate 1.
  • the active region 1A which is the silicon substrate 1 surrounded by the STI 2
  • two silicon pillars 5A and 2B which are semiconductor pillars (semiconductor pillars), are erected. ing.
  • Each silicon pillar 5 is a columnar semiconductor constituting the channel portion of each corresponding unit transistor 50. Therefore, each unit transistor 50 is a vertical transistor.
  • the two silicon pillars 5 are all arranged at the same height.
  • the thickness of each silicon pillar (the size of a cross section taken along a plane parallel to the substrate surface of the silicon substrate 1) is set to a thickness that allows complete depletion.
  • Each unit transistor 50 has an impurity diffusion layer at each of an upper end portion and a lower end portion of the silicon pillar 5.
  • the pillar upper diffusion layer 16 disposed at the upper end of the silicon pillar 5 is one of the source / drain
  • the pillar lower diffusion layer 9 disposed at the lower end of the silicon pillar 5 is the other of the source / drain.
  • the central part of the silicon pillar sandwiched between the pillar upper diffusion layer 16 and the pillar lower diffusion layer 9 constitutes a channel part.
  • the pillar lower diffusion layer 9 has a three-layer structure in the Z direction.
  • the pillar lower diffusion layer 9a as the uppermost layer
  • the pillar lower diffusion layer 9b as the intermediate layer
  • the lower pillar diffusion layer 9c is the lowest layer.
  • the uppermost pillar lower diffusion layer 9a functions as the other of the source / drain
  • the other pillar lower diffusion layer functions as a power supply wiring to the pillar lower diffusion layer 9a.
  • one silicide layer 36 is provided between the pillar lower diffusion layer 9b and the pillar lower diffusion layer 9c, and extends in the Y direction in a plan view, like the active region 1A.
  • the pillar lower diffusion layers 9a and 9b are arranged in the center of the silicon pillar 5 in the X direction, and the silicide layer 36 and the pillar lower diffusion layer 9c are connected to each other from one end of the silicon pillar 5 in the X direction. It is arrange
  • An insulating film 8 is provided on the upper surface of the active region 1A (silicon substrate 1) around the silicon pillar 5.
  • the insulating film 8 covers the periphery of the silicon pillar 5 and reaches the STI 2.
  • the pillar lower diffusion layer 9 is disposed below the insulating film 8 so as to overlap the insulating film 8, and the pillar lower diffusion layer 9 and the gate electrode 11 are electrically insulated by the insulating film 8.
  • the pillar lower diffusion layer 9 electrically connects two silicon pillars, and forms a lower diffusion layer common to the first unit transistor 50A and the second unit transistor 50B, which are two unit transistors. Yes.
  • the silicide layer 36 whose end in the Z direction is in contact with the pillar lower diffusion layer 9b and the pillar lower diffusion layer 9c also has the same function as the lower diffusion layer 9b.
  • the STI 2 is provided at a position deeper than the pillar lower diffusion layer 9c, so that the pillar lower diffusion layer 9 does not conduct between adjacent active regions across the STI 2.
  • a gate insulating film 10 is disposed on the side surface of the silicon pillar 5 in the Y direction.
  • the gate electrode 11 is disposed on the side surface in the Y direction of the silicon pillar 5 with the gate insulating film 10 interposed therebetween.
  • the gate insulating film 10 is connected to the insulating film 7 covering the peripheral region of the silicon pillar 5 and the insulating film 8 disposed on the upper surface of the insulating film 7.
  • the insulating film 7 is integrated with the gate insulating film 10, it does not function as a gate insulating film, and therefore is referred to as an insulating film 7 here.
  • the channel portion of the silicon pillar 5, the pillar upper diffusion layer 16, and the pillar lower diffusion layer 9 are electrically insulated from the gate electrode 11 by the gate insulating film 10, the insulating film 7, and the insulating film 8.
  • the unit transistor 50 includes the lower diffusion layer 9, the upper diffusion layer 16, the gate insulating film 10, and the gate electrode 11.
  • a first interlayer insulating film 12 is provided so as to cover the gate electrode 11 and the insulating film 8, and a second interlayer insulating film 20 is provided so as to cover the first interlayer insulating film 12.
  • a metal wiring 33 is disposed on the upper surface of the second interlayer insulating film 20.
  • the contact plug 30 provided inside the contact hole 28 that penetrates the second interlayer insulating film 20, the first interlayer insulating film 12, Each silicon pillar is connected to the pillar upper diffusion layer 16 through the silicon plug 19 surrounded by the STI 2.
  • the silicon plug 19 is obtained by implanting (diffusing) an impurity such as arsenic into silicon, and has one function of source / drain in the unit transistor 50 together with the pillar upper diffusion layer 16.
  • a sidewall film 18 and an insulating film 17 are arranged on the side surface in the X direction of the silicon pillar.
  • a metal wiring 34 is disposed on the upper surface of the metal contact plug 31, and a contact hole 27 penetrating the second interlayer insulating film 20, the first interlayer insulating film 12, the pillar lower diffusion layer 9a, and the pillar lower diffusion layer 9b is formed.
  • a metal contact plug (conductive plug) 31 provided inside is connected to the silicide layer 36. More specifically, the metal wiring 34 is connected to the pillar lower diffusion layer 9 constituting each unit transistor via the metal contact plug 31 and the silicide layer 36, and is connected to the pillar lower diffusion layer 9. Power supply wiring.
  • the bottom surface of the metal contact plug 31 is in contact with the upper surface of the silicide layer 36.
  • the semiconductor device 100 includes the first and second unit transistors (50A , 50B) arranged so that the center is located on the same line in the Y direction, and one active region.
  • 1A includes a pillar lower diffusion layer 9a that is provided in common with the first and second unit transistors and serves as one of source / drain, and a silicide layer 36 disposed below the pillar lower diffusion layer 9a.
  • the metal contact plug 31 that feeds power to the semiconductor device 100 is configured to penetrate the pillar lower diffusion layer 9 a and be connected to the silicide layer 36.
  • the power supplied from the metal contact plug 31 can be supplied to the pillar lower diffusion layer 9a through the silicide layer 36 having a low connection resistance. Therefore, the problem that the characteristics of the semiconductor device 100 become unstable due to insufficient power supply due to an increase in connection resistance, as in the prior art that supplies directly to the pillar lower diffusion layer 9a, can be avoided.
  • the silicide layer 36 is continuously arranged in the X direction of the silicon pillar 5 and the metal contact plug 31 is arranged on the upper surface of the silicide layer 36.
  • the arrangement of the silicide layer 36 and the silicide layer 36 and the metal contact are arranged. Since the connection configuration of the plug 31 can be variously changed, it will be described in detail below. In the description, the contents common to the first embodiment are omitted, and only the differences are described.
  • FIG. 2D, FIG. 2F, FIG. 3D, and FIG. 3F are cross-sectional views of the semiconductor device, each different from the configuration of the first embodiment.
  • FIG.2 and FIG.3 in order to compare with the structure of 1st Embodiment, sectional drawing of the same place as FIG. 1D and FIG. 1F is described.
  • the pillar lower diffusion layer 9 includes a pillar lower diffusion layer 9a disposed at the center of the silicon pillar 5 in the X direction and a pillar lower diffusion layer 9d disposed at the end of the silicon pillar 5 in the X direction. .
  • the silicide layer 36 is disposed at each end of the silicon pillar 5 in the X direction, and extends in the Y direction, like the active region 1A in plan view.
  • one silicide layer 36 is disposed in the semiconductor device 100, whereas two in the semiconductor device 200 are disposed. Further, the end portion of the silicide layer 36 inside the silicon pillar 5 is covered with a pillar lower diffusion layer 9d.
  • the width X6 in the X direction of the silicon pillar 5 constituting the unit transistor 50 is larger than the width X7 in the X direction of the silicon pillar 5 in which the metal contact plug 31 is disposed (X6> X7).
  • X6> X7 two silicide layers can be arranged.
  • the bottom surface of the metal contact plug 31 is disposed so as to be in contact with the top surface of the silicide layer 36 and at least a part of the side surface.
  • the width X9 in the X direction of the metal contact plug 31 is larger than the width X8 in the X direction of the silicon pillar 5 on which the metal contact plug 31 is disposed (X9> X8).
  • FIG. 4 to 11 are process diagrams for explaining the method of manufacturing the semiconductor device 100 according to the first embodiment.
  • FIG. A in each figure is a plan view of the semiconductor device 100 in each manufacturing process, and FIG. A is a cross-sectional view taken along line AA ′ in FIG. A, FIG. C is a cross-sectional view taken along line BB ′ in FIG. A, FIG. D is a cross-sectional view taken along line CC ′ in FIG. Sectional drawing and FIG. 8G are the figures which looked at FIG. 8A from the F direction.
  • an insulating film 3 that is a silicon oxide film is formed on a silicon substrate 1 by a CVD method, and then a mask film 4 that is also a silicon nitride film is formed.
  • a photoresist mask (not shown) extending in the Y direction was formed by photolithography so as to cover the position where the silicon pillar 5 was disposed.
  • the pattern was transferred to the mask film 4 and the insulating film 3 by an anisotropic dry etching method using a photoresist mask. By this transfer, the upper surface of the silicon substrate 1 is exposed at the bottom of the patterned opening.
  • the exposed silicon substrate 1 was dug so as to have a depth Z1 of 150 nm by anisotropic dry etching using the mask film 4 as a mask to form a groove 37 extending in the Y direction.
  • the width X4 in the X direction of the remaining silicon substrate 1 is 50 nm
  • the width X5 of the groove 37 is the same.
  • the side surface of the groove 37 is composed of the silicon substrate 1, the mask film 4, and the insulating film 3, and the new silicon substrate 1 is exposed on the bottom surface.
  • an insulating film 38 which is a silicon oxide film having a thickness of 5 nm, was formed in the trench 37 by a thermal oxidation method. Further, a silicon nitride film by CVD was formed to a thickness of 15 nm, and then the entire surface was etched back to form the sidewall film 18 on the side surface of the groove 37.
  • the lower diffusion layer 9A was formed under the insulating film 38A remaining at the bottom of the groove 37 by ion implantation.
  • the lower diffusion layer 9A formed at the bottom of the adjacent groove 37 is independent, and the lower diffusion layer 9A is not continuous inside the X direction of the silicon substrate 1 serving as a silicon pillar.
  • the groove 37 remains as a new groove 37A.
  • arsenic can be used in the case of an N-type transistor.
  • the insulating film 38 (insulating film 38A) exposed at the bottom of the trench 37A and a part of the silicon substrate 1 below the insulating film 38A are removed by a dry etching method.
  • a groove 37B was formed.
  • the side surface of the groove 37B is composed of the lower diffusion layer 9A (silicon substrate 1), the insulating film 38, and the sidewall film 18, and the lower diffusion layer 9A (silicon substrate 1) is exposed on the bottom surface thereof. .
  • a conductive film 43 made of cobalt (Co) was formed by sputtering to cover the inner surface of the groove 37B. At this time, cobalt remains on the inner surface of the groove 37B and does not diffuse from the surface of the groove 37B into the silicon substrate 1.
  • a silicide layer 36 made of cobalt silicide (CoSi) was formed by diffusing cobalt into the silicon substrate 1 on which the lower diffusion layer 9A was formed by an annealing method at a processing temperature of 650 ° C. Since cobalt is bonded to silicon (Si) by thermally diffusing into the silicon substrate 1, cobalt silicide can be easily formed. Furthermore, since the lower diffusion layer 9A is also thermally diffused by this annealing treatment, the adjacent lower diffusion layers 9A are continuously integrated and the silicide layer 36 is also the same.
  • the groove 37 ⁇ / b> B is a new groove 37 ⁇ / b> C covered with the conductive film 43.
  • the conductive film 43 covering the inner wall of the groove 37 ⁇ / b > C was removed by a wet etching method using sulfuric acid (H 2 SO 4 ) to form a base of the conductive film 43.
  • the silicide layer 36 was exposed.
  • the exposed silicide layer 36 (silicide layer 36A) and the lower diffusion layer 9A formed below the silicide layer 36A were removed by a dry etching method to form a new groove 37D.
  • the silicide layer 36 and the lower diffusion layer 9A which are continuously integrated in the X direction, are separated by the groove 37D and are formed independently for each silicon substrate serving as a silicon pillar.
  • the lower diffusion layer 9A is separated by a groove 37D to become pillar lower diffusion layers 9b and 9c, and silicide is formed on the bottom surface of the pillar lower diffusion layer 9b and the upper surface of the pillar lower diffusion layer 9c.
  • Layer 36 is in contact.
  • the side surface of the groove 37D is composed of the silicon substrate 1, the lower diffusion layer 9A, the silicide layer 36, the insulating film 38, and the sidewall film 18, and the silicon substrate 1 is exposed at the bottom.
  • STI2 which is a silicon oxide film was formed by the CVD method so as to fill the groove 37D and the mask film 4.
  • a trench 45 extending in the X direction was formed by photolithography and dry etching so that a silicon substrate to be a silicon pillar remained.
  • the silicon substrate 1 separated in the X direction by the groove 37 ⁇ / b> D is divided in the Y direction by the groove 45 to form the silicon pillar 5.
  • the silicon pillar 5 is a convex portion remaining when the concave portion is formed on the silicon substrate 1 by dry etching. , Standing on the upper surface of the silicon substrate 1.
  • the side surface of the groove 45 is constituted by the silicon pillar 5, the insulating film 38, the sidewall film 18, the STI 2, the insulating film 3, and the mask film 4, and the bottom surface thereof is formed of the silicon substrate 1, the insulating film 38, the sidewall film 18, It is composed of STI 2, insulating film 3 and mask film 4.
  • the silicon pillar 5 constituting the groove 45 and the silicon substrate 1 were covered with a 5 nm thick insulating film 7 which is a silicon oxide film by a thermal oxidation method.
  • an impurity was implanted into the bottom of the groove 45 by ion implantation to form the pillar lower diffusion layer 9a.
  • the pillar lower diffusion layer 9a is formed on the silicon substrate 1 above the pillar lower diffusion layer 9b and is electrically connected to the pillar lower diffusion layer 9b.
  • an insulating film 8 which is a 20 nm thick silicon oxide film was formed by CVD so as to cover the inner wall of the groove 45.
  • the insulating film 8 is formed by the HDP (High Density Plasma) method having poor coverage characteristics, the insulating film 8 and the silicon pillar at the bottom of the groove 45 are not formed on the side surface of the groove 45.
  • STI 2 above 5 is covered with an insulating film 8.
  • the conditions for HDP are monosilane (SiH 4 ), oxygen (O 2 ), and hydrogen (H 2 ) as source gases, and the respective flow rates are 35 sccm [Standard Cubic Centimeter per Minute] (SiH 4 ) and 75 sccm (O 2 ).
  • the heating temperature was 750 ° C.
  • the top high-frequency power was 7500 W
  • the bottom high-frequency power was 4000 W.
  • the groove 45 is a new groove 45 ⁇ / b> A whose bottom is covered with the insulating film 8, and its side surface is composed of the insulating film 7, the insulating film 3, the mask film 4, the STI 2, and the insulating film 8. .
  • the insulating film 7 exposed on the side surface of the groove 45A was removed by a wet etching method to expose the silicon pillar 5 serving as a channel region.
  • the insulating film 8 is also removed.
  • the insulating film 8 is sufficiently thicker than the insulating film 7, it can be left as a thickness of 15 nm.
  • a gate insulating film 10 that is a silicon oxide film was formed on the exposed silicon pillar 5 by thermal oxidation. At this time, the insulating film 7 remaining under the insulating film 8 is integrated with the gate insulating film 10.
  • a 20 nm thick polysilicon film (polycrystalline silicon film) serving as a gate electrode was formed on the entire surface of the silicon substrate 1 by CVD. At this time, the polysilicon film does not fill the groove 45 ⁇ / b> A, and a gap is formed between the polysilicon films facing each other on the side surface in the Y direction of the silicon pillar 5.
  • the polysilicon film on the upper surface of the mask film 4 is etched back by a dry etching method to form the gate electrode 11 that is a polysilicon film on the side surface in the Y direction of the silicon pillar 5.
  • the insulating film 8 protects the silicon substrate 1 and prevents the occurrence of crystal defects.
  • the groove 45A is a new groove 45B.
  • a first interlayer insulating film 12 which is a silicon oxide film is formed by CVD so as to cover the mask film 4 and fill the groove 45B.
  • the first interlayer insulating film 12 was planarized by CMP so that the mask film 4 was exposed, so that the first interlayer insulating film 12 remained only in the trench 45B.
  • the mask film 4 which is a silicon nitride film was removed by a wet etching method.
  • the sidewall film 18 which is the base of the mask film 4 is also removed because it is a silicon nitride film, but is left here by limiting the processing time.
  • the opening 15 was formed above the silicon pillar 5 that was the base of the mask film 4.
  • the upper surface of the silicon pillar 5 is exposed at the bottom surface of the opening 15, and the first interlayer insulating film 12 and a part of the STI 2 are exposed at the side surface.
  • impurities for example, phosphorus or arsenic in the case of an N-type transistor
  • impurities for example, phosphorus or arsenic in the case of an N-type transistor
  • a silicon plug 19 was grown on the upper surface of the silicon pillar 5 so as to close the opening 15 by using a selective epitaxial growth method. Thereafter, in the case of an N-type transistor, arsenic or the like is ion-implanted, and the silicon plug 19 is electrically contacted with the pillar upper diffusion layer 16 formed on the upper part of the silicon pillar 5 by using an n-type conductor. I let you. Next, a second interlayer insulating film 20 that is a silicon oxide film was formed by CVD to cover the silicon plug 19.
  • contact holes 27 and 28 were formed by photolithography and dry etching.
  • the contact hole 27 is formed on one side surface of the silicon pillar 5A in the Y direction where the silicon pillar 5B is not disposed, and the silicide layer 36 is exposed at the bottom of the contact hole 27.
  • the contact hole 28 is formed on the upper surface of the silicon plug 19, and at least a part of the silicon plug 19 is exposed at the bottom of the contact hole 28.
  • the contact holes 27 and 28 may be formed simultaneously or separately.
  • a metal film composed of tungsten (W), titanium nitride (TiN), and titanium (Ti) is formed so as to cover the second interlayer insulating film 20 by CVD, and the contact holes 27 and 28 are formed. Embedded inside.
  • metal film remaining on the upper surface of the second interlayer insulating film 20 was removed by CMP to form a metal contact plug 30 for the silicon plug 19 and a metal contact plug 31 for the silicide layer 36.
  • metal wirings 33 and 34 made of tungsten (W) and tungsten nitride (WN) were formed by sputtering. At this time, the metal contact plug 31 connected to the silicide layer 36 is connected to the metal wiring 34. Further, the metal contact plug 30 connected to the silicon plug 19 is connected to the metal wiring 33.
  • the semiconductor device 100 shown in FIG. 1 is completed by the above manufacturing method.
  • the silicide layer 36 is provided below the pillar lower diffusion layer 9a, and the metal contact plug 31 is connected to the silicide layer 36. According to this configuration, the connection resistance between the metal contact plug 31 and the silicide layer 36 is halved compared to the prior art (connection resistance between the metal contact plug 31 and the pillar lower diffusion layer 9a), thereby preventing the deterioration of the characteristics of the vertical transistor. The operation of the semiconductor device 100 can be stabilized.
  • connection resistance can be halved similarly to the semiconductor device 100. Furthermore, since the pillar lower diffusion layer 9d is arranged independently for each gate electrode constituting the double gate, the control margin of the vertical transistor is improved, and the operation of the semiconductor device 200 is more efficient than the semiconductor device 100. Can also be stabilized.
  • connection area between the metal contact plug 31 and the silicide layer 36 is larger than that of the semiconductor device 100, the connection resistance can be further reduced.
  • the silicide bit line penetrating the semiconductor pillar extends in a direction perpendicular to the word line. Therefore, in a plan view, the contact from the upper layer wiring is disposed on the entire upper surface of the silicide bit line that is planarly disposed through the semiconductor pillar in the width direction. Therefore, the contact plug connected to the upper layer wiring can be brought into direct contact with the silicide bit line without going through the silicon diffusion layer. Thereby, an increase in connection resistance can be avoided.

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Abstract

　半導体基板に対して形成された素子分離領域と、素子分離領域で囲まれた活性領域と、活性領域内に半導体基板の表面から突き出るように設けられた半導体ピラーと、半導体ピラーの側面にゲート絶縁膜を介して、第１の方向に延在するように設けられたゲート電極と、半導体ピラーの上端部に設けられたピラー上部拡散層と、半導体ピラーの下端部に設けられたピラー下部拡散層と、ピラー上部拡散層とピラー下部拡散層との間に設けられチャネル部と、ピラー下部拡散層の下に、第１の方向に垂直な第２の方向に延在するように設けられたシリサイド層と、シリサイド層と下端部において接触するように設けられたコンタクトプラグと、コンタクトプラグと上端部において接触するように設けられた上層配線とを有し、コンタクトプラグは、ピラー下部拡散層を貫通してシリサイド層に接続されている半導体装置。

Description

半導体装置及びその製造方法
　本発明は、半導体装置及びその製造方法に関する。
　近年、トランジスタを微細化する技術として、縦型トランジスタが提案されている。縦型トランジスタは、半導体基板の主面に対して、垂直方向に延びる半導体ピラー（基柱）をチャネルとして用いるトランジスタである。具体的には、縦型トランジスタは、半導体基板から立ち上がるように半導体ピラーが設けられており、半導体ピラーの周囲には、ゲート絶縁膜を介してゲート電極が設けられている。半導体ピラーの下部にはドレイン領域およびドレイン電極が設けられ、半導体ピラーの上部にはソース領域及びソース電極が設けられている。
　この縦型トランジスタは、チャネルを基板主面（トランジスタを形成する面）に平行に配置した従来のトランジスタと比べて、平面上の占有面積が小さく、チャネル長（ゲート長）を長くしてもトランジスタの平面上の占有面積の増加がない。そのため、トランジスタの平面上の占有面積を大きくしなくても、短チャネル効果が抑制できる。また、チャネルの完全空乏化が可能となり、良好なＳ値（Subthreshold swing value）および大きなドレイン電流が得られるという利点を有している。
　例えば、特開２００７－３２９４８０号公報（特許文献１）には、上記縦型トランジスタを用いたＤＲＡＭ（Ｄｙｎａｍｉｃ　Ｒａｎｄｏｍ　Ａｃｃｅｓｓ　Ｍｅｍｏｒｙ）のメモリセル構造が開示されている。
特開２００７－３２９４８０号公報
　上記特許文献１の図１には、二つのビット線溝で挟まれた半導体基板２１からなる台座の上にチャネル構造物１１が配置された構成が記載されている。この構成において、ビット線１３は台座の両側面に一対で形成されている。また、チャネル構造物の下で台座の上面に位置するドレイン領域８１ａが一対のビット線１３に挟まれ、ビット線１３に接続して配置されている。
　この構成ではビット線１３への上層配線（図示されていない）からの接続はドレイン領域８１ａを介して行われることとなる。ドレイン拡散層８１ａはシリコン基板に形成された不純物拡散層で構成されるため、上層配線とビット線の間の接続抵抗が増大し、ＤＲＡＭの動作の遅延をもたらす問題がある。
　本発明は、上層配線とビット線の間の接続抵抗の増大を回避することにより動作を安定させることが可能な半導体装置及びその製造方法を提供する。
　本発明の一態様に係る半導体装置は、
　半導体基板に対して形成された素子分離領域と、
　前記素子分離領域で囲まれた活性領域と、
　前記活性領域内に前記半導体基板の表面から突き出るように設けられた半導体ピラーと、
　前記半導体ピラーの側面にゲート絶縁膜を介して、第１の方向に延在するように設けられたゲート電極と、
　前記半導体ピラーの上端部に設けられたピラー上部拡散層と、
　前記半導体ピラーの下端部に設けられたピラー下部拡散層と、
　前記ピラー上部拡散層と前記ピラー下部拡散層との間に設けられチャネル部と
　前記ピラー下部拡散層の下に、前記第１の方向に垂直な第２の方向に延在するように設けられたシリサイド層と、
　前記シリサイド層と下端部において接触するように設けられたコンタクトプラグと、
　前記コンタクトプラグと上端部において接触するように設けられた上層配線とを有し、
　前記コンタクトプラグは、前記ピラー下部拡散層を貫通して前記シリサイド層に接続されていることを特徴とする。
　また、本発明の一態様に係る半導体装置の製造方法は、
　半導体基板に対して素子分離領域を形成し、
　前記素子分離領域で囲まれた活性領域を形成し、
　前記活性領域内に前記半導体基板の表面から突き出るように柱状の半導体ピラーを形成し、
　前記半導体ピラーの側面にゲート絶縁膜を介して、第１の方向に延在するようゲート電極を形成し、
　前記半導体ピラーの上端部にピラー上部拡散層を形成し、
　前記半導体ピラーの下端部にピラー下部拡散層を形成し、
　前記ピラー上部拡散層と前記ピラー下部拡散層との間にチャネル部を形成し、
　前記ピラー下部拡散層の下に、前記第１の方向に垂直な第２の方向に延在するようにシリサイド層を形成し、
　前記シリサイド層と下端部において接触するようにコンタクトプラグを形成し、
　前記コンタクトプラグと上端部において接触するように上層配線を形成し、
　前記コンタクトプラグは、前記ピラー下部拡散層を貫通して前記シリサイド層に接続されていることを特徴とする。
　本発明によれば、上層配線とビット線の間の接続抵抗の増大を回避することにより半導体装置の動作を安定させることができる。
本発明の第１実施形態に係る半導体装置１００の構造を示す模式図であり、半導体装置１００の平面図である。 本発明の第１実施形態に係る半導体装置１００の構造を示す模式図であり、図１ＡのＡ-Ａ’における断面図である。 本発明の第１実施形態に係る半導体装置１００の構造を示す模式図であり、図１ＡのＢ-Ｂ’における断面図ある。 本発明の第１実施形態に係る半導体装置１００の構造を示す模式図であり、図１ＡのＣ-Ｃ’における断面図である。 本発明の第１実施形態に係る半導体装置１００の構造を示す模式図であり、図１ＡのＤ-Ｄ’における断面図である。 本発明の第１実施形態に係る半導体装置１００の構造を示す模式図であり、図１ＡのＥ-Ｅ’における断面図である。 本発明の第２の実施形態による半導体装置２００を示す断面図である。 本発明の第２の実施形態による半導体装置２００を示す断面図である。 本発明の第３の実施形態による半導体装置３００を示す断面図である。 本発明の第３の実施形態による半導体装置３００を示す断面図である。 本発明の第１の実施形態による半導体装置１００の製造方法を説明するための工程図である。 本発明の第１の実施形態による半導体装置１００の製造方法を説明するための工程図である。 本発明の第１の実施形態による半導体装置１００の製造方法を説明するための工程図である。 本発明の第１の実施形態による半導体装置１００の製造方法を説明するための工程図である。 本発明の第１の実施形態による半導体装置１００の製造方法を説明するための工程図である。 本発明の第１の実施形態による半導体装置１００の製造方法を説明するための工程図である。 本発明の第１の実施形態による半導体装置１００の製造方法を説明するための工程図である。 本発明の第１の実施形態による半導体装置１００の製造方法を説明するための工程図である。 本発明の第１の実施形態による半導体装置１００の製造方法を説明するための工程図である。 本発明の第１の実施形態による半導体装置１００の製造方法を説明するための工程図である。 本発明の第１の実施形態による半導体装置１００の製造方法を説明するための工程図である。 本発明の第１の実施形態による半導体装置１００の製造方法を説明するための工程図である。 本発明の第１の実施形態による半導体装置１００の製造方法を説明するための工程図である。 本発明の第１の実施形態による半導体装置１００の製造方法を説明するための工程図である。 本発明の第１の実施形態による半導体装置１００の製造方法を説明するための工程図である。 本発明の第１の実施形態による半導体装置１００の製造方法を説明するための工程図である。 本発明の第１の実施形態による半導体装置１００の製造方法を説明するための工程図である。 本発明の第１の実施形態による半導体装置１００の製造方法を説明するための工程図である。 本発明の第１の実施形態による半導体装置１００の製造方法を説明するための工程図である。 本発明の第１の実施形態による半導体装置１００の製造方法を説明するための工程図である。 本発明の第１の実施形態による半導体装置１００の製造方法を説明するための工程図である。 本発明の第１の実施形態による半導体装置１００の製造方法を説明するための工程図である。 本発明の第１の実施形態による半導体装置１００の製造方法を説明するための工程図である。
　以下、図面を参照しながら、本発明の好ましい実施の形態について詳細に説明する。
（第１の実施形態）
　以下、本発明の第１の実施形態について、図面に基づき詳細に説明する。
　以下の図面においては、各構成をわかりやすくするために、実際の構造と各構造における縮尺や数等が異なっている。また、Ｘ-Ｙ-Ｚ座標系を設定し、各構成の配置を説明する。この座標系において、Ｚ方向はシリコン基板の主面に垂直な方向であり、Ｘ方向はシリコン基板の主面と水平な面においてＺ方向と直交する方向であって、Ｙ方向はシリコン基板の主面と水平な面においてＸ方向と直交する方向である。
　図１は、本発明の第１実施形態に係る半導体装置１００の構造を示す模式図である。図１Ａは半導体装置１００の平面図であり、図１Ｂは図１ＡのＡ-Ａ’における断面図、図１Ｃは図１ＡのＢ-Ｂ’における断面図、図１Ｄは図１ＡのＣ-Ｃ’における断面図、図１Ｅは図１ＡのＤ-Ｄ’における断面図、図１Ｆは図１ＡのＥ-Ｅ’における断面図である。但し、図１Ａでは、構成要素の配置状況を明確にするため、層間絶縁膜とシリコンプラグとコンタクトプラグ上に位置している配線を透過状態として、その輪郭だけを点線で記載している。
　まず、図１Ａに示すように、第１実施形態に係る半導体装置１００は、シリコン単結晶からなる半導体基板上において、素子分離領域となるＳＴＩ（Shallow Trench Isolation）２と、ＳＴＩ２で囲まれた半導体基板からなる３箇所の活性領域１A（破線領域：１Ａ１～１Ａ３）と、を備えている。1つの活性領域１Ａ内には、半導体基板表面から突き出るように設けられた縦型トランジスタである第１の単位トランジスタ５０Ａ、第２の単位トランジスタ５０Ｂの２つのトランジスタが凸形状となるように配置されている。これ以降、第１の単位トランジスタ５０Ａと第２の単位トランジスタ５０Ｂを合わせて、単位トランジスタ５０と称する。
　各単位トランジスタ５０の下部に位置する活性領域１Ａには不純物拡散層が設けられ、各縦型トランジスタに共有されるピラー下部拡散層を構成している。各活性領域１Ａの端部には、各活性領域の縦型トランジスタに共有されるメタルコンタクトプラグ３１が配置されており、メタルコンタクトプラグ３１の上面には、メタル配線３４が配置されている。各縦型トランジスタの上方にはメタルコンタクトプラグ３０が配置され、各々のメタルコンタクトプラグ３０の上面に接して配置される配線３３によって相互に接続される構成となっている。
　したがって、夫々の活性領域における縦型トランジスタの各々は、下部拡散層を共有することにより下部が接続され、配線３３を配置することにより上部が接続される構成となっている。すなわち、半導体装置１００は、２つの縦型トランジスタが並列接続された一つの縦型トランジスタを構成している。各単位トランジスタ５０は、メタルコンタクトプラグ３１のＹ方向における一方の側面の周辺領域に配置されている。各々の単位トランジスタ５０のチャネルを構成する各々のシリコンピラー５は、Ｘ方向の幅およびＸ方向に垂直なＹ方向の幅が同一の矩形となるように構成されている。ここでは幅を５０ｎｍとする。なお、各々のシリコンピラー５の平面形状は、矩形に限らず、円形であっても良い。円形の場合は直径を５０ｎｍとする。
　上記のように、各々のシリコンピラー５は、単位トランジスタ５０のチャネル部を構成する。すなわち、第１のシリコンピラー５Ａは、第１の単位トランジスタ５０Ａに対応しており、第２のシリコンピラー５Ｂは、第２の単位トランジスタ５０Ｂに対応している。２つの単位トランジスタ５０は、平面視でＹ方向へ直線状となるように配置されている。各々の単位トランジスタ５０の直上には、シリコンプラグ１９、メタルコンタクトプラグ３０及びメタル配線３３が配置されている。各々の単位トランジスタ５０と、シリコンプラグ１９及びメタルコンタクトプラグ３０は、平面視において、同一領域内で互いに重なって配置されている。
　メタル配線３３は、２つの単位トランジスタ５０の配置に沿って直線状となるようにＹ方向の一方へ延在して配置されている。メタル配線３３は、メタルコンタクトプラグ３０を介して、各々のシリコンピラーの上部に形成され、各々の単位トランジスタを構成するピラー上部拡散層１６と接続されており、各々の単位トランジスタへの給電配線となっている。このように、２つの単位トランジスタ５０は、メタル配線３３によって並列に接続されており、１つの並列トランジスタを構成している。また、各々のシリコンピラー５のＹ方向の２つの側面には、夫々ゲート絶縁膜１０を介してダブルゲート構造となったゲート電極１１が設けられている。ゲート電極１１は、各々Ｘ方向で隣接するシリコンピラー間の側壁で相互に接続されてＸ方向へ延在しており、複数のシリコンピラー５に共有されている。
　次に、図１Ｂ乃至図１Ｆの断面図を参照して、半導体装置１００の構造の詳細について、さらに説明する。
　シリコン基板１上には、ＳＴＩ２が設けられている。ＳＴＩ２に囲まれたシリコン基板１である活性領域１Ａには、半導体の基柱（半導体ピラー）である、第１のシリコンピラー５Ａと第２のシリコンピラー５Ｂの２つのシリコンピラー５が立設されている。各々のシリコンピラー５は、対応する各々の単位トランジスタ５０のチャネル部を構成する柱状の半導体である。従って、各々の単位トランジスタ５０は縦型トランジスタである。ＳＴＩ２に区画された活性領域１Ａにおいて、２つのシリコンピラー５は、全てが同一の高さとなるように配置されている。なお、各々のシリコンピラーの太さ（シリコン基板１の基板表面に平行な面で切った断面の大きさ）は、完全空乏化が可能な太さにしている。
　各々の単位トランジスタ５０は、シリコンピラー５の上端部と下端部に、それぞれ不純物拡散層を有している。シリコンピラー５の上端部に配置したピラー上部拡散層１６はソース／ドレインの一方であり、シリコンピラー５の下端部に配置したピラー下部拡散層９はソース／ドレインの他方である。ピラー上部拡散層１６とピラー下部拡散層９との間に挟まれたシリコンピラーの中央部は、チャネル部を構成している。
　さらに詳細に説明すると、ピラー下部拡散層９は、Ｚ方向で３層構造となっており、最上層となっているピラー下部拡散層９ａと、中間層となっているピラー下部拡散層９ｂと、最下層となっているピラー下部拡散層９ｃで構成されている。ここで、最上層のピラー下部拡散層９ａが、ソース／ドレインの他方として機能しており、他のピラー下部拡散層は、ピラー下部拡散層９ａへの給電配線として機能している。
　また、ピラー下部拡散層９ｂとピラー下部拡散層９ｃの間には、シリサイド層３６が１つ設けられており、平面視において活性領域１Ａと同様に、Ｙ方向へ延在している。なお、ピラー下部拡散層９ａと９ｂは、シリコンピラー５のＸ方向の中心部に配置されており、シリサイド層３６とピラー下部拡散層９ｃは、シリコンピラー５におけるＸ方向の一方の端部から他方の端部まで連続して配置されている。単位トランジスタ５０を構成しているシリコンピラー５のＸ方向の幅Ｘ１は、メタルコンタクトプラグ３１を配置したシリコンピラー５のＸ方向の幅Ｘ２と同じ幅（Ｘ1＝Ｘ2）となっている。またメタルコンタクトプラグ３１のＸ方向の幅Ｘ３は、メタルコンタクトプラグ３１を配置したシリコンピラー５のＸ方向の幅Ｘ２以下（Ｘ３≦Ｘ２）となっている。
　シリコンピラー５の周囲における活性領域１Ａ（シリコン基板１）の上面には、絶縁膜８が設けられている。絶縁膜８は、シリコンピラー５の周囲を覆って、ＳＴＩ２に達している。ピラー下部拡散層９は、絶縁膜８の下方で絶縁膜８と重なるように配置されており、絶縁膜８によってピラー下部拡散層９とゲート電極１１とが電気的に絶縁されている。ピラー下部拡散層９は、２つのシリコンピラー同士を電気的に接続しており、２つの単位トランジスタである第１の単位トランジスタ５０Ａと第２の単位トランジスタ５０Ｂに共通の下部拡散層を構成している。
　なお、Ｚ方向の端部がピラー下部拡散層９ｂとピラー下部拡散層９ｃに接しているシリサイド層３６も、下部拡散層９ｂと同じ機能を有している。ＳＴＩ２は、ピラー下部拡散層９ｃよりも深い位置に設けられており、ＳＴＩ２を挟んで隣接する活性領域同士でピラー下部拡散層９が導通しないようになっている。シリコンピラー５のＹ方向の側面には、ゲート絶縁膜１０が配置されている。
　また、ゲート絶縁膜１０を介してシリコンピラー５のＹ方向の側面にゲート電極１１が配置されている。ゲート絶縁膜１０は、シリコンピラー５の周辺領域を覆っている絶縁膜７と、絶縁膜７の上面に配置された絶縁膜８に接続されている。なお絶縁膜７は、ゲート絶縁膜１０と一体化しているが、ゲート絶縁膜としての機能はないので、ここでは絶縁膜７と呼称する。シリコンピラー５のチャネル部とピラー上部拡散層１６とピラー下部拡散層９は、ゲート絶縁膜１０と絶縁膜７と絶縁膜８によって、ゲート電極１１と電気的に絶縁されている。
　以上に示したように、単位トランジスタ５０は、下部拡散層９、上部拡散層１６、ゲート絶縁膜１０、ゲート電極１１で構成される。ゲート電極１１と絶縁膜８を覆って、第１層間絶縁膜１２が設けられており、さらに第１層間絶縁膜１２を覆って、第２層間絶縁膜２０が設けられている。第２層間絶縁膜２０の上面には、メタル配線３３が配置されており、第２層間絶縁膜２０を貫通するコンタクト孔２８の内部に設けられたコンタクトプラグ３０と、第１層間絶縁膜１２とＳＴＩ２で取り囲まれたシリコンプラグ１９を介して、各々のシリコンピラーのピラー上部拡散層１６と接続されている。シリコンプラグ１９は、シリコン中にヒ素等の不純物を注入（拡散）したものであり、ピラー上部拡散層１６と共に単位トランジスタ５０におけるソース／ドレインの一方の機能を有している。
　シリコンピラーのＸ方向の側面には、サイドウォール膜１８と絶縁膜１７が配置されている。メタルコンタクトプラグ３１の上面には、メタル配線３４が配置されており、第２層間絶縁膜２０と第１層間絶縁膜１２とピラー下部拡散層９ａとピラー下部拡散層９ｂを貫通するコンタクト孔２７の内部に設けられたメタルコンタクトプラグ（導電プラグ）３１によって、シリサイド層３６と接続されている。さらに詳細に説明すると、メタル配線３４は、メタルコンタクトプラグ３１とシリサイド層３６を介して、各々の単位トランジスタを構成しているピラー下部拡散層９に接続されており、ピラー下部拡散層９への給電配線となっている。なおメタルコンタクトプラグ３１の底面は、シリサイド層３６の上面と接している。
　このように、第１の実施形態に係る半導体装置１００は、Ｙ方向の同一線上に中心が位置するように配置された第１および第２の単位トランジスタ（５０Ａ、５０Ｂ）と、１つの活性領域１Ａ内で第１および第２の単位トランジスタに共有して立設されソース／ドレインの一方となるピラー下部拡散層９ａと、ピラー下部拡散層９ａの下方に配置されたシリサイド層３６を有しており、半導体装置１００へ給電するメタルコンタクトプラグ３１は、ピラー下部拡散層９ａを貫通してシリサイド層３６に接続される構成となっている。
　この構成により、メタルコンタクトプラグ３１からの給電は、接続抵抗の小さいシリサイド層３６を介して、ピラー下部拡散層９ａへ供給することができる。従って、ピラー下部拡散層９ａへ直接供給する従来技術のように、接続抵抗が大きくなることによる給電不足によって、半導体装置１００の特性が不安定になる問題を回避することができる。
　なお、図１では、シリサイド層３６をシリコンピラー５のＸ方向へ連続して配置し、メタルコンタクトプラグ３１をシリサイド層３６の上面に配置したが、シリサイド層３６の配置並びにシリサイド層３６とメタルコンタクトプラグ３１の接続構成は、種々変更可能であるので、以下詳細に説明する。なお説明は、第１実施形態と共通する内容は割愛して、相違点だけを記載する。
　図２Ｄ、図２Ｆ及び図３Ｄ、図３Ｆは、夫々が第１の実施形態の構成とは異なる半導体装置の断面図である。但し、図２及び図３では、第１実施形態の構成と比較するため、図１Ｄ、図１Ｆと同じ場所の断面図を記載している。
(第２の実施形態)
　最初に、第２の実施形態による半導体装置２００を示している図２Ｄ、図２Ｆの断面図を参照しながら、シリサイド層３６の配置について説明する。ここでは、シリサイド層３６とメタルコンタクトプラグ３１の接続構成は、第１実施形態と同様である。
　ピラー下部拡散層９は、シリコンピラー５のＸ方向の中心部に配置されたピラー下部拡散層９ａと、シリコンピラー５のＸ方向の端部に配置されたピラー下部拡散層９ｄで構成されている。またシリサイド層３６は、シリコンピラー５のＸ方向の夫々の端部に配置されており、平面視における活性領域１Ａと同様に、Ｙ方向へ延在している。
　つまり、１つの活性領域１Ａにおいて、半導体装置１００では１本のシリサイド層３６が配置されているのに対して、半導体装置２００では２本配置されている。さらに、シリコンピラー５の内部におけるシリサイド層３６の端部は、ピラー下部拡散層９ｄで覆われている。単位トランジスタ５０を構成しているシリコンピラー５のＸ方向の幅Ｘ６は、メタルコンタクトプラグ３１を配置したシリコンピラー５のＸ方向の幅Ｘ７よりも大きく（Ｘ６＞Ｘ７）となっている。このように、Ｘ６＞Ｘ７とすることによって、シリサイド層を２本配置することができる。
(第３の実施形態)
　次に、第３の実施形態による半導体装置３００を示している図３Ｄ、図３Ｆの断面図を参照しながら、シリサイド層３６とメタルコンタクトプラグ３１の接続構成について説明する。ここでは、シリサイド層３６の配置は、第１実施形態と同様である。
　シリコンピラー５のＸ方向において、メタルコンタクトプラグ３１の底面は、シリサイド層３６の上面並びに少なくとも側面の一部と接するように配置されている。ここで、メタルコンタクトプラグ３１のＸ方向の幅Ｘ９は、メタルコンタクトプラグ３１を配置したシリコンピラー５のＸ方向の幅Ｘ８よりも大きく（Ｘ９＞Ｘ８）なっている。このように、Ｘ９＞Ｘ８とすることによって、メタルコンタクトプラグ３１の底部をシリサイド層３６の側面にも接続させることができる。
　次に、本発明の第１の本実施形態に係る半導体装置１００の製造方法について、図４から図１１を参照しながら、詳細に説明する。
　図４から図１１は、第１の実施形態による半導体装置１００の製造方法を説明するための工程図面であり、夫々における図Ａは各製造工程における半導体装置１００の平面図であり、図Ｂは図ＡのＡ-Ａ’における断面図、図Ｃは図ＡのＢ-Ｂ’における断面図、図Ｄは図ＡのＣ-Ｃ’における断面図、図Ｅは図ＡのＤ-Ｄ’における断面図、図８Ｇは図８ＡをＦ方向から見た図である。
　なお、各製造工程の説明は、主として図Ｂの断面図を用いて行い、適宜図Ａ、図Ｃ、図Ｄ、図Ｅ、図Ｇの図面を追加して図Ｂの補足を行う。なお、第２の実施形態に係る半導体装置２００と第３の実施形態に係る半導体装置３００の製造方法は、第１の実施形態に係る半導体装置１００の製造方法と同様であるため、説明を省略する。
　まず、図４に示すように、ＣＶＤ法によって、シリコン基板１上にシリコン酸化膜である絶縁膜３を形成してから、同様にシリコン窒化膜であるマスク膜４を形成した。次に、フォトリソグラフィ法により、シリコンピラー５の配置位置を覆うように、Ｙ方向に延在させたフォトレジストマスク（図示せず）を形成した。
　次に、フォトレジストマスクを用いた異方性ドライエッチング法により、マスク膜４と絶縁膜３にパターンを転写した。この転写により、パターニングした開口部の底部には、シリコン基板１の上面が露出している。
　次に、マスク膜４をマスクとした異方性ドライエッチング法により、露出させたシリコン基板１を深さＺ１が１５０ｎｍとなるように掘り下げ、Ｙ方向に延在した溝３７を形成した。このとき、残留させたシリコン基板１のＸ方向の幅Ｘ４は、５０ｎｍとしており、溝３７の幅Ｘ５も同様である。また溝３７の側面は、シリコン基板１とマスク膜４と絶縁膜３で構成されており、底面には新たなシリコン基板１が露出している。
　次に、図５に示すように、溝３７の内部に熱酸化法で５ｎｍ厚のシリコン酸化膜である絶縁膜３８を形成した。さらに、ＣＶＤ法によるシリコン窒化膜を１５ｎｍ厚となるように成膜してから、全面エッチバックを行って、溝３７の側面にサイドウォール膜１８を形成した。
　次に、イオン注入法によって、溝３７の底部に残留していた絶縁膜３８Ａの下方に下部拡散層９Ａを形成した。ここでは、隣接している溝３７の底部に形成された下部拡散層９Ａは独立しており、シリコンピラーとなるシリコン基板１のＸ方向の内部において、下部拡散層９Ａは連続していない。さらに溝３７は、新たな溝３７Ａとなって残留している。なお注入する不純物は、例えばＮ型トランジスタの場合はヒ素を用いることができる。
　次に、図６Ｂに示すように、ドライエッチング法によって、溝３７Ａの底部において露出した絶縁膜３８（絶縁膜３８Ａ）と、絶縁膜３８Ａの下方におけるシリコン基板１の一部を除去して、新たな溝３７Ｂを形成した。このとき溝３７Ｂの側面は、下部拡散層９Ａ（シリコン基板１）と絶縁膜３８とサイドウォール膜１８で構成されており、その底面には下部拡散層９Ａ（シリコン基板１）が露出している。
　次に、スパッタ法によって、溝３７Ｂの内面を覆うようにコバルト（Ｃｏ）である導電膜４３を形成した。このときコバルトは溝３７Ｂの内面に留まっており、溝３７Ｂの表面からシリコン基板１の内部へ拡散することはない。
　次に、処理温度を６５０℃としたアニール法によって、下部拡散層９Ａが形成されたシリコン基板１の内部へコバルトを拡散させることで、コバルトシリサイド（ＣｏＳｉ）であるシリサイド層３６を形成した。なおコバルトは、シリコン基板１の内部へ熱拡散させることでシリコン（Ｓｉ）と結合するので、コバルトシリサイドを容易に形成することができる。さらに、このアニール処理によって、下部拡散層９Ａも熱拡散されるので、隣接した下部拡散層９Ａは連続して一体となり、シリサイド層３６も同様である。ここで、溝３７Ｂは、導電膜４３で覆われた新たな溝３７Ｃとなっている。
　次に、図７Ｂに示すように、硫酸（Ｈ２ＳＯ４）を用いたウェットエッチング法によって、溝３７Ｃの内壁を覆っていた導電膜４３を除去して、導電膜４３の下地となっていたシリサイド層３６を露出させた。次に、ドライエッチング法によって、露出させたシリサイド層３６（シリサイド層３６Ａ）と、シリサイド層３６Ａの下方に形成されていた下部拡散層９Ａを除去して、新たな溝３７Ｄを形成した。このとき、Ｘ方向で連続して一体となっていたシリサイド層３６と下部拡散層９Ａは、溝３７Ｄで分離されて、シリコンピラーとなるシリコン基板毎に独立して形成されている。
　さらに詳細に説明すると、下部拡散層９Ａは、溝３７Ｄで分離されて、ピラー下部拡散層９ｂと９ｃになっており、ピラー下部拡散層９ｂの底面とピラー下部拡散層９ｃの上面には、シリサイド層３６が接している。溝３７Ｄの側面は、シリコン基板１と下部拡散層９Ａとシリサイド層３６と絶縁膜３８とサイドウォール膜１８で構成されており、その底部にはシリコン基板１が露出している。
　次に、図８に示すように、ＣＶＤ法によって、溝３７Ｄとマスク膜４を埋め込むように、シリコン酸化膜であるＳＴＩ２を形成した。次に、ＣＭＰ法によって、ＳＴＩ２の上面を平坦化してから、フォトリソグラフィ法とドライエッチング法によって、シリコンピラーとなるシリコン基板が残留するように、Ｘ方向に延在させた溝４５を形成した。このとき、溝３７ＤでＸ方向が分離されたシリコン基板１は、溝４５でＹ方向が分断されてシリコンピラー５となる。
　従って、図８Ａに示したＦ方向の斜方からシリコン基板１だけを投影した図８Ｇを参照すると、シリコンピラー５は、シリコン基板１にドライエッチングで凹部を形成した際に残留した凸部であり、シリコン基板１の上面に立脚している。溝４５の側面は、シリコンピラー５と絶縁膜３８とサイドウォール膜１８とＳＴＩ２と絶縁膜３とマスク膜４で構成されており、その底面はシリコン基板１と絶縁膜３８とサイドウォール膜１８とＳＴＩ２と絶縁膜３とマスク膜４で構成されている。
　次に、図９に示すように、熱酸化法によって、溝４５を構成しているシリコンピラー５とシリコン基板１をシリコン酸化膜である５ｎｍ厚の絶縁膜７で覆った。次に、イオン注入法によって、溝４５の底部に不純物を注入してピラー下部拡散層９ａを形成した。ピラー下部拡散層９ａは、ピラー下部拡散層９ｂの上方におけるシリコン基板１に形成されて、ピラー下部拡散層９ｂと電気的に接続されている。
　次に、溝４５の内壁を覆うように、ＣＶＤ法によって、２０ｎｍ厚のシリコン酸化膜である絶縁膜８を成膜した。このとき絶縁膜８は、カバレッジ特性の劣るＨＤＰ（High Density Plasma）方式で成膜しているので、溝４５の側面部には成膜されずに、溝４５の底部における絶縁膜７とシリコンピラー５の上方におけるＳＴＩ２が絶縁膜８で覆われる。たとえばＨＤＰの条件は、モノシラン（ＳｉＨ4）と酸素（Ｏ２）と水素（Ｈ２）を原料ガスとし、夫々の流量を３５ｓｃｃｍ[Standard Cubic Centimeter per Minute]（ＳｉＨ4）と７５ｓｃｃｍ（Ｏ２）と５００ｓｃｃｍ（Ｈ２）にして、加熱温度を７５０℃、トップ高周波パワーを７５００Ｗ、ボトム高周波パワーを４０００Ｗとした。ここで溝４５は、底部が絶縁膜８で覆われた新たな溝４５Ａとなっており、その側面部は絶縁膜７と絶縁膜３とマスク膜４とＳＴＩ２と絶縁膜８で構成されている。
　次に、図１０に示すように、ウェットエッチング法によって、溝４５Ａの側面で露出している絶縁膜７を除去して、チャネル領域となるシリコンピラー５を露出させた。このとき絶縁膜８も除去されるが、絶縁膜８は絶縁膜７よりも十分厚いので、１５ｎｍの厚さとして残留させることができる。次に、熱酸化法によって、露出させたシリコンピラー５にシリコン酸化膜であるゲート絶縁膜１０を形成した。このとき、絶縁膜８の下方で残留していた絶縁膜７は、ゲート絶縁膜１０と一体になっている。
　次に、ＣＶＤ法によって、シリコン基板１の全面にゲート電極となる２０ｎｍ厚のポリシリコン膜（多結晶シリコン膜）を成膜した。このときポリシリコン膜は溝４５Ａを埋め込んでおらず、シリコンピラー５のＹ方向の側面で対峙しているポリシリコン膜の間には、隙間が生じている。
　次に、ドライエッチング法によって、マスク膜４の上面におけるポリシリコン膜をエッチバックすることで、シリコンピラー５のＹ方向の側面に、ポリシリコン膜であるゲート電極１１を形成した。このとき絶縁膜８は、シリコン基板１を保護して、結晶欠陥の発生を防止している。また溝４５Ａは、新たな溝４５Ｂとなっている。
　次に、図１１に示すように、ＣＶＤ法によって、マスク膜４を覆って溝４５Ｂを埋め込むように、シリコン酸化膜である第１層間絶縁膜１２を成膜した。次に、ＣＭＰ法によって、第１層間絶縁膜１２をマスク膜４が露出するように平坦化することで、溝４５Ｂの内部だけに第１層間絶縁膜１２を残留させた。
　次に、ウェットエッチング法によって、シリコン窒化膜であるマスク膜４を除去した。このとき、マスク膜４の下地となっているサイドウォール膜１８もシリコン窒化膜であるので除去されるが、ここでは処理時間を制限することで残留させている。このようにして、マスク膜４の下地となっていたシリコンピラー５の上方に、開口部１５を形成した。開口部１５の底面には、シリコンピラー５の上面が露出しており、側面には第１層間絶縁膜１２とＳＴＩ２の一部が露出している。
　次に、開口部１５からシリコンピラー５の上部に不純物（Ｎ型トランジスタとするのであれば、燐やヒ素など）をイオン注入して、ピラー上部拡散層１６を形成した。
　次に、図１に示すように、選択エピタキシャル成長法を用いて、開口部１５を塞ぐようにシリコンピラー５の上面へシリコンプラグ１９を成長させた。その後、Ｎ型トランジスタとする場合には、ヒ素などをイオン注入して、シリコンプラグ１９の内部をｎ型の導電体として、シリコンピラー５の上部に形成したピラー上部拡散層１６と電気的に接触させた。次に、ＣＶＤ法によって、シリコンプラグ１９を覆うように、シリコン酸化膜である第２層間絶縁膜２０を成膜した。
　次に、フォトリソグラフィ法とドライエッチング法によって、コンタクト孔２７と２８を形成した。ここで、コンタクト孔２７は、シリコンピラー５Ａにおいて、シリコンピラー５Ｂを配置していないＹ方向の一方の側面に形成しており、コンタクト孔２７の底部には、シリサイド層３６が露出している。
　また、コンタクト孔２８は、シリコンプラグ１９の上面に形成しており、コンタクト孔２８の底部には、少なくともシリコンプラグ１９の一部が露出している。コンタクト孔２７と２８は同時に形成しても良いが、別々に形成しても良い。
　次に、ＣＶＤ法によって、第２層間絶縁膜２０を覆うようにタングステン（Ｗ）と窒化チタン（ＴｉＮ）とチタン（Ｔｉ）で構成された金属膜を成膜して、コンタクト孔２７と２８の内部を埋め込んだ。
　次にＣＭＰ法によって、第２層間絶縁膜２０の上面に残留している金属膜を除去して、シリコンプラグ１９に対するメタルコンタクトプラグ３０と、シリサイド層３６に対するメタルコンタクトプラグ３１を形成した。次に、スパッタ法によるタングステン（Ｗ）と窒化タングステン（ＷＮ）で構成されたメタル配線３３と３４を形成した。このとき、シリサイド層３６と接続しているメタルコンタクトプラグ３１は、メタル配線３４に接続している。さらに、シリコンプラグ１９に接続しているメタルコンタクトプラグ３０は、メタル配線３３に接続している。
　以上の製造方法によって、図１に示す半導体装置１００が完成する。
　以上説明した第１の実施形態の半導体装置１００によれば、ピラー下部拡散層９ａの下方にシリサイド層３６を設けて、シリサイド層３６にメタルコンタクトプラグ３１を接続している。この構成によれば、メタルコンタクトプラグ３１とシリサイド層３６の接続抵抗が、従来技術（メタルコンタクトプラグ３１とピラー下部拡散層９ａの接続抵抗）より半減するので、縦型トランジスタの特性劣化を防いで、半導体装置１００の動作を安定させることができる。
　また、上記第２の実施形態の半導体装置２００によれば、半導体装置１００と同様に接続抵抗を半減させることができる。さらに、ピラー下部拡散層９ｄが、ダブルゲートを構成する１つのゲート電極毎に独立して配置されているので、縦型トランジスタの制御マージンが向上して、半導体装置２００の動作を半導体装置１００よりも安定させることができる。
　また、上記第３実施形態の半導体装置３００によれば、半導体装置１００よりもメタルコンタクトプラグ３１とシリサイド層３６の接続面積を拡大しているので、接続抵抗をさらに低減させることができる。
　このように、本発明の半導体装置では、半導体ピラーを貫通するシリサイドビット線がワード線に垂直な方向に延在する構成となる。したがって、平面視において、上層配線からのコンタクトは、半導体ピラーを幅方向に貫通して平面的に配置されているシリサイドビット線の上面全体に配置されることとなる。したがって、上層配線に接続されるコンタクトプラグは、シリコン拡散層を介することなく、シリサイドビット線に直接接触させることが可能となる。これにより接続抵抗の増大を回避できる。
　以上、本発明の好ましい実施形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。
　この出願は、２０１３年３月５日に出願された日本出願特願２０１３－０４３０１９号を基礎とする優先権を主張し、その開示の全てをここに取り込む。
１　シリコン基板
１A　活性領域
２　ＳＴＩ
５　シリコンピラー
７　絶縁膜
８　絶縁膜
９　ピラー下部拡散層
１０　ゲート絶縁膜
１１　ゲート電極
１２　第１層間絶縁膜
１６　ピラー上部拡散層
１９　シリコンプラグ
２０　第２層間絶縁膜
２７　コンタクト孔
３１　メタルコンタクトプラグ
３３　メタル配線
３４　メタル配線
３６　シリサイド層
５０　単位トランジスタ
１００　半導体装置
２００　半導体装置
３００　半導体装置

Claims (17)

  1. 　半導体基板に対して形成された素子分離領域と、
    　前記素子分離領域で囲まれた活性領域と、
    　前記活性領域内に前記半導体基板の表面から突き出るように設けられた半導体ピラーと、
    　前記半導体ピラーの側面にゲート絶縁膜を介して、第１の方向に延在するように設けられたゲート電極と、
    　前記半導体ピラーの上端部に設けられたピラー上部拡散層と、
    　前記半導体ピラーの下端部に設けられたピラー下部拡散層と、
    　前記ピラー上部拡散層と前記ピラー下部拡散層との間に設けられチャネル部と、
    　前記ピラー下部拡散層の下に、前記第１の方向に垂直な第２の方向に延在するように設けられたシリサイド層と、
    　前記シリサイド層と下端部において接触するように設けられたコンタクトプラグと、
    　前記コンタクトプラグと上端部において接触するように設けられた上層配線とを有し、
    　前記コンタクトプラグは、前記ピラー下部拡散層を貫通して前記シリサイド層に接続されていることを特徴とする半導体装置。
  2. 　前記コンタクトプラグは、前記ピラー下部拡散層を介することなく前記シリサイド層に直接接続され、
    　前記シリサイド層は、前記ピラー下部拡散層よりも小さい抵抗値を有し、
    　前記コンタクトプラグからの給電は、前記ピラー下部拡散層よりも抵抗の小さい前記シリサイド層を介して行われることを特徴とする請求項１に記載の半導体装置。
  3. 　前記シリサイド層は前記ピラー下部拡散層への給電配線として機能することを特徴とする請求項２に記載の半導体装置。
  4. 　前記ピラー上部拡散層はソース及びドレインの一方を構成し、前記ピラー下部拡散層は前記ソース及びドレインの他方を構成することを特徴とする請求項１から３のいずれか１項に記載の半導体装置。
  5. 　前記コンタクトプラグの前記第１の方向の幅は、前記コンタクトプラグを配置した前記半導体ピラーの前記第１の方向の幅以下であることを特徴とする請求項１から４のいずれか１項に記載の半導体装置。
  6. 　前記素子分離領域は、前記ピラー下部拡散層よりも深い位置に設けられていることを特徴とする請求項１から５のいずれか１項に記載の半導体装置。
  7. 　前記シリサイド層は、前記第１の方向に対して一本配置されていることを特徴とする請求項１から６のいずれか１項に記載の半導体装置。
  8. 　前記シリサイド層は、前記第１の方向に対して２本配置されていることを特徴とする請求項１から６のいずれか１項に記載の半導体装置。
  9. 　前記半導体ピラーの前記第１の方向の幅は、前記コンタクトプラグを配置した半導体ピラーの前記第１の方向の幅よりも大きいことを特徴とする請求項８に記載の半導体装置。
  10. 　前記第１の方向において、前記コンタクトプラグの底面は、前記シリサイド層の上面及び少なくとも側面の一部と接触するように配置されていることを特徴とする請求項１から６のいずれか１項に記載の半導体装置。
  11. 　前記コンタクトプラグの前記第１の方向の幅は、前記コンタクトプラグを配置した前記半導体ピラーの前記第１の方向の幅よりも大きいことを特徴とする請求項１０に記載の半導体装置。
  12. 　前記シリサイド層は、前記半導体ピラーを貫通するシリサイドビット線を構成し、
    　前記コンタクトプラグは、前記ピラー下部拡散層を介することなく前記シリサイドビット線に直接接続されることを特徴とする半導体装置。
  13. 　半導体基板に対して素子分離領域を形成し、
    　前記素子分離領域で囲まれた活性領域を形成し、
    　前記活性領域内に前記半導体基板の表面から突き出るように柱状の半導体ピラーを形成し、
    　前記半導体ピラーの側面にゲート絶縁膜を介して、第１の方向に延在するようゲート電極を形成し、
    　前記半導体ピラーの上端部にピラー上部拡散層を形成し、
    　前記半導体ピラーの下端部にピラー下部拡散層を形成し、
    　前記ピラー上部拡散層と前記ピラー下部拡散層との間にチャネル部を形成し、
    　前記ピラー下部拡散層の下に、前記第１の方向に垂直な第２の方向に延在するようにシリサイド層を形成し、
    　前記シリサイド層と下端部において接触するようにコンタクトプラグを形成し、
    　前記コンタクトプラグと上端部において接触するように上層配線を形成し、
    　前記コンタクトプラグは、前記ピラー下部拡散層を貫通して前記シリサイド層に接続されていることを特徴とする半導体装置の製造方法。
  14. 　前記半導体基板はシリコン基板であり、
    　アニール法によって、前記ピラー下部拡散層が形成された前記シリコン基板の内部へコバルトを拡散させることにより、前記シリサイド層としてコバルトシリサイド層を形成することを特徴とする請求項１３に記載の半導体装置の製造方法。
  15. 　前記コンタクトプラグは、前記ピラー下部拡散層を介することなく前記シリサイド層に直接接続され、
    　前記シリサイド層は、前記ピラー下部拡散層よりも小さい抵抗値を有し、
    　前記コンタクトプラグからの給電は、前記ピラー下部拡散層よりも抵抗の小さい前記シリサイド層を介して行われることを特徴とする請求項１３又は１４に記載の半導体装置の製造方法。
  16. 　前記シリサイド層は前記ピラー下部拡散層への給電配線として機能することを特徴とする請求項１５に記載の半導体装置の製造方法。
  17. 　前記ピラー上部拡散層はソース及びドレインの一方を構成し、前記ピラー下部拡散層は前記ソース及びドレインの他方を構成することを特徴とする請求項１３から１６のいずれか１項に記載の半導体装置の製造方法。
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