TWI807584B - 半導體元件記憶單元及半導體元件記憶裝置 - Google Patents

半導體元件記憶單元及半導體元件記憶裝置 Download PDF

Info

Publication number
TWI807584B
TWI807584B TW111101302A TW111101302A TWI807584B TW I807584 B TWI807584 B TW I807584B TW 111101302 A TW111101302 A TW 111101302A TW 111101302 A TW111101302 A TW 111101302A TW I807584 B TWI807584 B TW I807584B
Authority
TW
Taiwan
Prior art keywords
layer
block
aforementioned
voltage
impurity
Prior art date
Application number
TW111101302A
Other languages
English (en)
Other versions
TW202247175A (zh
Inventor
作井康司
原田望
Original Assignee
新加坡商新加坡優尼山帝斯電子私人有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 新加坡商新加坡優尼山帝斯電子私人有限公司 filed Critical 新加坡商新加坡優尼山帝斯電子私人有限公司
Publication of TW202247175A publication Critical patent/TW202247175A/zh
Application granted granted Critical
Publication of TWI807584B publication Critical patent/TWI807584B/zh

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G11C11/4096—Input/output [I/O] data management or control circuits, e.g. reading or writing circuits, I/O drivers or bit-line switches 
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/403—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells with charge regeneration common to a multiplicity of memory cells, i.e. external refresh
    • G11C11/404—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells with charge regeneration common to a multiplicity of memory cells, i.e. external refresh with one charge-transfer gate, e.g. MOS transistor, per cell
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/20—DRAM devices comprising floating-body transistors, e.g. floating-body cells
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2211/00—Indexing scheme relating to digital stores characterized by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C2211/401—Indexing scheme relating to cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C2211/4016—Memory devices with silicon-on-insulator cells

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Databases & Information Systems (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Semiconductor Memories (AREA)
  • Non-Volatile Memory (AREA)
  • Dram (AREA)

Abstract

一種使用了半導體元件的記憶裝置，係進行：控制施加於板線PL、字元線WL、源極線SL、和位元線BL0至BL3的電壓，而在通道半導體層的內部保持因為撞擊游離化現象、或閘極引發汲極洩漏電流所形成之電洞群的資料保持動作；及控制施加於前述板線PL、前述字元線WL、前述源極線SL、和位元線BL0至BL3的電壓，而將前述電洞群從前述通道半導體層之內部予以去除的記憶體抹除動作；以及具有以行列狀排列成複數個之記憶單元CL0至CL3的區塊，在前述記憶體抹除動作之際對於前述區塊內之所有記憶單元CL0至CL3，進行將前述電洞群從前述通道半導體層之內部予以去除的資料抹除動作。

Description

半導體元件記憶單元及半導體元件記憶裝置
本發明係關於一種使用了半導體元件的半導體元件記憶單元及半導體元件記憶裝置。
近年來，在LSI(Large Scale Integration，大型積體電路)技術開發上，已要求記憶體元件的高集積化和高性能化。
在通常的平面(planar)型MOS(Metal Oxide semiconductor，金屬氧化物半導體)電晶體中，其通道(channel)係朝沿著半導體基板之上表面的水平方向延伸。相對於此，SGT的通道係朝相對於半導體基板之上表面為垂直的方向延伸(例如參照專利文獻1、非專利文獻1)。因此，相較於平面型MOS電晶體，SGT更可達成半導體裝置的高密度化。使用此SGT作為選擇電晶體，可進行連接有電容器之DRAM(Dynamic Random Access Memory，動態隨機存取記憶體。例如參照非專利文獻2)、連接有電阻變化元件的PCM(Phase Change Memory，相變化記憶體。例如參照非專利文獻3)、RRAM(Resistive Random Access Memory，電阻式隨機存取記憶體。例如參照非專利文獻4)、及藉由電流使磁自旋的方向變化而使電阻變化的MRAM(Magneto-resistive Random Access，磁阻式隨機存取記憶體。 例如參照非專利文獻5)等的高集積化。此外，有不具有電容器之由一個MOS電晶體所構成的DRAM記憶單元(參照非專利文獻7)等。本案係關於可不具有電阻變化元件或電容器之僅由MOS電晶體所構成的動態快閃記憶體(flash memory)。
圖10(a)至(d)係顯示前述之不具有電容器之由一個MOS電晶體所構成之DRAM記憶單元的寫入動作，圖11(a)和(b)係顯示動作上的問題點，圖12(a)至(c)係顯示讀取動作(例如參照非專利文獻7至10)。圖10(a)係顯示“1”寫入狀態。在此，記憶單元係形成於SOI基板100，且藉由連接有源極線SL的源極N+層103(以下將含有高濃度供體(donor)雜質的半導體區域稱為「N+層」)、連接有位元線BL的汲極N+層104、連接有字元線WL的閘極導電層105、及MOS電晶體110的浮體(Floating Body)102而構成，不具有電容器，以一個MOS電晶體110構成了DRAM的記憶單元。另外，在浮體102的正下方，連接有SOI基板的SiO2層101。在進行以該一個MOS電晶體110構成之記憶單元之“1”寫入之際，係使MOS電晶體110在飽和區域動作。亦即，在從源極N+層103延伸之電子的通道107中具有夾止點(pinch off)108，不會到達連接有位元線的汲極N+層104。如此，若將連接於汲極N+層104之位元線BL和連接於閘極導電層105的字元線WL都設為高電壓，使閘極電壓以汲極電壓的約1/2左右使MOS電晶體110動作，則在汲極N+層104附近的夾止點108中，電場強度會變為最大。結果，從源極N+層103朝向汲極N+層104流動之加速後的電子，會與Si的晶格撞擊，而會因為在該時點所失去的運動能量而產生電子、電洞對。所產生之大部分的電子(未圖示)係到達汲極N+層104。此外，極小部分之極熱的電子，係越過閘極氧化膜109而到達閘極導電層105。再者，同時產生的電洞106則將浮體102充電。此時，所產生的電洞係由於浮體102為P型Si，故有助於作為多數載子的增量。浮體102係被所產生的電洞106所充滿，若浮體 102的電壓比源極N+層103更高Vb以上，則進一步產生的電洞會放電於源極N+層103。在此，Vb係源極N+層103與P層之浮體102之間之PN接合的內建(built in)電壓，約為0.7V。圖10(b)係顯示浮體102已被所產生之電洞106飽和充電的情形。
接著使用圖10(c)來說明記憶單元110的“0”寫入動作。對於共通的選擇字元線WL，隨機地存在有”1”寫入的記憶單元110和”0”寫入的記憶單元110。在圖10(c)中，係顯示了從“1”寫入狀態改寫為“0”寫入狀態的情形。在“0”寫入時，係將位元線BL的電壓設為負偏壓，且將汲極N+層104與P層之浮體102之間的PN接合設為正偏壓。結果，預先於前一周期產生於浮體102的電洞106，係流動至連接於位元線BL的汲極N+層104。若寫入動作結束，則會獲得被所產生之電洞106充滿的記憶單元110(圖10(b))、和所產生之電洞已被排出之記憶單元110(圖10(c))之二個記憶單元的狀態。被電洞106所充滿之記憶單元110之浮體102的電位係比沒有所產生之電洞的浮體102更高。因此，“1”寫入之記憶單元110的臨限值電壓，係比“0”寫入之記憶單元110的臨限值電壓更低。其情形如圖10(d)所示。
接著，使用圖11(a)和(b)來說明此由一個MOS電晶體110所構成之記憶單元之動作上的問題點。如圖11(a)所示，浮體的電容CFB係連接有字元線之閘極與浮體間之電容CWL、連接有源極線之源極N+層103與浮體102之間之PN接合之接合電容CSL、連接有位元線之汲極N+層104與浮體102之間之PN接合之接合電容CBL的總和，以如下的式(8)來表示。
CFB=CWL+CBL+CSL (8)此外，連接有字元線的閘極與浮體之間的電容耦合比βWL係以如下的式(9)來表示。
βWL=CWL/(CWL+CBL+CSL) (9) 因此，若在讀取時或寫入時字元線電壓VWL振盪，則成為記憶單元之記憶節點(接點)之浮體102的電壓亦會受到其影響。其情形如圖11(b)所示，若在讀取時或寫入時字元線電壓VWL從0V上升至VWLH，則浮體102的電壓VFB會因為與字元線的電容耦合而上升，從字元線電壓變化之前之初始狀態之電壓VFB1變化為VFB2。該電壓變化量△VFB以如下的式(10)來表示。
△VFB=VFB2-VFB1=βWL×VWLH (10)
在此，於式(9)的βWL中，CWL的貢獻率較大，例如CWL：CBL：CSL=8：1：1。此時，β=0.8。若字元線例如從寫入時的5V，於寫入結束後成為0V，則浮體102會因為字元線WL與浮體102的電容耦合，受到振盪雜訊達5V×βWL=4V。因此，會有無法充分取得寫入時之浮體102之“1”電位和“0”電位的電位差餘裕的問題點。
圖12(a)至(c)係顯示讀取動作。圖12(a)係顯示“1”寫入狀態，圖12(b)係顯示“0”寫入狀態。然而，實際上，即使在“1”寫入狀態下寫入了Vb於浮體102中，當字元線因為寫入結束而返回0V，浮體102即會降低為負偏壓。在被寫入“0”之際，由於會變得更負偏壓，因此如圖12(c)所示在寫入之際無法充分地增大“1”與“0”的電位差餘裕，故實際上處於難以進行不具有電容器之DRAM記憶單元之製品化的狀況。
此外，在SOI(Silicon on Insulator，絕緣層覆矽)層上，有使用二個MOS電晶體來形成一個記憶單元而成的記憶體元件(例如參照專利文獻4、5)。在此等元件中，係以區分二個MOS電晶體的浮體通道之成為源極、或汲極之N+層接觸絕緣層之方式形成。藉由此N+層接觸絕緣層，二個MOS電晶體的浮體通道 即電性分離。因此，蓄積有屬於信號電荷之電洞群之已分離之浮體通道的電壓，係如前所述，會因為各個MOS電晶體之對於閘極電極的脈衝電壓施加而與式(10)所示同樣地大幅地變化。由於此，會有無法充分地增大寫入之際之“1”與“0”之電位差餘裕的問題。
[先前技術文獻]
[專利文獻]
專利文獻1：日本特開平2-188966號公報
專利文獻2：日本特開平3-171768號公報
專利文獻3：日本特許第3957774號公報
專利文獻4：US2008/0137394A1
專利文獻5：US2003/0111681A1
[非專利文獻]
非專利文獻1：Hiroshi Takato, Kazumasa Sunouchi, Naoko Okabe, Akihiro Nitayama, Katsuhiko Hieda, Fumio Horiguchi, and Fujio Masuoka: IEEE Transaction on Electron Devices, Vol.38, No.3, pp.573-578 (1991)
非專利文獻2：H.Chung, H. Kim, H. Kim, K. Kim, S. Kim, K. Dong, J. Kim, Y.C. Oh, Y. Hwang, H. Hong, G. Jin, and C. Chung: “4F2 DRAM Cell with Vertical Pillar Transistor(VPT),” 2011 Proceeding of the European Solid-State Device Research Conference, (2011)
非專利文獻3：H. S. Philip Wong, S. Raoux, S. Kim, Jiale Liang, J. R. Reifenberg, B. Rajendran, M. Asheghi and K. E. Goodson: “‘Phase Change Memory,” Proceeding of IEEE, Vol.98, No 12, December, pp.2201-2227 (2010)
非專利文獻4：T. Tsunoda, K. Kinoshita, H. Noshiro, Y. Yamazaki, T. Iizuka, Y. Ito, A. Takahashi, A. Okano, Y. Sato, T. Fukano, M. Aoki, and Y. Sugiyama：“Low Power and high Speed Switching of Ti-doped NiO ReRAM under the Unipolar Voltage Source of less than 3V,” IEDM (2007)
非專利文獻5：W. Kang, L. Zhang, J. Klein, Y. Zhang, D. Ravelosona, and W. Zhao: “Reconfigurable Codesign of STT-MRAM Under Process Variations in Deeply Scaled Technology,” IEEE Transaction on Electron Devices, pp.1-9 (2015)
非專利文獻6：M. G. Ertosum, K. Lim, C. Park, J. Oh, P. Kirsch, and K. C. Saraswat：“Novel Capacitorless Single-Transistor Charge-Trap DRAM (1T CT DRAM)Utilizing Electron,” IEEE Electron Device Letter, Vol. 31, No.5, pp.405-407 (2010)
非專利文獻7：J. Wan, L. Rojer, A. Zaslavsky, and S. Critoloveanu: “A Compact Capacitor-Less High-Speed DRAM Using Field Effect-Controlled Charge Regeneration,” Electron Device Letters, Vol. 35, No.2, pp.179-181 (2012)
非專利文獻8：T. Ohsawa, K. Fujita, T. Higashi, Y. Iwata, T. Kajiyama, Y. Asao, and K. Sunouchi: “Memory design using a one-transistor gain cell on SOI,” IEEE JSSC, vol.37, No.11, pp1510-1522 (2002).
非專利文獻9：T. Shino, N. Kusunoki, T. Higashi, T. Ohsawa, K. Fujita, K. Hatsuda, N. Ikumi, F. Matsuoka, Y. Kajitani, R. Fukuda, Y. Watanabe, Y. Minami, A. Sakamoto, J. Nishimura, H. Nakajima, M. Morikado, K. Inoh, T. Hamamoto, A. Nitayama: “Floating Body RAM Technology and its Scalability to 32nm Node and Beyond,” IEEE IEDM (2006).
非專利文獻10：E. Yoshida: “A Capacitorless 1T-DRAM Technology Using Gate-Induced Drain-Leakage (GIDL) Current for Low-Power and High-Speed Embedded Memory,” IEEE IEDM (2006).
非專利文獻11：J.Y. Song, W. Y. Choi, J. H. Park, J. D. Lee, and B-G. Park: “Design Optimization of Gate-All-Around (GAA) MOSFETs,” IEEE Trans. Electron Devices, vol. 5, no. 3, pp.186-191, May 2006.
非專利文獻12：N. Loubet, et al.: “Stacked Nanosheet Gate-All-Around Transistor to Enable Scaling Beyond FinFET,” 2017 IEEE Symposium on VLSI Technology Digest of Technical Papers, T17-5, T230-T231, June 2017.
非專利文獻13：H. Jiang, N. Xu, B. Chen, L. Zengl, Y. He, G. Du, X. Liu and X. Zhang: “Experimental investigation of self heating effect (SHE) in multiple-fin SOI FinFETs,”Semicond. Sci. Technol. 29 (2014) 115021 (7pp).
非專利文獻14：E. Yoshida, and T. Tanaka: “A Capacitorless 1T-DRAM Technology Using Gate-Induced Drain-Leakage (GIDL) Current for Low-Power and High-Speed Embedded Memory,” IEEE Transactions on Electron Devices, Vol. 53, No. 4, pp. 692-697,Apr. 2006.
在去除電容器後的一個電晶體型DRAM(增益單元)中，字元線和浮體的電容結合耦合較大，當在資料讀取時或寫入時使字元線的電位振盪時，即 會有直接被作為對於浮體的雜訊傳遞出的問題。結果，引起誤讀取或記憶資料之誤改寫的問題，而難以達到去除電容器後之一電晶體型DRAM(增益單元)的實用化。
為了解決上述問題，本發明之半導體元件記憶單元係具備形成於基板的第一雜質阱層、和形成於前述第一雜質阱層內的第二雜質阱層，且具有：
半導體基體，係在前述第二雜質阱層之上，相對於前述基板朝垂直方向豎立或朝水平方向延伸；
第一雜質層和第二雜質層，係位於前述半導體基體的兩端；
第一閘極絕緣層，係包圍前述第一雜質層與前述第二雜質層之間之前述半導體基體之側面的一部分或全部且接觸或接近前述第一雜質層；
第二閘極絕緣層，係包圍前述前述半導體基體之側面的一部分或全部且與前述第一閘極絕緣層相連，且接觸或接近前述第二雜質層；
第一閘極導體層，係覆蓋前述第一閘極絕緣層；
第二閘極導體層，係覆蓋前述第二閘極絕緣層；及
通道半導體層，為前述半導體基體被前述第一閘極絕緣層和前述第二閘極絕緣層所覆蓋而成者；
前述半導體元件記憶裝置係控制施加於前述第一閘極導體層、前述第二閘極導體層、前述第一雜質區域、和前述第二雜質區域的電壓，而在前述通道半導體層的內部保持因為撞擊游離化現象、或閘極引發汲極洩漏電流所形成的電洞群，
將前述通道半導體層之電壓設為比前述第一雜質層和前述第二雜質層之一方或兩方之電壓更高之第一資料保持電壓，以進行記憶體寫入動作；
且控制施加於前述第一雜質層、前述第二雜質層、前述第一閘極導體層、和前述第二閘極導體層的電壓，而從前述第一雜質層和前述第二雜質層的一方或兩方移除前述電洞群中之殘存電洞群，且將前述通道半導體層的電壓設為比前述第一資料保持電壓低之第二資料保持電壓，以進行記憶體抹除動作(第一發明)。
在上述第一發明中，前述基板係P型半導體基板，前述第一雜質阱層係N型半導體層，前述第二雜質阱層係P型半導體層，
於前述抹除動作時對於前述P型第二雜質阱層施加負電壓(第二發明)。
在上述第一或第二發明中，前述第一閘極導體層與前述通道半導體層之間的第一閘極電容係比前述第二閘極導體層與前述通道半導體層之間的第二閘極電容大(第三發明)。
本發明之半導體元件記憶裝置，係將上述第一至第三發明中任一者所述之半導體元件記憶單元呈行列狀地排列複數個而作成區塊，且於前述記憶體抹除動作之際對於前述區塊內之所有前述半導體記憶單元，從前述第一雜質層和前述第二雜質層的一方或兩方移除前述電洞群中之殘存電洞群，以進行區塊抹除動作(第四發明)。
在上述第四發明中，前述第一配線導體層係源極線，前述第二配線導體層係位元線，前述第三配線導體層和前述第四配線導體層係一方為字元線，另一方為第一驅動控制線，
前述源極線係在前述區塊內共通，
藉由施加於前述源極線、前述位元線、前述第一驅動控制線、和前述字元線的電壓，選擇性地進行前述區塊抹除動作和前述記憶體寫入動作(第五發明)。
在上述第四或第五發明中，係包含使前述區塊之物理位址和邏輯位址對應的邏輯物理轉換表、以及管理前述邏輯物理轉換表的控制器電路；
前述邏輯物理轉換表、和前述控制器電路之一方或兩方係設於前述區塊外、或前述區塊內的任一方(第六發明)。
在上述的第四至第六發明的任一發明中，前述區塊抹除動作係對於前述區塊內的前述源極線施加抹除電壓，且使前述位元線成為浮動狀態(第七發明)。
一種半導體元件記憶裝置，係設置複數個上述第四至第七發明之任一發明中所述的區塊；
更包含抹除電壓產生電路、以及位準轉換電路；
在前述區塊抹除中，將前述抹除電壓產生電路之輸出的抹除電壓，透過前述位準轉換電路而施加於要選擇性地被抹除之第一區塊內之前述第一雜質層和前述第二雜質層的一方或兩方，且移除前述電洞群中之殘存電洞群，以進行區塊抹除動作；
將接地電壓透過前述位準轉換電路而施加於要選擇性地被抹除之第二區塊內之前述第一雜質層和前述第二雜質層的一方或兩方，而不進行區塊抹除動作(第八發明)。
2:Si柱、矽半導體柱
3a,3b:N+層、雜質層
4a,4b:閘極絕緣層
5a,5b:閘極導體層、閘極
6:絕緣層
7:通道區域
9:電洞群
10:動態快閃記憶單元
30:抹除電壓產生電路
31:記憶體陣列電路
32:邏輯物理轉換表
33:控制器電路
34:區塊位址解碼器電路
35,L/S0至L/S3:位準轉換電路
36:P型半導體基板
37:N型半導體層
38:P型半導體層
100:SOI基板
101:SOI基板的SiO2膜、SiO2層
102:浮體
103:源極N+層
104:汲極N+層
105:閘極導電層
106:電洞
107:反轉層
108:夾止點
109:閘極氧化膜
110:不具有電容器的DRAM記憶單元、記憶單元、MOS電晶體
BL,BL0至BL3:位元線
BLK00至BLK33:區塊
BLKAdd,BLKAdd0至BLKAdd3:區塊位址
C1,C2:電容器
CL11至CL33,CL0至CL3:記憶單元
FB:浮體
FS,/FS:信號
PL,PL1至PL3:板線
SL1至SL3,SL:源極線
TR1至TR20:電晶體
VERA:負電壓、抹除電壓
WL,WL1至WL3:字元線
圖1係第一實施型態之具有SGT之記憶裝置的構造圖。
圖2係用以說明第一實施型態之具有SGT之記憶裝置之連接於板線PL之第一閘極導體層5a之閘極電容，設為比連接有字元線WL之第二閘極導體層5b之閘極電容還要大之情形之功效的圖。
圖3係用以說明第一實施型態之具有SGT之記憶裝置之寫入動作機制的圖。
圖4A係用以說明第一實施型態之具有SGT之記憶裝置之抹除動作機制的圖。
圖4B係用以說明第一實施型態之具有SGT之記憶裝置之抹除動作機制的圖。
圖5係用以說明第一實施型態之具有SGT之記憶裝置之讀取動作機制的圖。
圖6係第一實施型態之動態快閃記憶單元區域的剖面構造圖。
圖7係第二實施型態之動態快閃記憶單元之抹除偏壓產生電路的電路圖。
圖8A係用以說明第三實施型態之動態快閃電路之區塊抹除動作的圖。
圖8B係用以說明第三實施型態之動態快閃電路之區塊抹除動作的圖。
圖9A係用以說明第四實施型態之動態快閃電路之區塊改寫動作和區塊抹除動作的圖。
圖9B係用以說明第四實施型態之動態快閃電路之區塊改寫動作和區塊抹除動作的圖。
圖9C係用以說明第四實施型態之動態快閃電路之區塊改寫動作和區塊抹除動作的圖。
圖9D係用以說明第四實施型態之動態快閃電路之區塊改寫動作和區塊抹除動作的圖。
圖10係用以說明習知例之不具有電容器之DRAM記憶單元之寫入動作的圖。
圖11係用以說明習知例之不具有電容器之DRAM記憶單元之動作上之問題點的圖。
圖12係顯示習知例之不具有電容器之DRAM記憶單元之讀取動作的圖。
以下參照圖式來說明本發明之半導體記憶裝置(以下稱為動態快閃記憶體)的實施型態。
(第一實施型態)
茲使用圖1至圖6來說明本發明之第一實施型態之動態快閃記憶單元的構造和動作機制。茲使用圖1來說明動態快閃記憶單元的構造。再者，使用圖2來說明連接於板線PL之第一閘極導體層5a的閘極電容設為比連接有字元線WL之第二閘極導體層5b之閘極電容還要大之情形的功效。再者，使用圖3來說明資料寫入動作機制，使用圖4來說明資料抹除動作機制，使用圖5來說明資料讀取動作機制。
圖1係顯示本發明之第一實施型態之動態快閃記憶單元的構造。在形成於基板1(申請專利範圍之「基板」的一例)上之具有P型或i型(本徵型)導電型之矽半導體柱2(以下將矽半導體柱稱為「Si柱」)(申請專利範圍之「半導體基體」的一例)內的上下位置，形成有當一方成為源極時則另一方成為汲極的N+層3a、3b(申請專利範圍之「第一雜質層」、「第二雜質層」的一例)。成為此源極、汲極之N+層3a、3b間之Si柱2的部分即成為通道區域7(申請專利範圍之「通道半 導體層」的一例。以包圍此通道區域7之方式形成有第一閘極絕緣層4a(申請專利範圍之「第一閘極絕緣層」的一例)、第二閘極絕緣層4b(申請專利範圍之「第二閘極絕緣層」的一例)。此第一閘極絕緣層4a、第二閘極絕緣層4b係分別接觸或接近成為此源極、汲極的N+層3a、3b。以包圍此第一閘極絕緣層4a、第二閘極絕緣層4b之方式分別形成有第一閘極導體層5a(申請專利範圍之「第一閘極導體層」的一例)、第二閘極導體層5b(申請專利範圍之「第二閘極導體層」的一例)。再者，第一閘極導體層5a、第二閘極導體層5b係藉由絕緣層6(申請專利範圍之「第一絕緣層」的一例)而分離。再者，N+層3a、3b間之通道區域7，係由被第一閘極絕緣層4a所包圍的第一通道Si層7a(申請專利範圍之「第一通道半導體層」的一例)、和被第二閘極絕緣層4b所包圍的第二通道Si層7b(申請專利範圍之「第二通道半導體層」的一例)所構成。藉此，形成由成為源極、汲極之N+層3a、3b、通道區域7、第一閘極絕緣層4a、第二閘極絕緣層4b、第一閘極導體層5a、第二閘極導體層5b所構成的動態快閃記憶單元10。再者，成為源極的N+層3a係連接於源極線SL(申請專利範圍之「源極線」的一例)、成為汲極的N+層3b係連接於位元線BL(申請專利範圍之「位元線」的一例)、第一閘極導體層5a係連接於屬於第一驅動控制線(申請專利範圍之「第一驅動控制線」的一例)的板(plate)線PL、第二閘極導體層5b係連接於字元線WL(申請專利範圍之「字元線」的一例)。連接有板線PL之第一閘極導體層5a的閘極電容，較理想為具有比連接有字元線WL之第二閘極導體層5b之閘極電容還要大的構造。
另外，在圖1中，係將第一閘極導體層5a的閘極長度設為比第二閘極導體層5b的閘極長度更長，以使得連接於板線PL之第一閘極導體層5a的閘極電容成為比連接有字元線WL之第二閘極導體層5b的閘極電容還要大。然而，除 此之外，亦可不將第一閘極導體層5a的閘極長度設為比第二閘極導體層5b的閘極長度更長，而是以改變各個閘極絕緣層之膜厚之方式，將第一閘極絕緣層4a之閘極絕緣膜的膜厚設為比第二閘極絕緣層4b之閘極絕緣膜的膜厚更薄。此外，亦可改變各個閘極絕緣層之材料的介電常數，而將第一閘極絕緣層4a之閘極絕緣膜的介電常數設為比第二閘極絕緣層4b之閘極絕緣膜的介電常數更高。此外，亦可將閘極導體層5a、5b的長度、閘極絕緣層4a、4b的膜厚、介電常數的任一者予以組合，而將連接於板線PL之第一閘極導體層5a的閘極電容設為比連接有字元線WL之第二閘極導體層5b的閘極電容還要大。
圖2(a)至(c)係說明連接於板線PL之第一閘極導體層5a之閘極電容設為比連接有字元線WL之第二閘極導體層5b之閘極電容還要大之情形之功效的圖。
圖2(a)係僅將主要部分予以簡化而顯示本發明之第一實施型態之動態快閃記憶單元的構造圖。在動態快閃記憶單元中連接有位元線BL、字元線WL、板線PL、源極線SL，藉由其電壓狀態而決定通道區域7的電位狀態。
圖2(b)係用以說明各個電容關係的圖。通道區域7的電容CFB為連接有字元線WL之閘極5b與通道區域7之間之電容CWL、連接有板線PL之閘極5a與通道區域7之間的電容CPL、連接有源極線SL之源極N+層3a與通道區域7之間之PN接合之接合電容CSL、連接有位元線BL之汲極N+層3b與通道區域7之間之PN接合之接合電容CBL的總和，以如下的式(1)來表示。
CFB=CWL+CPL+CBL+CSL (1)
因此，字元線WL與通道區域7之間之耦合率βWL、板線PL與通道區域7之間之耦合率βPL、位元線BL與通道區域7之間之耦合率βBL、源極線SL與通道區域7之間之耦合率βSL係分別以下式(2)至(5)來表示。
βWL=CWL/(CWL+CPL+CBL+CSL) (2)
βPL=CPL/(CWL+CPL+CBL+CSL) (3)
βBL=CBL/(CWL+CPL+CBL+CSL) (4)
βSL=CSL/(CWL+CPL+CBL+CSL) (5)
在此，由於CPL>CWL，故βPL>βWL。
圖2(c)係用以說明字元線WL之電壓VWL因為讀取動作和寫入動作而上升，且之後下降時之通道區域7之電壓VFB之變化的圖。在此，於字元線WL之電壓VWL從0V上升至高電壓狀態VWLH時，通道區域7之電壓VFB從低電壓狀態VFBL變為高電壓狀態VFBH時的電位差△VFB係如下式(6)所示。
△VFB=VFBH-VFBL=βWL×VWLH (6)
由於字元線WL與通道區域7之間的耦合率βWL較小，且板線PL與通道區域7之間的耦合率βPL較大，故△VFB較小，即使字元線WL的電壓VWL因為讀取動作和寫入動作而上下，通道區域7的電壓VFB幾乎不會變化。
圖3(a)至(d)係顯示本發明之第一實施型態之動態快閃記憶單元的寫入動作。圖3(a)係顯示寫入動作的機制，圖3(b)係顯示位元線BL、源極線SL、板線PL、字元線WL和成為浮體FB之通道區域7的動作波形。在時刻T0，動態快閃記憶單元係處於“0”抹除狀態，通道區域7的電壓係成為VFB“0”。此外，對於位元線BL、源極線SL、字元線WL施加有Vss，對於板線PL則施加有VPLL。在此， 例如，Vss係0V，VPLL係2V。接著，於時刻T1至T2，當位元線BL從Vss上升至VBLH，例如當Vss為0V的情形下，通道區域7的電壓係因為位元線BL與通道區域7的電容耦合而成為VFB“0”+βBL×VBLH。
接著，使用圖3(a)和(b)來說明動態快閃記憶單元的寫入動作。於時刻T3至T4，字元線WL從Vss上升至VWLH。藉此，若設連接有字元線WL之第二閘極導體層5b包圍通道區域7之第二N通道MOS電晶體區域之“0”抹除的臨限值電壓為VtWL“0”，則伴隨著字元線WL的上升，從Vss至VtWL“0”為止，通道區域7的電壓係因為字元線WL與通道區域7之間的第二電容耦合而成為VFB“0”+βBL×VBLH+βWL×VtWL“0”。當字元線WL上升至VtWL“0”以上時，在第二閘極導體層5b之內側的通道區域7會形成環狀的反轉層12b，遮蔽字元線WL與通道區域7之間的第二電容耦合。
接著，使用圖3(a)和(b)來說明動態快閃記憶單元的寫入動作。於時刻T3至T4，對於連接有板線PL的第一閘極導體層5a固定輸入例如VPLL=2V，使連接有字元線WL的第二閘極導體層5b上升至例如VWLH=4V。結果，如圖3(a)所示，在連接有板線PL之第一閘極導體層5a的內側的通道區域7會形成環狀的反轉層12a，且於該反轉層12a存在有夾止點13。結果，具有第一閘極導體層5a之第一N通道MOS電晶體區域係在飽和區域動作。另一方面，具有連接有字元線WL之第二閘極導體層12b之第二N通道MOS電晶體區域係於線形區域動作。結果，在連接有字元線WL之第二閘極導體層5b之內側的通道區域7不存在夾止點而於整面形成有反轉層12b。在連接有此字元線WL之第二閘極導體層5b的內周整面形成的反轉層12b，係作為具有第二閘極導體層5b之第二N通道MOS電晶體區域之實質的汲極而產生作用。結果，在串聯連接之具有第一閘極導體層5a之第一N通 道MOS電晶體區域、與具有第二閘極導體層5b之第二N通道MOS電晶體區域之間之通道區域7的第一交界區域，電場成為最大，在此區域產生撞擊游離(impact ion)化現象。由於此區域為從具有連接有字元線WL之第二閘極導體層5b之第二N通道MOS電晶體區域觀看到之源極側的區域，故將此現象稱為源極側撞擊游離化現象。藉由此源極側撞擊游離化現象，電子從連接有源極線SL的N+層3a朝向連接有位元線的N+層3b流動。被加速的電子會撞擊晶格Si原子，且藉由該運動能量而產生電子、電洞對。所產生之電子的一部分雖會流動至第一閘極導體層5a和第二閘極導體層5b，但大部分會流動至連接有位元線BL的N+層3b(未圖示)。
再者，如圖3(c)所示，所產生的電洞群9(申請專利範圍之「電洞群」的一例)為通道區域7的多數載子，將通道區域7充電為正偏壓。由於連接有源極線SL的N+層3a為0V，故通道區域7係充電至連接有源極線SL之N+層3a與通道區域7之間之PN接合之內建電壓Vb(約0.7V)。當通道區域7被充電為正偏壓時，第一N通道MOS電晶體區域和第二N通道MOS電晶體區域的臨限值電壓即會因為基板偏壓效應而變低。
接著使用圖3(b)來說明動態快閃記憶單元的寫入動作。在時刻T6至T7，字元線WL的電壓從VWLH降低至Vss。此時字元線WL與通道區域7雖會進行第二電容耦合，但直到字元線WL之電壓VWLH變為通道區域7之電壓為Vb時之第二N通道MOS電晶體區域之臨限值電壓VtWL“1”以下為止，反轉層12b會遮蔽該第二電容耦合。因此，字元線WL與通道區域7之實質的電容耦合，只在字元線WL為VtWL“1”以下且下降至Vss的時候。結果，通道區域7的電壓變為Vb-βWL×VtWL“1”。在此，VtWL“1”係比前述VtWL“0”更低，βWL×VtWL“1”較小。
接著使用圖3(b)來說明動態快閃記憶單元的寫入動作。在時刻T8至T9，位元線BL從VBLH降低至Vss。由於位元線BL與通道區域7係電容耦合，故最終通道區域7的“1”寫入電壓VFB“1”將如下式(7)。
VFB“1”=Vb-βWL×VtWL“1”-βBL×VBLH (7)
在此，位元線BL與通道區域7的耦合比βBL亦較小。藉此，如圖3(d)所示，連接有字元線WL之第二通道區域7b之第二N通道MOS電晶體區域的臨限值電壓變低。進行將此通道區域7之“1”寫入狀態設為第一資料保持電壓(申請專利範圍之「第一資料保持電壓」的一例)的記憶體寫入動作(申請專利範圍之「記憶體寫入動作」的一例)，且分配於邏輯記憶資料“1”。
另外，亦可於寫入動作時，替代第一交界區域，在第一雜質層3a與第一通道半導體層7a之間的第二交界區域、或第二雜質層3b與第二通道半導體層7b之間的第三交界區域，藉由撞擊游離化現象產生電子、電洞對，且以所產生的電洞群9將通道區域7予以充電。
圖4A(a)至(c)和圖4B係說明記憶體抹除動作(申請專利範圍之「記憶體抹除動作」的一例)機制。N+層3a、3b間的通道區域7係從基板電性分離而成為浮體。圖4A(a)係顯示在抹除動作前，於之前的周期經由撞擊游離化所產生的電洞群9蓄積於通道區域7的狀態。再者，如圖4A(b)所示，在抹除動作時，係將源極線SL的電壓設為負電壓VERA。在此，VERA係例如為-3V。結果，與通道區域7之初始電位的值無關，連接有源極線SL之成為源極的N+層3a與通道區域7的PN接合會成為正偏壓。結果，於之前的周期經由撞擊游離化所產生之蓄積於通道區域7中的電洞群9被吸入至源極部的N+層3a，且通道區域7的電位VFB係成為VFB=VERA+Vb，而此電壓值成為第二資料保持電壓(申請專利範圍之「第二資料 保持電壓」的一例)。在此，Vb係PN接合的內建電壓，約為0.7V。因此，當VERA=-3V的情形下，通道區域7的電位成為-2.3V。此值成為抹除狀態之通道區域7的電位狀態。因此，若浮體之通道區域7的電位成為負的電壓，N通道MOS電晶體區域的臨限值電壓則會因為基板偏壓效應而變高。由此之故，如圖4A(c)所示，該連接有字元線WL之第二閘極導體層5b的臨限值電壓變高。此通道區域7的抹除狀態係成為邏輯記憶資料“0”。另外，圖4B係顯示上述抹除動作時之各主要節點接點的電壓條件例。
圖5(a)至(c)係用以說明本發明之第一實施型態之動態快閃記憶單元之讀取動作的圖。如圖5(a)所示，當通道區域7充電至內建電壓Vb(約0.7V)時，具有連接有字元線WL之第二閘極導體層5b之第二N通道MOS電晶體區域的臨限值電壓即會因為基板偏壓效應而降低。將此狀態分配給邏輯記憶資料“1”。如圖5(b)所示，在進行寫入之前選擇的記憶區塊，預先為抹除狀態“0”，通道區域7的電壓VFB成為VFB“0”。藉由寫入動作隨機地記憶寫入狀態“1”。結果，對於字元線WL作成邏輯“0”和“1”的邏輯記憶資料。如圖5(c)所示，利用對於此字元線WL的二個臨限值電壓的高低差，以感測放大器(sense amplifier)進行讀取。在資料讀取時，藉由將施加至與板線PL相連的第一閘極導體層5a的電壓設定為比邏輯記憶資料“1”時的臨限值電壓還要高、且比邏輯記憶資料“0”時的臨限值電壓還要低，可得到即使將字元線WL電壓提高也不會有電流流通之特性。
圖6係顯示用以說明本發明之第一實施型態之區塊抹除動作之動態快閃記憶單元區域的剖面構造圖。所謂區塊(申請專利範圍之「區塊」的一例)係記憶單元排列成複數個行列狀，在區塊抹除動作中，當選擇任意的區塊時，可將該選擇之區塊內的所有記憶單元的資料抹除。在圖6中，動態快閃記憶單元CL0至CL3係為了設為可進行區塊抹除動作，故形成在雙重構造阱(well)上，該雙重構造阱係由設於P型半導體基板36(申請專利範圍之「P型半導體基板」的一例)之上之屬於第一雜質阱層(申請專利範圍之「第一雜質阱層」的一例)之N型半導體 層37(申請專利範圍之「N型半導體層」的一例)和屬於第二雜質阱層(申請專利範圍之「第二雜質阱層」的一例)之P型半導體層38(申請專利範圍之「P型半導體層」的一例)所構成。再者，在雙重構造阱上形成有區塊的動態快閃記憶單元CL0至CL3而構成區塊。動態快閃記憶單元CL0至CL3係分別連接有位元線BL0至BL3，且動態快閃記憶單元CL0至CL3共通地連接有字元線WL和板線PL。此外，區塊共通地連接有源極線SL。
接著使用圖6來說明本發明之第一實施型態之動態快閃記憶單元之區塊抹除動作(申請專利範圍之「區塊抹除動作」的一例)。開始區塊抹除動作，選擇任意的區塊。從抹除電壓產生電路(申請專利範圍之「抹除電壓產生電路」的一例)30，產生屬於負電壓(申請專利範圍之「負電壓」的一例)之抹除電壓(申請專利範圍之「抹除電壓」的一例)VERA。抹除電壓VERA係例如-3V，輸入於位準轉換電路(申請專利範圍之「位準轉換電路」的一例)35。對於位準轉換電路35亦輸入有來自區塊位址解碼器電路34(參照後述的圖9A至9D)的輸出BLKAdd和接地電壓Vss。結果，對於由選擇性地進行抹除動作之區塊之N+層所形成之源極線SL、及P型半導體層(P-well)38施加抹除電壓VERA。另一方面，對於由其他不進行抹除動作之非選擇區塊之N+層所形成的源極線SL、和P型半導體層(P-well)38施加接地電壓(申請專利範圍之「接地電壓」的一例)Vss(未圖示)。
接著使用圖6來說明本發明之第一實施型態之動態快閃記憶單元的區塊抹除動作。如此一來，在所選擇之區塊之動態快閃記憶單元CL0至CL3中，源極線SL成為抹除偏壓VERA，結果，於之前的周期經由撞擊游離化所產生之蓄積於通道區域7中的電洞群11被吸入至源極部的N+層3a，且通道區域7的電壓VFB係成為VFB=VERA+Vb。在此，Vb係PN接合的內建電壓，約為0.7V。因此，當VERA=- 3V的情形下，通道區域7的電壓成為-2.3V。此值成為抹除狀態之通道區域7的電壓狀態。因此，若浮體之通道區域7的電位成為負的電壓，動態快閃記憶單元CL0至CL3之N通道MOS電晶體區域的臨限值電壓則會因為基板偏壓效應而變高。由此之故，如圖4A(c)所示，連接有此字元線WL之第二閘極導體層5b的臨限值電壓變高。此通道區域7的抹除狀態係成為邏輯記憶資料“0”。
此外，如圖6所示，在區塊抹除時所選擇之區塊的動態快閃記憶單元CL0至CL3中，於源極線SL被施加於抹除電壓VERA期間，位元線BL0至BL3係可設為不施加特定之DC電壓的浮體狀態(申請專利範圍之「浮體狀態」的一例)。若設為浮體狀態，則電流不會從位元線BL流動至源極線SL。此外，源極線SL被施加於VERA，通道區域7的電位VFB係成為VFB=VERA+Vb，故P層的通道區域7、與位元線BL之N+層之間的PN接合係成為逆偏壓狀態。
此外，如圖6所示之設於P型半導體基板36上之N型半導體層(N-well)37和P型半導體層(P-well)38之雙重構造阱構造係依每區塊分離，以便依每區塊獨立地進行區塊抹除。結果，只有對於在區塊抹除動作所選擇之區塊之由N+層所形成的源極線SL、及P型半導體層(P-well)38施加抹除電壓VERA。
此外，在圖1中，較理想為將板線PL所連接之第一閘極導體層5a之垂直方向的長度，設為比字元線WL所連接之第二閘極導體層5b之垂直方向的長度更長，使CPL>CWL。然而，只要附加板線PL，字元線WL相對於通道區域7之電容耦合的耦合比(CWL/(CPL+CWL+CBL+CSL))就會變小。結果，浮體之通道區域7的電位變動△VFB變小。
此外，板線PL的電壓VPLL例如可施加2V的固定電壓。
此外，在圖1中，Si柱2的水平剖面形狀為圓形、橢圓形、長方形，皆可進行本實施型態中所說明的動態快閃記憶體動作。此外，亦可在相同晶片上混合著圓形、橢圓形、長方形的動態快閃記憶單元。
此外，在圖1中，係以設置包圍著在基板1上朝垂直方向豎立之Si柱2之側面整體之第一閘極絕緣層4a、第二閘極絕緣層4b，且以包圍著第一閘極絕緣層4a、第二閘極絕緣層4b之整體之方式具有第一閘極導體層5a、第二閘極導體層5b之SGT為例說明了動態快閃記憶體元件。如本實施型態之說明所示，本動態快閃記憶體元件只要係滿足因為撞擊游離化現象所產生之電洞群9被保持於通道區域7之條件的構造即可。為此之故，通道區域7只要係與基板1分離之浮體構造即可。藉此，即使使用例如屬於SGT之一的GAA(Gate All Around，閘極全環電晶體，例如參照非專利文獻10)技術、Nanosheet技術(例如參照非專利文獻11)，將通道區域的半導體基體相對於基板1水平地形成，亦可進行前述的動態快閃記憶體動作。此外，亦可為使用了SOI的元件構造(例如參照非專利文獻7至10)。在此元件構造中，通道區域的底部係接觸SOI基板的絕緣層，而且以包圍其他通道區域之方式被閘極絕緣層和元件分離絕緣層所包圍。在此構造中，通道區域亦成為浮體構造。如此，在本實施型態所提供的動態快閃記憶體元件中，只要滿足通道區域為浮體構造的條件即可。此外，即使是將Fin電晶體(例如參照非專利文獻13)形成於SOI基板上的構造，若通道區域為浮體構造則可進行本動態快閃動作。
此外，亦可在“1”寫入中，使用GIDL(Gate Induced Drain Leakage，閘極引發汲極洩漏電流)電流(例如參照非專利文獻14)而產生電子、電洞對，且以所產生的電洞群填滿通道區域7內。
此外，本說明書和圖式之式(1)至(10)係為了定性地說明現象所使用之式，現象不受到該等式所限定。
此外，圖4B係顯示了抹除動作條件的一例。相對於此，若可實現從N+層3a、N+層3b的任一者或兩者去除位於通道區域7之電洞群9的狀態，則亦可變更施加於源極線SL、板線PL、位元線BL、字元線WL的電壓。此外，亦可在區塊抹除動作中，對於所選擇之區塊的源極線SL施加抹除電壓，位元線BL設為浮動狀態。
此外，在圖1中，於垂直方向上，在被屬於第一絕緣層的絕緣層6所包圍之部分的通道區域7中，係以相連之方式形成有第一通道區域7a、第二通道區域7b的電位分布。藉此，第一通道區域7a、第二通道區域7b的通道區域7係在垂直方向上於屬於第一絕緣層之絕緣層6所包圍的區域相連。
此外，在圖1中，亦可將第一閘極導體層5a分割為二個以上，且將各者設為板線的導體電極，以同步或非同步之方式利用相同的驅動電壓或不同的驅動電壓使之動作。同樣地，將第二閘極導體層5b分割為二個以上，且將各者設為字元線的導體電極，以同步或非同步之方式利用相同的驅動電壓或不同的驅動電壓使之動作。藉此，亦可進行動態快閃記憶體動作。再者，當將第一閘極導體層5a分割為二個以上時，所分割之第一閘極導體層的至少一者，係進行上述之第一閘極導體層5a的作用。此外，在所分割的第二閘極導體層5b中，所分割之第二閘極導體層的至少一者亦進行上述之第二閘極導體層5b的作用。
此外，圖1中亦可為第一閘極導體層5a連接至字元線WL，第二閘極導體層5b連接至板線PL。藉由此構成，亦可進行上述之本發明的動態快閃記憶體動作。
本實施型態係提供下列特徵。
(特徵一)
在本實施型態的動態快閃記憶單元中，係由成為源極、汲極的N+層3a、3b、通道區域7、第一閘極絕緣層4a、第二閘極絕緣層4b、第一閘極導體層5a、第二閘極導體層5b整體形成為柱狀。此外，成為源極的N+層3a係連接於源極線SL，成為汲極的N+層3b係連接於位元線BL，第一閘極導體層5a係連接於板線PL，第二閘極導體層5b係連接於字元線WL。連接有板線PL之第一閘極導體層5a的閘極電容，其特徵為比連接有字元線WL之第二閘極導體層5b之閘極電容還要大的構造。在本動態快閃記憶單元中，係朝垂直方向層積有第一閘極導體層、第二閘極導體層。因此，即使設為連接有板線PL之第一閘極導體層5a的閘極電容比連接有字元線WL之第二閘極導體層5b之閘極電容還要大的構造，亦不會使俯視觀察時的記憶單元面積增大。藉此，即可同時實現動態快閃記憶單元的高性能化和高集積化。再者，在資料讀取時，藉由將施加至與板線PL相連的第一閘極導體層5a的電壓設定為比邏輯記憶資料“1”時的臨限值電壓還要高、且比邏輯記憶資料“0”時的臨限值電壓還要低，可得到即使將字元線WL電壓提高也不會有電流流通之特性。此將有助於更進一步擴大動態快閃記憶單元之動作餘裕。
(特徵二)
本發明之第一實施型態之動態快閃記憶單元具有形成於P型半導體基板之N型半導體阱層，其形成在形成於該N型半導體阱層內的P型半導體阱層內。再者，動態快閃記憶單元係在由該N型半導體阱層和P型半導體阱層所構成之雙重阱構造內複數個排列成行列狀而構成了區塊。藉此，源極線SL可依每區塊獨立地控制，可進行區塊抹除動作。再者，藉此，對於要抹除的區塊，可施加抹除動作於源極線SL，對於不抹除的區塊，可施加接地電壓。
(特徵三)
本發明之第一實施型態之動態快閃記憶單元雖於區塊抹除時對於選擇區塊內的源極線SL施加負電壓，但位元線BL未施加特定的DC電壓，設為浮動狀態。結果，電流不會從位元線BL流動至源極線SL。此外，抹除電壓VERA被施加於源極線SL，通道區域7的電位VFB係成為VFB=VERA+Vb，故P層的通道區域7、與位元線BL之N+層之間的PN接合係成為逆偏壓狀態。因此，對於位元線BL亦不需例如施加抹除電壓VERA的負電壓。結果，在連接於位元線BL的電路，例如，於感測放大器電路與位元線BL之間不需屏蔽負電壓而保護感測放大器電路的緩衝電路，電路設計可極為容易地進行。此外，由於不需緩衝電路，故晶片面積亦可隨之縮小，可廉價地提供動態快閃記憶單元。再者，由於不需緩衝電路，故可進行感測放大器電路之高速的感測動作。
(特徵四)若注意本發明之第一實施型態之動態快閃記憶單元之板線PL所連接之第一閘極導體層5a的作用，在動態快閃記憶單元進行寫入、讀取動作之際，字元線WL的電壓會上下振盪。此時，板線PL係負擔減低字元線WL與通道區域7之間之電容耦合比的作用。結果，可顯著地抑制字元線WL之電壓上下振盪之際之通道區域7之電壓變化的影響。藉此，可將顯示邏輯”0”和”1”之字元線WL之SGT電晶體的臨限值電壓差增大。此將關係到動態快閃記憶單元之動作餘裕的擴大。
(第二實施型態)
茲參照圖7來說明第二實施型態之動態快閃記憶單元之抹除偏壓產生電路。
圖7係顯示動態快閃記憶單元之抹除電壓產生電路30的電路圖。在圖7中，電晶體TR1至TR7、TR16係P通道MOS電晶體，電晶體TR8至T414、TR15、TR17至TR20係N通道MOS電晶體區域。電晶體TR1至TR14係構成了7段 的環形振盪器(ring oscillator)。由電晶體TR1至TR14所構成之環形振盪器的動作，係對於N通道MOS電晶體區域的閘極、P通道MOS電晶體的閘極分別輸入啟動信號FS和/FS，藉此開始振盪。環形振盪器的第四接點N4和第五接點N5，其環形振盪器之振盪波形的相位有360度×4/7的不同。利用此接近大約180度之相位的差異，使由電容器C1和C2、電晶體TR17至TR20所構成的泵電路動作，而產生抹除電壓VERA。
另外，圖7雖顯示了7段的環形振盪器作為抹除電壓產生電路30，但段數亦可從7段變更。此時，愈增多環形振盪器的段數，第四接點N4和第五接點N5的相位差愈接近180度。另一方面，泵電路的頻率降低。因此，考慮由所希望之區塊之N+層所形成的源極線SL、和P阱P-well的電容，可進行環形振盪器的段數變更、和伴隨此變更之泵電路的設計。
(特徵)
本發明之第二實施型態之動態快閃記憶單元之抹除偏壓產生電路係可考慮由所希望之區塊之圖6所示之N+層3a所形成的源極線SL、和P型半導體層(P-well)38的電容，進行環形振盪器的段數變更、和伴隨其之泵電路的設計。
(第三實施型態)
參照圖8A和圖8B說明第三實施型態之動態快閃記憶單元之區塊抹除動作。
圖8A(a)係顯示為了抹除區塊所選擇之記憶區塊的電路圖。在此，記憶區塊雖顯示了3行×3列之合計9個記憶單元CL11至CL33，但實際的記憶區塊係比此行列更大。在各記憶單元中，連接有源極線SL1至SL3、位元線BL1至BL3、板線PL1至PL3、字元線WL1至WL3。如圖8A(b)至(d)和圖8B所示，對於為了抹除區塊所選擇之記憶區塊的源極線SL1至SL3施加抹除電壓VERA。此時，位元線BL1至 BL3成為Vss，字元線WL1至WL3成為Vss。例如，Vss係0V。此外，對於板線PL1至PL3，雖無關於區塊抹除選擇的有無皆施加固定的電壓VPLL，但亦可對於所選擇之區塊的板線PL1至PL3施加VPLL，對於非選擇區塊的板線PL1至PL3施加Vss。如此，藉由控制信號線的電壓設定，蓄積於各記憶單元之浮體FB之邏輯記憶資料“1”和“0”即都成為“0”。因此，和邏輯記憶資料與寫入狀態“1”和抹除狀態“0”寫入動作為如何無關。抹除狀態“0”之浮體之通道區域7的電位係成為VERA+Vb。在此，例如，當設VERA=-3V、Vb=0.7V，浮體之通道區域7的電位即成為-2.3V。另外，Vb係成為源極線SL之N+層與浮體之通道區域7之間之PN接合的內建電壓，約為0.7V。當通道區域102被負偏壓為-2.3V時，字元線WL輸入之第二N通道MOS電晶體區域的臨限值電壓即因為逆接偏壓(back bias)效應而上升。
此外，由於抹除係以記憶區塊為單位來進行，故需要用以暫時記憶記憶區塊之資料的快取記憶體、和記憶區塊之邏輯位址物理位址轉換表，但此等亦可設置於動態快閃記憶裝置內，亦可設置於處理該動態快閃記憶裝置的系統內。
(特徵)
在本發明之第三實施型態之動態快閃記憶單元中，以源極線SL為首，由於可依每區塊獨立地控制屬於其他控制線之字元線WL、位元線BL、板線PL，故易於選擇要區塊抹除的區塊、不要區塊抹除的區塊，而可僅將要區塊抹除的區塊抹除。
(第四實施型態)
參照圖9A至圖9D來說明第四實施型態之動態快閃記憶單元之區塊改寫動作和區塊抹除動作。
在圖9A中，藉由控制器電路(申請專利範圍之「控制器電路」的一例)33、和邏輯/物理區塊位址轉換‧查找表(lookup table)電路(簡稱邏輯物理轉換表(申請專利範圍之「邏輯物理轉換表」的一例)32，恆常地管理記憶於邏輯區塊位址的資料是對應於動態快閃記憶體的哪一個物理區塊位址。此係為了在動態快閃記憶體中，與快閃記憶體同樣地就區塊的資料改寫，使用已抹除的區塊進行改寫，故需要恆常地管理邏輯區塊位址和物理區塊位址的對應關係之故。此控制器電路33、和邏輯物理轉換表32雖可設於動態快閃記憶單元的晶片內，但亦可如圖9A所示設於晶片外。來自邏輯物理轉換表32的命令，係輸入於區塊位址解碼器電路34，且從區塊BLK00至BLK33之中選擇要進行改寫的區塊、和要進行抹除的區塊。
茲使用圖9B、圖9C和圖9D，具體地說明伴隨著記憶資料之改寫的抹除動作。在圖9B中，動態快閃記憶單元之區塊BLK00至BLK33之4×4=16區塊中之區塊BLK01和BLK13係已抹除後的區塊，在其他區塊中記憶有資料。例如，假設自控制器電路33發出改寫區塊BLK21之記憶資料的命令的情形。首先控制器電路33係參照邏輯物理轉換表32，找出哪一個區塊為已抹除的區塊。接著找出所希望之已抹除的區塊BLK01。
之後，如圖9C所示，要進行改寫之區塊BLK21內之不進行改寫的資料，係被複製至已抹除的區塊BLK01，且將要進行改寫之關於字元線WL的頁資料新寫入於區塊BLK01。
之後，如圖9D所示，當區塊BLK21至區塊BLK01的資料複製、區塊BLK01內之新資料的寫入結束，區塊BLK21內之舊的記憶資料即被區塊抹除。再者，物理區塊BLK01係經由控制器電路33被登錄於轉換表32。
另外，在圖9B、圖9C和圖9D中，當選擇一個區塊BLK21，且區塊BLK21至區塊BLK01的資料複製、區塊BLK01內之新資料的寫入結束，區塊BLK21內之舊的記憶資料即進行區塊抹除，但區塊抹除亦可同時選擇至少一個以上的複數個區塊而進行區塊抹除。
另外，在快閃記憶體中，雖進行與圖9B、圖9C、圖9D中所說明之區塊改寫和區塊抹除相同的動作，但在快閃記憶體中，除該動作外，還以控制器電路依每一區塊監控管理已改寫了幾次。此係在快閃記憶體中施加高電場，且經由隧道氧化膜進行蓄積於儲存節點(storage node)之電子的出入。因此，在規格上決定了關於隧道氧化膜之改寫的壽命。然而，在本實施型態之動態快閃記憶單元中，係以遠低於快閃記憶體的低電場進行改寫。因此，在可靠性上不需規定每一區塊的改寫次數限制。
另外，在圖9B、圖9C和圖9D所說明之區塊改寫和區塊抹除動作中，會有需要暫時保管要進行改寫之區塊之記憶資料的快取記憶體(未圖示)的情形。該快取記憶體係可設於本實施型態之動態快閃記憶體之晶片內或晶片外。
此外，邏輯物理轉換表32、或前述快取記憶體亦能夠以可高速存取動態快閃記憶單元之記憶單元陣列來構成。
此外，亦可為了保持區塊內的記憶資料而進行每一區塊的重新整理(refresh)動作。在此情形下，由於在該物理位址的區塊內進行重新整理，故亦可不進行區塊改寫動作或區塊抹除動作。
(特徵)
在第四實施型態的動態快閃記憶單元中，儘管為揮發性記憶體，卻能夠實現習知中屬於只有非揮發性記憶體之快閃記憶體所具有之功能之區塊改寫動作和區塊抹除動作，且可提供可進行更高集積化的記憶單元。
(其他實施型態)
另外，在本發明中雖形成了Si柱，但亦可為由Si以外之半導體材料所構成的半導體柱。此點在本發明之其他實施型態中亦復相同。
此外，第四實施型態之圖9A之邏輯物理轉換表雖設於半導體記憶裝置晶片外，但亦可設於半導體記憶裝置內的晶片內。此點在本發明之其他實施型態中亦復相同。
此外，第四實施型態之圖9A之邏輯物理轉換表的記憶元件亦可由可進行高速存取的動態快閃記憶體來構成。此點在本發明之其他實施型態中亦復相同。
此外，亦可依第四實施型態之圖9A之每一區塊BLK00至BLK33設置計時器電路，而依據該計時器電路的指示重新整理各區塊。此點在本發明之其他實施型態中亦復相同。
此外，在縱型NAND(反及)型快閃記憶體電路中，係以半導體柱為通道，朝垂直方向形成複數段由包圍該半導體柱之通道氧化層、電荷蓄積層、層間絕緣層、控制導體層所構成的記憶單元。在此等記憶單元之兩端的半導體柱中，具有對應源極的源極線雜質層、及對應汲極的位元線雜質層。此外，相對於一個記憶單元，若該兩側之記憶單元的一方為源極，則另一方則發揮作為汲極的作用。如此，縱型NAND型快閃記憶體電路係SGT電路的一種。因此，本發明亦可應用於與NAND型快閃記憶體電路的混合電路。
此外，亦可在“1”寫入中，藉由非專利文獻14所記載之使用閘極引發汲極洩漏電流的撞擊游離化現象而產生電子、電洞對，且以所產生的電洞群充滿浮體FB內。此點在本發明之其他實施型態中亦復相同。
此外，在圖1中，即使是在使N+層3a、3b、P層Si柱2之各個導電型之極性相反的構造中，亦進行動態快閃記憶體動作。此時，在屬於N型的Si柱2中，多數載子係成為電子。因此，因為撞擊游離化所產生的電子群被蓄積於通道區域7中而設定“1”狀態。
此外，本發明在不脫離本發明之廣義的精神與範圍下，亦可進行各種實施型態及變更。此外，上述的實施型態，係用以說明本發明之一實施例者，非限定本發明的範圍。上述實施例及變形例係可任意地組合。再者，視需要而去除上述實施型態之構成要件的一部分，亦均屬本發明之技術思想的範圍內。
[產業上的可利用性]
依據本發明之半導體記憶單元及半導體記憶裝置，可獲得高密度而且高性能之使用了SGT之記憶裝置的動態快閃記憶體。
3a:N+層
7:通道區域
9:電洞群
30:抹除電壓產生電路
35:位準轉換電路
36:P型半導體基板
37:N型半導體層
38:P型半導體層
BL0至BL3:位元線
BLKAdd:區塊位址
CL0至CL3:記憶單元
SL:源極線
PL:板線
VERA:負電壓
WL:字元線

Claims (8)

  1. 一種半導體元件記憶單元，係具備形成於基板的第一雜質阱層、和形成於前述第一雜質阱層內的第二雜質阱層，且具有：半導體基體，係在前述第二雜質阱層之上，相對於前述基板朝垂直方向站立或朝水平方向延伸；第一雜質層和第二雜質層，係位於前述半導體基體的兩端；第一閘極絕緣層，係以包圍前述第一雜質層與前述第二雜質層之間之前述半導體基體之側面的一部分或全部之方式接觸或接近前述第一雜質層；第二閘極絕緣層，係以包圍前述前述半導體基體之側面的一部分或全部之方式與前述第一閘極絕緣層相連，而且接觸或接近前述第二雜質層；第一閘極導體層，係覆蓋前述第一閘極絕緣層；第二閘極導體層，係覆蓋前述第二閘極絕緣層；及通道半導體層，為前述半導體基體被前述第一閘極絕緣層和前述第二閘極絕緣層所覆蓋而成者；且前述半導體元件記憶單元係控制施加於前述第一閘極導體層、前述第二閘極導體層、前述第一雜質層和前述第二雜質層的電壓，而在前述通道半導體層的內部保持因為撞擊游離化現象、或閘極引發汲極洩漏電流所形成的電洞群，將前述通道半導體層之電壓設為比前述第一雜質層和前述第二雜質層之一方或兩方之電壓更高之第一資料保持電壓，以進行記憶體寫入動作；且控制施加於前述第一雜質層、前述第二雜質層、前述第一閘極導體層和前述第二閘極導體層的電壓，而從前述第一雜質層和前述第二雜質層的一方或兩 方移除前述電洞群中之殘存電洞群，將前述通道半導體層的電壓設為比前述第一資料保持電壓低之第二資料保持電壓，以進行記憶體抹除動作。
  2. 如請求項1所述之半導體元件記憶單元，其中，前述基板係P型半導體基板，前述第一雜質阱層係N型半導體層，前述第二雜質阱層係P型半導體層，於前述抹除動作時對於前述P型第二雜質阱層施加負電壓。
  3. 如請求項1或2所述之半導體元件記憶單元，其中，前述第一閘極導體層與前述通道半導體層之間的第一閘極電容係比前述第二閘極導體層與前述通道半導體層之間的第二閘極電容更大。
  4. 一種半導體元件記憶裝置，係將請求項1至3中任一項所述之半導體元件記憶單元呈行列狀地排列複數個而作成區塊，且於前述記憶體抹除動作之際對於前述區塊內之所有前述半導體記憶單元，從前述第一雜質層和前述第二雜質層的一方或兩方移除前述電洞群中之殘存電洞群，以進行區塊抹除動作。
  5. 如請求項4所述之半導體元件記憶裝置，其中，前述第一雜質層係連接於源極線，前述第二雜質層係連接於位元線，前述第一閘極導體層和前述第二閘極導體層係一方連接於字元線，另一方連接於第一驅動控制線，前述源極線係在前述區塊內共通，藉由施加於前述源極線、前述位元線、前述第一驅動控制線和前述字元線的電壓，選擇性地進行前述區塊抹除動作和前述記憶體寫入動作。
  6. 如請求項4或5所述之半導體元件記憶裝置，係包含使前述區塊之物理位址和邏輯位址對應的邏輯物理轉換表、以及管理前述邏輯物理轉換表的控制器電路；前述邏輯物理轉換表和前述控制器電路之一方或兩方係設於前述區塊外或前述區塊內的任一方。
  7. 如請求項4或5所述之半導體元件記憶裝置，其中，前述區塊抹除動作係對於前述區塊內的前述源極線施加抹除電壓，且使前述位元線成為浮動狀態。
  8. 一種半導體元件記憶裝置，係設置複數個請求項4至7中任一項中所述之區塊；更包含抹除電壓產生電路、以及位準轉換電路；在前述區塊抹除中，將前述抹除電壓產生電路所輸出的抹除電壓，透過前述位準轉換電路而施加於要選擇性地被抹除之第一區塊內之前述第一雜質層和前述第二雜質層的一方或兩方，移除前述電洞群中之殘存電洞群，以進行區塊抹除動作；將接地電壓透過前述位準轉換電路而施加於要選擇性地被抹除之第二區塊內之前述第一雜質層和前述第二雜質層的一方或兩方，而不進行區塊抹除動作。
TW111101302A 2021-02-02 2022-01-12 半導體元件記憶單元及半導體元件記憶裝置 TWI807584B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
PCT/JP2021/003695 WO2022168149A1 (ja) 2021-02-02 2021-02-02 半導体メモリセル及び半導体メモリ装置
WOPCT/JP2021/003695 2021-02-02

Publications (2)

Publication Number Publication Date
TW202247175A TW202247175A (zh) 2022-12-01
TWI807584B true TWI807584B (zh) 2023-07-01

Family

ID=81291713

Family Applications (1)

Application Number Title Priority Date Filing Date
TW111101302A TWI807584B (zh) 2021-02-02 2022-01-12 半導體元件記憶單元及半導體元件記憶裝置

Country Status (4)

Country Link
US (1) US20230377636A1 (zh)
JP (1) JP7057034B1 (zh)
TW (1) TWI807584B (zh)
WO (1) WO2022168149A1 (zh)

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW569436B (en) * 2001-04-06 2004-01-01 Macronix Int Co Ltd Nonvolatile memory structure and the application method thereof
JP2006080280A (ja) * 2004-09-09 2006-03-23 Toshiba Corp 半導体装置およびその製造方法
WO2006054605A1 (ja) * 2004-11-16 2006-05-26 Nec Corporation 不揮発性半導体記憶装置およびその製造方法
JP2008218556A (ja) * 2007-03-01 2008-09-18 Toshiba Corp 半導体記憶装置

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW569436B (en) * 2001-04-06 2004-01-01 Macronix Int Co Ltd Nonvolatile memory structure and the application method thereof
JP2006080280A (ja) * 2004-09-09 2006-03-23 Toshiba Corp 半導体装置およびその製造方法
WO2006054605A1 (ja) * 2004-11-16 2006-05-26 Nec Corporation 不揮発性半導体記憶装置およびその製造方法
JP2008218556A (ja) * 2007-03-01 2008-09-18 Toshiba Corp 半導体記憶装置

Also Published As

Publication number Publication date
WO2022168149A1 (ja) 2022-08-11
TW202247175A (zh) 2022-12-01
JP7057034B1 (ja) 2022-04-19
US20230377636A1 (en) 2023-11-23
JPWO2022168149A1 (zh) 2022-08-11

Similar Documents

Publication Publication Date Title
TWI793973B (zh) 半導體元件記憶裝置
TWI815350B (zh) 半導體元件記憶裝置
TWI806510B (zh) 具有記憶元件的半導體裝置
TWI823293B (zh) 半導體元件記憶裝置
TWI795167B (zh) 半導體元件記憶裝置
TWI813133B (zh) 半導體元件記憶裝置
TW202327028A (zh) 使用半導體元件之記憶裝置
TW202305797A (zh) 半導體元件記憶裝置
TWI807584B (zh) 半導體元件記憶單元及半導體元件記憶裝置
TWI793968B (zh) 半導體元件記憶裝置
TWI807586B (zh) 半導體元件記憶裝置
TWI799077B (zh) 半導體元件記憶裝置
TWI824574B (zh) 使用半導體元件的記憶裝置
TWI806354B (zh) 半導體元件記憶裝置
TWI813346B (zh) 使用半導體元件的記憶裝置
TWI787046B (zh) 半導體元件記憶裝置
TWI807874B (zh) 使用半導體元件的記憶裝置
TWI806427B (zh) 半導體元件記憶裝置
TWI806598B (zh) 使用半導體元件的記憶裝置
TW202306178A (zh) 使用半導體元件的記憶裝置的製造方法
TW202247177A (zh) 半導體元件記憶裝置