TW202306178A - 使用半導體元件的記憶裝置的製造方法 - Google Patents

使用半導體元件的記憶裝置的製造方法 Download PDF

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Abstract

本發明具有：在P層基板20上形成與源極線SL相連的N+層21A、Si柱25a至25d、與位元線BL1,BL2相連的N+層23A至23D、圍繞Si柱25a至25d的下部及上部之HfO2層30a,32、與板線PL相連的TiN層31a、以及與字元線WL1,WL2相連的TiN層33a,33b之步驟，且形成圍繞Si柱25a至25d而堆積成的P層27a至27d，而形成配置成矩陣狀的複數個動態快閃記憶單元。

Description

使用半導體元件的記憶裝置的製造方法
本發明係關於使用半導體元件的記憶裝置的製造方法。
近年來，在LSI(Large Scale Integration)技術開發上，一直在追求記憶體元件的高度積體化及高性能化。
通常的平面型MOS電晶體，通道係在沿著半導體基板的上表面之水平方向延伸。相對於此，SGT的通道係在與半導體基板的上表面垂直的方向延伸(參照例如專利文獻1、非專利文獻1)。因此，與平面型MOS電晶體相比，SGT可做到半導體裝置的高密度化。將此SGT用作為選擇電晶體，可進行：連接有電容(Capacitor)的DRAM(Dynamic Random Access Memory，動態隨機存取記憶體；參照例如非專利文獻2)、連接有電阻值變化元件的PCM(Phase Change Memory，相變化記憶體；參照例如非專利文獻3)、RRAM(Resistive Random Access Memory，電阻式隨機存取記憶體；參照例如非專利文獻4)、利用電流使磁化方向變化而使電阻值變化之MRAM(Magneto-resistive Random Access Memory，磁阻式隨機存取記憶體；參照例如非專利文獻5)等的高度積體化。另外，還有不 具有電容，只用一個MOS電晶體構成的DRAM記憶單元(參照非專利文獻6)等。本案係關於不具有電阻值變化元件、電容之可只用MOS電晶體構成之動態快閃記憶體(Dynamic Flash Memory)。
圖6顯示前述的不具有電容之只用一個MOS電晶體構成的DRAM記憶單元的寫入動作，圖7顯示動作上的問題點，圖8顯示讀出動作(參照非專利文獻7至10)。
圖6顯示DRAM記憶單元的寫入動作。圖6(a)顯示寫入“1”狀態。此處，記憶單元(Memory Cell)係形成於SOI(絕緣層上覆矽)基板100，由與源極線SL連接的源極N+層103(以下將包含有高濃度的施體雜質之半導體區域稱為「N+層」)、與位元線BL連接的汲極N+層104、與字元線WL連接的閘極導電層105及MOS電晶體110a的浮體(Floating Body)102所構成，並不具有電容，只用一個MOS電晶體110a構成DRAM的記憶單元。浮體102正下方，係與SOI基板的SiO2層100相接。在進行此只用一個MOS電晶體110a構成的記憶單元的“1”之寫入之際，係使MOS電晶體110a在飽和區域動作。亦即，在從源極N+層103開始延伸的電子的通道107會有夾止點108，並不會到達與位元線BL連接的汲極N+層104。如此使與汲極N+層104連接的位元線BL及與閘極導電層105連接的字元線WL都為高電壓，使閘極電壓為汲極電壓的約1/2程度而使MOS電晶體110a動作，則在汲極N+層104附近的夾止點108，電場強度會最大。於是，從源極N+層103往汲極N+層104流動之受到加速的電子會撞擊Si的晶格，撞擊時喪失的運動能量會使得電子-電洞對產生。產生的大部分的電子(未圖示)會到達汲極N+層104。極小部分的極熱電子會越過閘極氧化膜109而到 達閘極導電層105。另外，同時產生的電洞106則是使得浮體102充電。在本情況，因為浮體102為P型Si，所以產生的電洞106使得多數載子更增多。當浮體102中充滿了產生的電洞群106，使得浮體102的電壓變高到比源極N+層103高出Vb以上，再產生出的電洞106就會放電到源極N+層103。此處，Vb為源極N+層103與P層的浮體102之間的PN接面的內建電壓(Built-in Voltage)，約為0.7V。圖6(b)顯示產生的電洞群106將浮體102充電到飽和的情形。
接著，利用圖6(c)來說明記憶單元110的寫入“0”動作。對於共通的選擇字元線WL，隨機存在有寫入“1”的記憶單元110a及寫入“0”的記憶單元110b。圖6(c)顯示的是從寫入“1”狀態改寫為寫入“0”狀態的情形。在寫入“0”時，使位元線BL的電壓為負偏壓，使汲極N+層104與P層的浮體102之間的PN接面為順偏壓。如此一來，預先於先前的週期在浮體102產生的電洞106會流到與位元線BL連接的汲極N+層104。當寫入動作結束，就得到充滿了產生的電洞106之記憶單元110a(圖6(b))、及產生的電洞106被吐出的記憶單元110b(圖6(c))這兩種記憶單元的狀態。充滿了電洞106的記憶單元110a的浮體102的電位係比不具有所產生的電洞的浮體102還要高。因此，記憶單元110a的閾值電壓會比記憶單元110b的閾值電壓還要低。圖6(d)顯示該情形。
接著，利用圖7來說明此只用一個MOS電晶體構成的記憶單元的動作上的問題點。如圖7(a)所示，浮體102的電容CFB為與字元線WL連接的閘極與浮體102之間的電容CWL、與源極線SL連接的源極N+層103與浮體102之間的PN接面的接面電容CSL、與位元線BL連接的汲極N+層 104與浮體102之間的PN接面的接面電容CBL的總和，如以下的式(1)所示。
CFB=CWL+CBL+CSL (1)
因此，寫入時當字元線電壓VWL振盪，作為記憶單元的記憶節點(Node)之浮體102的電壓也會受其影響。圖7(b)顯示其情形。寫入時當字元線電壓VWL從0V升高到VProgWL，浮體102的電壓VFB會因為與字元線WL的電容耦合而從字元線電壓VWL變化之前的初始狀態的電壓VFB1升高到VFB2。其電壓變化量△VFB如以下的式(2)所示。
△VFB=VFB2-VFB1=CWL/(CWL+CBL+CSL)×VProgWL (2)
此處，如以下的式(3)所示。
β=CWL/(CWL+CBL+CSL) (3)
將β稱為耦合率。在如此的記憶單元中，CWL的貢獻率較大，例如CWL：CBL：CSL=8：1：1。在此情況，β=0.8。字元線WL從例如寫入時的5V，在寫入結束後降到0V的話，由於字元線WL與浮體102的電容耦合，浮體102會受到5V×β=4V之振盪雜訊。因此，會有：很難取得夠大的寫入時的浮體的“1”電位與“0”電位的電位差裕度(margin)之問題點。
圖8顯示讀出動作，圖8(a)顯示寫入“1”狀態，圖8(b)顯示寫入“0”狀態。實際上，即便在寫入“1”時將Vb寫入浮體102，當字元線在寫入結束回到0V，浮體102一樣會降為負偏壓。在寫入“0”之際，會變為負更多的負偏壓，所以如圖8(c)所示，在寫入之際無法有夠大的“1”與“0”的 電位差裕度。此動作裕度之不足是本DRAM記憶單元的大問題。此外，還有如何將該DRAM記憶單元高密度化之課題。
另外，還有一種在SOI(Silicon on Insulator)層使用兩個MOS電晶體而形成一個記憶單元之雙電晶體(Twin-Transistor)記憶元件(參照例如專利文獻4、5)。此等元件係使分隔兩個MOS電晶體的浮體通道之作為源極或汲極的N+層與絕緣層相接而形成。藉由此N+層之與絕緣層相接，使兩個MOS電晶體的浮體通道係互相電性分離。作為訊號電荷的電洞群係僅蓄積於一方的電晶體的浮體通道。如前述，因為鄰接的MOS電晶體之對於閘極電極的脈衝電壓的施加，蓄積有電洞之浮體通道的電壓會如同式(2)所示的一樣大幅地變化。因而，會如前面利用圖6至8說明的一樣，有無法取得夠大的寫入之際的“1”與“0”的動作裕度的課題(參照非專利文獻11，Fig.8)。
[先前技術文獻]
[專利文獻]
[專利文獻1]日本特開平2-188966號公報
[專利文獻2]日本特開平3-171768號公報
[專利文獻3]日本特許第3957774號公報
[專利文獻4]US2008/0137394 A1
[專利文獻5]US2003/0111681 A1
[非專利文獻]
[非專利文獻1]Hiroshi Takato, Kazumasa Sunouchi, Naoko Okabe, Akihiro Nitayama, Katsuhiko Hieda, Fumio Horiguchi, and Fujio Masuoka: IEEE Transaction on Electron Devices, Vol.38, No.3, pp.573-578 (1991).
[非專利文獻2]H. Chung, H. Kim, H. Kim, K. Kim, S. Kim, K. Dong, J. Kim, Y.C. Oh, Y. Hwang, H. Hong, G. Jin, and C. Chung: “4F2 DRAM Cell with Vertical Pillar Transistor(VPT),” 2011 Proceeding of the European Solid-State Device Research Conference, (2011).
[非專利文獻3]H. S. Philip Wong, S. Raoux, S. Kim, Jiale Liang, J. R. Reifenberg, B. Rajendran, M. Asheghi and K. E. Goodson: “Phase Change Memory,” Proceeding of IEEE, Vol.98, No 12, December, pp.2201-2227 (2010).
[非專利文獻4]T. Tsunoda, K.Kinoshita, H. Noshiro, Y. Yamazaki, T. Iizuka, Y. Ito, A. Takahashi, A. Okano, Y. Sato, T. Fukano, M. Aoki, and Y. Sugiyama: “Low Power and high Speed Switching of Ti-doped NiO ReRAM under the Unipolar Voltage Source of less than 3V,” IEDM (2007).
[非專利文獻5]W. Kang, L. Zhang, J. Klein, Y. Zhang, D. Ravelosona, and W. Zhao: “Reconfigurable Codesign of STT-MRAM Under Process Variations in Deeply Scaled Technology,” IEEE Transaction on Electron Devices, pp.1-9 (2015).
[非專利文獻6]M. G. Ertosum, K. Lim, C. Park, J. Oh, P. Kirsch, and K. C. Saraswat: “Novel Capacitorless Single-Transistor Charge-Trap DRAM (1T CT DRAM) Utilizing Electron,” IEEE Electron Device Letter, Vol. 31, No.5, pp.405-407 (2010).
[非專利文獻7]E. Yoshida, and T. Tanaka: “A Capacitorless 1T-DRAM Technology Using Gate-Induced Drain-Leakage (GIDL) Current for Low-Power and High-Speed Embedded Memory,” IEEE Transactions on Electron Devices, Vol. 53, No. 4, pp. 692-697,Apr. 2006.
[非專利文獻8]T. Ohsawa, K. Fujita, T. Higashi, Y. Iwata, T. Kajiyama, Y. Asao, and K. Sunouchi: “Memory design using a one-transistor gain cell on SOI,” IEEE JSSC, vol.37, No.11, pp1510-1522 (2002).
[非專利文獻9]T. Shino, N. Kusunoki, T. Higashi, T. Ohsawa, K. Fujita, K. Hatsuda, N. Ikumi, F. Matsuoka, Y. Kajitani, R. Fukuda, Y. Watanabe, Y. Minami, A. Sakamoto, J. Nishimura, H. Nakajima, M. Morikado, K. Inoh, T. Hamamoto, A. Nitayama: “Floating Body RAM Technology and its Scalability to 32nm Node and Beyond,” IEEE IEDM (2006).
[非專利文獻10]E. Yoshida: “A Capacitorless 1T-DRAM Technology Using Gate-Induced Drain-Leakage (GIDL) Current for Low-Power and High-Speed Embedded Memory,” IEEE IEDM (2006).
[非專利文獻11]F. Morishita, H. Noda, I. Hayashi, T. Gyohten, M. Okamoto, T. Ipposhi, S. Maegawa, K. Dosaka, and K. Arimoto: “Capacitorless Twin-Transistor Random Access Memory (TTRAM) on SOI,”IEICE Trans. Electron., Vol. E90-c., No.4 pp.765-771 (2007)
在採用SGT之記憶裝置中，沒有電容之一個電晶體型的DRAM(增益單元(Gain Cell))，具有：字元線與浮動狀態的SGT的基體(body)的電容耦合很大，若在資料讀出時、寫入時使字元線的電位振盪，就會直接成為雜訊而傳到SGT基體之問題點。因而，會引起誤讀出、誤改寫記憶資料之問題，使得沒有電容的一個電晶體型的DRAM(增益單元)的實用化變困難。因此，不僅必須使DRAM記憶單元高性能化及高密度化，也必須解決此一問題。
為了解決上述的課題，本發明提供一種使用半導體元件的記憶裝置的製造方法(第一發明)，該記憶裝置係構成有第一閘極導體層、第二閘極導體層、第一雜質層及第二雜質層，且構成為透過控制施加於前述第一閘極導體層、前述第二閘極導體層、前述第一雜質層及前述第二雜質層的電壓，而進行資料寫入動作、資料讀出動作及資料抹除動作，該製造方法係具有：
在基板上形成朝垂直方向豎立的第一半導體層之步驟；
圍繞前述第一半導體層而形成第二半導體層，以形成由前述第一半導體層與前述第二半導體層所構成的第一半導體柱之步驟；
圍繞前述第二半導體層的下部而形成第一閘極絕緣層之步驟；
圍繞前述第一閘極絕緣層而形成前述第一閘極導體層之步驟；
將垂直方向上比前述第一閘極導體層還要上方的前述第二半導體層去除掉或使之殘留之步驟；
形成第二閘極絕緣層之步驟，該第二閘極絕緣層係與前述第一閘極絕緣層相連，且圍繞前述第二半導體層或前述第一半導體層的上部；
形成第二閘極導體層之步驟，該第二閘極導體層係圍繞前述第二閘極絕緣層，且與前述第一閘極導體層相分離；
在形成前述第一半導體柱之前或形成前述第一半導體柱之後，在前述第一半導體柱的底部形成前述第一雜質層之步驟；以及
在形成前述第一半導體柱之前或形成前述第一半導體柱之後，在前述第一半導體柱的頂部形成前述第二雜質層之步驟(第一發明)。
第二發明係在上述的第一發明中，具有：
在形成前述第一半導體層之前，在前述基板上形成第三雜質層之步驟；以及
在形成前述第一半導體柱之後，進行加熱步驟，使屬於前述第三雜質層中的多數載子之雜質原子從前述第三雜質層擴散到前述第一半導體層及前述第二半導體層而形成前述第一雜質層之步驟(第二發明)。
第三發明係在上述的第一發明中，具有：
在前述第一半導體層上形成第四雜質層之步驟；以及
在形成前述第一半導體柱之後，進行加熱步驟，使屬於前述第四雜質層中的多數載子之雜質原子從前述第四雜質層擴散到前述第一半導體層及 在前述的使之殘留的情況的前述第二半導體層而形成前述第二雜質層之步驟(第三發明)。
第四發明係在上述的第一發明中，具有：
在形成前述第二閘極絕緣層之前，將露出的前述第二半導體層的一部分或全部去除掉之步驟(第四發明)。
第五發明係在上述的第一發明中，將前述第一半導體層的雜質濃度形成得比前述第二半導體層的雜質濃度高(第五發明)。
第六發明係在上述的第一發明中，具有：
在形成前述第二閘極絕緣層之後形成第一導體層之步驟，該第一導體層係圍繞前述第二閘極絕緣層，且其上表面位置在前述第二雜質層的下端附近；
形成第一遮罩材料層之步驟，該第一遮罩材料層係在前述第一導體層上且至少圍繞前述第二雜質層；以及
以前述第一遮罩材料層作為遮罩，對前述第一導體層進行蝕刻而形成前述第二閘極導體層之步驟(第六發明)。
第七發明係在上述的第六發明中，具有：
形成第二導體層之步驟，該第二導體層係圍繞前述第一閘極絕緣層，且其上表面位於前述第一閘極導體層的上表面；以及
以前述第一遮罩材料層作為遮罩而對前述第一導體層、前述第二閘極絕緣層及前述第二導體層進行蝕刻之步驟，
經過蝕刻的前述第二導體層成為前述第一閘極導體層(第七發明)。
第八發明係在上述的第三發明中，具有：
在前述第四雜質層之上形成第二遮罩材料層之步驟；
以前述第二遮罩材料層作為蝕刻遮罩而形成前述第四雜質層及前述第一半導體層之步驟；
對前述第二遮罩材料層進行蝕刻而形成第一接觸孔之步驟；以及
形成經由前述第一接觸孔而與前述第二雜質層相連的第一導體配線層之步驟(第八發明)。
第九發明係在上述的第一發明中，前述第一雜質層係與源極線相連，前述第二雜質層係與位元線相連，前述第一閘極導體層係與第一驅動控制線相連，前述第二閘極導體層係與字元線相連(第九發明)。
第十發明係在上述的第一發明中，形成進行前述資料寫入動作及前述資料抹除動作之前述第一閘極導體層、前述第二閘極導體層、前述第一雜質層及前述第二雜質層，且前述資料寫入動作係使藉由撞擊游離化現象或藉由閘極引發汲極漏電流而形成的屬於前述第一半導體柱中的多數載子之電洞群或電子群保持於前述半導體柱的內部，前述資料抹除動作係控制施加於前述第一閘極導體層、前述第二閘極導體層、前述第一雜質層及前述第二雜質層的電壓，將屬於前述第一半導體柱中的多數載子之前述電洞群或前述電子群從前述第一半導體柱的內部去除掉。(第十發明)。
1,20:基板
2,25a至25d:Si柱
3a,3b,21,23,21a,21A,23a,23b,23c,23d,23A,23B,23C,23D:N+層
4a:第一閘極絕緣層
4b:第二閘極絕緣層
5a:第一閘極導體層
5b:第二閘極導體層
6:絕緣層
7a,7b,22,22a,22b,22c,22d,27,27a,27b,27c,27d:P層
8:通道區域
9:動態快閃記憶單元
11:電洞群
12a,12b:反轉層
13:夾止點
SL:源極線
PL:板線
WL,WL1,WL2:字元線
BL,BL1,BL2:位元線
24aa,24ab,24ba,24bb:遮罩材料層
29,34:SiO2層
30,30a,32:HfO2層
31a,33a,33b:TiN層
35a,35b:SiN層
37aa,37ab,37ba,37bb:接觸孔
38a,38b:導體電極層
圖1係第一實施型態之具有SGT的記憶裝置的構造圖。
圖2係用來說明第一實施型態之具有SGT的記憶裝置的抹除動作機制之圖。
圖3係用來說明第一實施型態之具有SGT的記憶裝置的寫入動作機制之圖。
圖4A係用來說明第一實施型態之具有SGT的記憶裝置的讀出動作機制之圖。
圖4B係用來說明第一實施型態之具有SGT的記憶裝置的讀出動作機制之圖。
圖5A係顯示第一實施型態之具有SGT的記憶裝置的製造方法之構造圖。
圖5B係顯示第一實施型態之具有SGT的記憶裝置的製造方法之構造圖。
圖5C係顯示第一實施型態之具有SGT的記憶裝置的製造方法之構造圖。
圖5D係顯示第一實施型態之具有SGT的記憶裝置的製造方法之構造圖。
圖5E係顯示第一實施型態之具有SGT的記憶裝置的製造方法之構造圖。
圖5F係顯示第一實施型態之具有SGT的記憶裝置的製造方法之構造圖。
圖5G係顯示第一實施型態之具有SGT的記憶裝置的製造方法之構造圖。
圖6係顯示習知例的不具有電容的DRAM記憶單元的寫入動作之圖。
圖7係用來說明習知例的不具有電容的DRAM記憶單元的動作上的問題點之圖。
圖8係顯示習知例的不具有電容的DRAM記憶單元的讀出動作之圖。
以下，參照圖式來說明與本發明的使用半導體元件的記憶裝置(以下稱為動態快閃記憶體)的構造、驅動方式及製造方法。
(第一實施型態)
利用圖1至圖5G，說明本發明的第一實施型態之動態快閃記憶單元的構造及動作機制及製造方法。利用圖1來說明動態快閃記憶單元的構造。然後，利用圖2來說明資料抹除動作機制，利用圖3來說明資料寫入動作機制，利用圖4A及圖4B來說明資料讀出動作機制。然後，利用圖5A至圖5G來說明動態快閃記憶體的製造方法。
圖1顯示本發明的第一實施型態之動態快閃記憶單元的構造。在基板1(申請專利範圍中的「基板」的一例)上有N+層3a(申請專利範圍中的「第一雜質層」的一例)。在N+層3a上有矽半導體柱2(申請專利範圍中的「第一半導體柱」的一例)(以下將矽半導體柱稱為「Si柱」)。Si柱2從俯視觀看時，係具有位於中央部之P層7a(申請專利範圍中的「第一半導體層」的一例)(以下將包含有受體雜質之半導體區域稱為「P層」)、以及圍繞P層7a之P層7b(申請專利範圍中的「第二半導體層」的一例)。另外，在Si柱2之上有N+層3b(申請專利範圍中的「第二雜質層」的一 例)。N+層3a、N+層3b間的Si柱2的部分成為通道區域8。另外，有第一閘極絕緣層4a(申請專利範圍中的「第一閘極絕緣層」的一例)圍繞Si柱2的下部，有第二閘極絕緣層4b(申請專利範圍中的「第二閘極絕緣層」的一例)圍繞Si柱2的上部，有第一閘極導體層5a(申請專利範圍中的「第一閘極導體層」的一例)圍繞第一閘極絕緣層4a，有第二閘極導體層5b(申請專利範圍中的「第二閘極導體層」的一例)圍繞第二閘極絕緣層4b。而且，第一閘極導體層5a與第二閘極導體層5b係由絕緣層6使之相分離。如此而形成由N+層3a、N+層3b、P層7a、P層7b、第一閘極絕緣層4a、第二閘極絕緣層4b、第一閘極導體層5a及第二閘極導體層5b所構成之動態快閃記憶單元9。
另外，如圖1所示，N+層3a係與源極線SL(申請專利範圍中的「源極線」的一例)連接，N+層3b係與位元線BL(申請專利範圍中的「位元線」的一例)連接，第一閘極導體層5a係與板線PL(申請專利範圍中的「第一驅動控制線」的一例)連接，第二閘極導體層5b係與字元線WL(申請專利範圍中的「字元線」的一例)連接。而且，希望具有的構造係：與板線PL連接的第一閘極導體層5a的閘極電容係比與字元線WL連接的第二閘極導體層5b的閘極電容大之構造。在記憶裝置中，係在基板1上配置有複數個排列成二維矩陣狀的上述的動態快閃記憶單元。
另外，圍繞P層7a之P層7b只要至少存在於為第一閘極絕緣層4a所圍繞的部分即可。在為第二閘極絕緣層4b所圍繞的部分，可有P層7b，亦可沒有P層7b。另外，可使P層7a的受體雜質濃度比P層7b高。
在圖1中，係將第一閘極導體層5a的閘極長度形成得比第二閘極導體層5b的閘極長度長，來使得與板線PL連接的第一閘極導體層5a的閘極電容比與字元線WL連接的第二閘極導體層5b的閘極電容大。除此之外，亦可將第一閘極絕緣層4a的閘極絕緣膜的膜厚形成得比第二閘極絕緣層4b的閘極絕緣膜的膜厚薄，而不是使第一閘極導體層5a的閘極長度比第二閘極導體層5b的閘極長度長。另外，亦可使第一閘極絕緣層4a的介電常數比第二閘極絕緣層4b的介電常數大。還可組合變化閘極導體層5a,5b的長度、閘極絕緣層4a,4b的膜厚、介電常數的值的各種組合，來使第一閘極導體層5a的閘極電容比第二閘極導體層5b的閘極電容大。
此外，可將第一閘極導體層5a分割為兩個以上，並使之分別作為板線的導體電極而同步或非同步地動作。同樣，可將第二閘極導體層5b分割為兩個以上，並使之分別作為字元線的導體電極而同步或非同步地動作。如此，也一樣可做到動態快閃記憶體動作。
利用圖2來說明抹除動作機制。N+層3a與N+層3b間的通道區域8係電性地與基板1分離而成為浮體(Floating Body)。如利用圖1說明過的，該通道區域8係由P層7a及P層7b所構成。圖2(a)顯示在抹除動作前在之前的週期藉由撞擊游離化而產生的電洞群11蓄積於通道區域8內的狀態。電洞群11主要是蓄積於P層7a。如圖2(b)所示，在抹除動作時係使源極線SL的電壓為負電壓VERA。此處，VERA為例如-3V。如此一來，不管通道區域8的初始電位的值為何，與源極線SL連接之作為源極的N+層3a與通道區域8的PN接面都會是順偏壓。於是，在之前的週期藉由撞擊游離化而產生的蓄積於通道區域8內的電洞群11會被吸到源 極部的N+層3a，通道區域8的電位VFB會為VFB=VERA+Vb。此處，Vb為PN接面的內建電壓，約為0.7V。因此，在VERA=-3V的情況，通道區域8的電位為-2.3V。此值為抹除狀態的通道區域8的電位狀態。因此，當浮體的通道區域8的電位為負的電壓，動態快閃記憶單元9的N通道MOS電晶體的閾值電壓就會因為基板偏壓效應而變高。因此，如圖2(c)所示，與字元線WL連接的第二閘極導體層5b的閾值電壓會變高。此通道區域8的抹除狀態成為邏輯記憶資料“0”。在資料讀出中，藉由將施加於與板線PL連接的第一閘極導體層5a之電壓設定為比邏輯記憶資料“1”時的閾值電壓高且比邏輯記憶資料“0”時的閾值電壓低，而得到如圖2(c)所示，即使在邏輯記憶資料“0”的讀出當中提高字元線WL的電壓也不會有電流流動之特性。上述的施加於位元線BL、源極線SL、字元線WL及板線PL的電壓條件、以及浮體的電位，為用來進行抹除動作的一例，亦可為能夠進行抹除動作的其他的動作條件。例如，亦可使得位元線BL與源極線SL間有電壓差而使電流在通道區域8流動，利用此時發生的電子-電洞再結合而進行抹除動作。
圖3顯示本發明的第一實施型態之動態快閃記憶單元的寫入動作機制。如圖3(a)所示，在與源極線SL連接的N+層3a輸入例如0V，在與位元線BL連接的N+層3b輸入例如3V，在與板線PL連接的第一閘極導體層5a輸入例如2V，在與字元線WL連接的第二閘極導體層5b輸入例如5V。結果，會如圖3(a)所示，在與板線PL連接的第一閘極導體層5a的內側的通道區域8，且主要是在P層7b形成環狀的反轉層12a，並使由第一閘極導體層5a所覆蓋的通道區域8所構成的第一N通道MOS電晶 體區域在飽和區域動作。如此的話，在與板線PL連接的第一閘極導體層5a的內側的反轉層12a會存在有夾止點13。另一方面，使具有與字元線WL連接的第二閘極導體層5b之第二N通道MOS電晶體區域在線性區域動作。如此的話，在與字元線WL連接的第二閘極導體層5b的內側的通道區域8，並不會存在有夾止點而是全面形成反轉層12b。此形成於與字元線WL連接的第二閘極導體層5b的內側的全面之反轉層12b，會作為具有第一閘極導體層5a之第一N通道MOS電晶體區域的實質的汲極而作用。結果，在串聯連接的具有第一閘極導體層5a之第一N通道MOS電晶體區域、與具有第二閘極導體層5b之第二N通道MOS電晶體區域之間的通道區域8的第一交界區域，電場會為最大，會在此區域發生撞擊游離化現象。該區域從具有與字元線WL連接的第二閘極導體層5b之第二N通道MOS電晶體區域看係為源極側的區域，所以將該現象稱為源極側撞擊游離化現象。由於發生該源極側撞擊游離化現象，電子從與源極線SL連接的N+層3a往與位元線BL連接的N+層3b流動。加速的電子撞擊晶格的Si原子，電子的運動能量會使得電子-電洞對產生。產生的電子的一部分會流到第一閘極導體層5a及第二閘極導體層5b，但大部分的電子係流到與位元線BL連接的N+層3b。另外，在寫入“1”時，亦可利用閘極引發汲極漏電流(GIDL：Gate Induced Drain Leakage)來使電子-電洞對產生，利用產生的電洞群充滿於浮體FB內(參圖4B(a))(參照非專利文獻7)。此外，此寫入動作亦可藉由雙極性(bipolar)動作而進行。
然後，如圖3(b)所示，產生的電洞群11為通道區域8的多數載子，將通道區域8充電成為正偏壓。與源極線SL連接的N+層3a為0 V，所以通道區域8會被充電到與源極線SL連接的N+層3a與通道區域8之間的PN接面的內建電壓Vb(約0.7V)。通道區域8被充電成為正偏壓，第一N通道MOS電晶體區域及第二N通道MOS電晶體區域的閾值電壓就會因為基板偏壓效應而變低。因此，如圖3(c)所示，與字元線WL連接的第二N通道MOS電晶體區域的閾值電壓會變低。將此通道區域8的寫入狀態分配為邏輯記憶資料“1”。產生的電洞群11主要是蓄積於P層7a。因此，可得到穩定的基板偏壓效應。
在寫入動作時，亦可在N+層3a與通道區域8之間的第二交界區域、或N+層3b與通道區域8之間的第三交界區域，而不是上述的第一交界區域，利用撞擊游離化現象或GIDL使電子-電洞對產生，利用產生的電洞群11使通道區域8充電。上述的施加於位元線BL、源極線SL、字元線WL及板線PL的電壓條件為用來進行寫入動作的一例，亦可為能夠進行寫入動作的其他的動作條件。
利用圖4A、圖4B來說明本發明的第一實施型態之動態快閃記憶單元的資料讀出動作。利用圖4A(a)至圖4A(c)來說明動態快閃記憶單元的讀出動作。如圖4A(a)所示，通道區域8被充電到內建電壓Vb(約0.7V)，N通道MOS電晶體的閾值電壓就會因為基板偏壓效應而降低。將此狀態分配為邏輯記憶資料“1”。如圖4A(b)所示，在進行寫入之前選擇的記憶區塊(memory block)係預先處於抹除“0”狀態的情況，通道區域8的浮體電壓VFB係為VERA+Vb。藉由寫入動作隨機地使寫入“1”狀態被記憶。以此方式，相對於字元線WL，作成邏輯“0”及“1”之邏輯記憶資料。如圖4A(c) 所示，利用相對於該字元線WL之兩個閾值電壓的高低差，以讀出放大器(Sense Amplifier)進行讀出。
利用圖4B(a)至圖4B(d)來說明本發明的第一實施型態之動態快閃記憶單元的讀出動作時的第一閘極導體層5a與第二閘極導體層5b的閘極電容的大小關係及與之相關的動作。希望的大小關係為：與字元線WL連接的第二閘極導體層5b的閘極電容設計得比與板線PL連接的第一閘極導體層5a的閘極電容小。如圖4B(a)所示，將與板線PL連接的第一閘極導體層5a的垂直方向的長度做得比與字元線WL連接的第二閘極導體層5b的垂直方向的長度還長，使與字元線WL連接的第二閘極導體層5b的閘極電容比與板線PL連接的第一閘極導體層5a的閘極電容小。圖4B(b)顯示圖4B(a)的動態快閃記憶體的一個單元(cell)的等效電路。圖4B(c)顯示動態快閃記憶體的耦合電容關係。其中，CWL為第二閘極導體層5b的電容，CPL為第一閘極導體層5a的電容，CBL為作為汲極之N+層3b與通道區域8之間的PN接面的電容，CSL為作為源極之N+層3a與通道區域8之間的PN接面的電容。如圖4B(d)所示，字元線WL的電壓若振盪，則其動作會成為雜訊而對通道區域8造成影響。此時的通道區域8的電位變動△VFB係如以下的式(4)所示。
△VFB=CWL/(CPL+CWL+CBL+CSL)×VReadWL (4)
其中，VReadWL為字元線WL的讀出時的振盪電位。從式(4)可知，只要相較於通道區域8的全體的電容CPL+CWL+CBL+CSL，使CWL的貢獻度較小，△VFB就會變小。可藉由將與板線PL連接的第一閘極導體層5a的垂直方向的長度做得比與字元線WL連接的第二閘極導體層5b的垂直方向 的長度更長，而在不使得從俯視觀看的記憶單元的積體度降低的情況下，使△VFB更加地小。上述的施加於位元線BL、源極線SL、字元線WL及板線PL的電壓條件、以及浮體的電位，為用來進行讀出動作的一例，亦可為能夠進行讀出動作的其他的動作條件。
利用圖5A至圖5G來揭示第一實施型態之動態快閃記憶體的製造方法。各圖中，(a)為動態快閃記憶單元的俯視圖，(b)為沿著(a)中的X-X’線的垂直剖面圖，(c)為沿著(a)中的Y-Y’線的垂直剖面圖。實際的動態快閃記憶裝置係將很多個動態快閃記憶單元配置成二維矩陣狀而形成。
如圖5A所示，在P層基板20(申請專利範圍中的「基板」的一例)之上，以例如磊晶成長法由下而上形成N+層21(申請專利範圍中的「第三雜質層」的一例)、P層22、N+層23(申請專利範圍中的「第四雜質層」的一例)。然後，在N+層23上，形成俯視觀看呈圓形的遮罩材料層24aa,24ab,24ba,24bb。此遮罩材料層24aa至24bb可由複數個材料層所形成。
接著，如圖5B所示，以遮罩材料層24aa至24bb(申請專利範圍中的「第二遮罩材料層」的一例)作為遮罩，對N+層23、P層22、以及N+層21的上部進行蝕刻，而形成由N+層21a、P層22a,22b,22c,22d(其中22a為申請專利範圍中的「第一半導體層」的一例)及N+層23a,23b,23c,23d所構成之Si柱25a,25b,25c,25d(未圖示)。在此蝕刻中，係將遮罩材料層24aa至24bb的上部蝕刻掉。
接著，如圖5C所示，以例如ALD(Atomic Layer Deposition，原子層沉積法)法在全體形成Si的P層27。
接著，如圖5D所示，進行熱處理，使施體雜質從N+層21a及N+層23a,23b,23c,23d擴散到P層27，而形成N+層21A(申請專利範圍中的「第一雜質層」的一例)及N+層23A,23B,23C,23D(其中23A為申請專利範圍中的「第二雜質層」的一例，23D未顯示於圖中)。藉此，形成圍繞P層22a至22d之P層27a,27b,27c,27d(其中27a為申請專利範圍中的「第二半導體層」的一例，27d未顯示於圖中)。由P層22a及P層27a所構成的部分為申請專利範圍中的「第一半導體柱」的一例。
接著，覆蓋整體而被覆SiO2層(未圖示)。然後，以CMP(Chemical Mechanical Polishing，化學機械研磨)法將上表面位置研磨至P層27a至27d的上表面位置。然後，以RIE(Reactive Ion Etching，反應離子蝕刻)法對SiO2層進行蝕刻。藉此，如圖5E所示，在P層27a至27d的底部側面形成SiO2層29。然後，形成覆蓋全體之將作為閘極絕緣層的HfO2層30。然後，形成圍繞HfO2層30的下部側面之作為閘極導體層的例如TiN層31a(申請專利範圍中的「第一閘極導體層」的一例)。
接著，如圖5F所示，對露出的HfO2層30進行蝕刻而形成HfO2層30a(申請專利範圍中的「第一閘極絕緣層」的一例)。然後，在全體形成作為閘極絕緣層之HfO2層32(申請專利範圍中的「第二閘極絕緣層」的一例)。然後，形成圍繞HfO2層32的側面且上表面位置在N+層23A至23D的下端位置附近之TiN層(未圖示)。然後，在全體被覆上氮化矽膜(SiN膜)(未圖示)。然後，以RIE法對SiN膜進行蝕刻而形成圍繞HfO2層32之SiN層35a,35b(申請專利範圍中的「第一遮罩材料層」的一例)。然後，以SiN層35a,35b作為遮罩對TiN層進行蝕刻而形成TiN層33a,33b (申請專利範圍中的「第二閘極導體層」的一例)。其中，藉由設定Si柱25a,25b間的距離、SiN層35a的厚度，使得俯視觀看時，TiN層33a在排列於X-X’線方向的Si柱25a與Si柱25b間相連。同樣的，藉由設定Si柱25c,25d間的距離、SiN層35b的厚度，使得俯視觀看時，TiN層33b在排列於X-X’線方向的Si柱25c與Si柱25d間相連。另外，藉由設定Si柱25a,25c間及Si柱25b,25d間的距離，使得TiN層33a與TiN33b為相分開的。以此方式，形成在Si柱25a,25b間及Si柱25c,25d間相連，且在Si柱25a,25c間及Si柱25b,25d間為相分開的TiN層33a,33b。另外，可在形成HfO2層32之前，使露出的P層27a至27d氧化，然後將該氧化層去除掉。或者，可藉由蝕刻將P層27a至27d去除掉之後才形成HfO2層32、TiN層33a,33b。
接著，以CVD法在全體被覆上SiO2層(未圖示)。然後，以CMP法對全體進行研磨到其上表面位置成為遮罩材料層24aa至24bb的上表面位置。藉此，如圖5G所示，形成圍繞SiN層35a,35b之SiO2層34。然後，對遮罩材料層24aa至24bb進行蝕刻而形成接觸孔37aa,37ab,37ba,37bb。然後，形成經由接觸孔37aa,37ba而與N+層23A,23C相連之導體電極層38a、及經由接觸孔37ab,37bb而與N+層23B,23D相連之導體電極層38b。N+層21A係與源極線SL相連，TiN層31a係與板線PL相連，TiN層33a,33b係分別與字元線WL1,WL2相連，N+層23A,23C係經由導體電極層38a而與位元線BL1相連，N+層23B,23D係經由導體電極層38b而與位元線BL2相連。以此方式，在P層基板20上形成動態快閃記憶單元。
另外，利用圖1說明的雖然是具有矩形的垂直剖面之Si柱2，但Si柱的垂直剖面形狀亦可形成為梯形。另外，Si柱2的由第一閘極絕緣層4a、第二閘極絕緣層4b所圍繞的部分的形狀可不相同而分別為矩形、梯形。圖5A至圖5G中的Si柱25a至25d，其由TiN層31a所圍繞的部分、及由TiN層33a,33b所圍繞的部分的形狀，可分別為矩形、梯形。
另外，圖1中的第一閘極導體層5a即使是圍繞第一閘極絕緣層4a的一部分，也一樣可進行動態快閃記憶體動作。再者，將第一閘極導體層5a分割為複數個導體層，並同步或非同步加以驅動也一樣可進行動態快閃記憶體動作。同樣的，將第二閘極導體層5b分割為複數個導體層，並同步或非同步加以驅動也一樣可進行動態快閃記憶體動作。圖5A至圖5G中的與第一閘極導體層5a對應的TiN層31a、及與第二閘極導體層5b對應的TiN層33a,33b，可分割而形成。
另外，圖1中的N+層3a亦可為在基板1上延伸，而兼作為源極線SL的配線導體層。此外，亦可將例如W(鎢)層等的導體層連接到N+層3a。此外，在圖5A至圖5G中，可使由例如W層等的金屬、或合金所構成的導體層連接到形成有很多個排列成二維矩陣狀的動態快閃記憶單元之區域的外側的N+層21A。
另外，即使是將N+層3a、N+層3b、P層7a,7b各者的導電性都構成為相反的構造，也一樣可做到動態快閃記憶體動作。在此情況，在Si柱2中，多數載子為電子。因此，係使藉由撞擊游離化而產生的電子群蓄積於通道區域8，並將此狀態當作是資料“1”。在圖5A至圖5G中的 N+層21A、N+層23A至23D、P層22a至22d及P層27a至27d的關係也一樣。
另外，在圖5D中，係進行熱處理，使雜質從N+層21a、N+層23a至23d擴散到P層27而形成N+層21A、N+層23A至23D。相對於此，亦可在之後才藉由加熱步驟來使N+層21A及N+層23A至23D形成。
另外，在圖5E中係將TiN層31a形成為在Si柱25a至25d間相連，但亦可在形成將作為字元線之TiN層33a,33b的步驟中，以SiN層35a,35b作為遮罩進行蝕刻且蝕刻到TiN層31a，來形成在Si柱25a,25b間相連，在Si柱25c,25d間也相連之與板線相連的TiN層。
另外，在圖5F中，以SiN層35a,35b作為遮罩之蝕刻係在HfO2層32上停止，但亦可繼續對HfO2層32及TiN層31a進行蝕刻。藉此，形成俯視觀看時與TiN層33a,33b(此TiN層33a,33b係與字元線WL1,WL2相連)相同形狀之TiN層(此TiN層係與板線相連)。在如此構成一樣可進行正常的動態快閃記憶體動作。
另外，在圖1中，第一閘極導體層5a係與板線PL連接，第二閘極導體層5b係與字元線WL連接。相對於此，亦可使第一閘極導體層5a與字元線WL連接，使第二閘極導體層5b與板線PL連接。在如此構成一樣可進行正常的動態快閃記憶體動作。此點在圖5A至圖5G所示的動態快閃記憶體也都一樣。
本實施型態具有下述的特徵。
(特徵1)
在圖1所示的俯視的單元中，邏輯“1”狀態係藉由保持於通道區域8之電洞群的存在而被設定。該電洞群主要係蓄積於通道區域8的中心部的P層7a。該P層7a的體積越大，越可保持較多的電洞群。此關係到穩定的保持特性。相對於此，本實施型態係如圖5B、圖5C所示，在形成P層22a至22b之後，以ALD法被覆P層27，藉此使俯視觀看的Si柱25a至25d的面積較大。例如，以微影法進行圖案化使得俯視觀看時P層25a至25d的直徑擴大到最大的情況，藉由P層27之形成可使Si柱25a至25d的直徑更大。因此，可實現保持特性的更加提高。此外，在單元(cell)的面積的縮小化上也有效，因此可實現動態快閃記憶體的高度積體化。
(特徵2)
圖1中，撞擊游離化現象所產生的電洞群主要蓄積於P層7a(對應於圖5G中的P層22a至22d)。使P層7a的受體雜質濃度比P層7b(對應於圖5G中的P層27a至27d)大，藉此，在讀出動作當中在N+層3a與N+層3b間流動的電子電流係在P層7b流通。因此，在讀出動作中，P層7b之電子電流的通道與蓄積電洞群11之P層7a的浮體係相區分開來，可維持更穩定的浮體電壓。因此，動態快閃記憶體可穩定地動作，此關係到高性能化。
(特徵3)
如圖5D所示，進行熱処理，使施體雜質從N+層21a及N+層23a至23d擴散到P層27而形成N+層21A及N+層23A至23D。因此，作為通道區域之P層22a至22d、P層27a至27d在Si柱25a至25d間利用N+層21A而相分離。而且，N+層23A至23D在Si柱25a至25d的整個剖面 形成得很寬廣，藉此可防止配線電極層38a,38b與P層22a至22d,27a至27d之短路不良。
(其他的實施型態)
與板線PL相連的第一閘極導體層5a,31a可單層亦可採用相組合的複數個導體材料層。同樣的，與字元線WL相連的第二閘極導體層5b,33a,33b可單層亦可採用相組合的複數個導體材料層。另外，閘極導體層的外側可與例如W(鎢)等之配線金屬層相連。此點在本發明的其他的實施型態也都一樣。
再者，在圖1中，將與板線PL連接的第一閘極導體層5a的垂直方向的長度形成得比與字元線WL連接的第二閘極導體層5b的垂直方向的長度更長，使得CPL>CWL。然而，即使只是附加板線PL，字元線WL之相對於通道區域8的電容耦合的耦合率(CWL/(CPL+CWL+CBL+CSL))也會變小。結果一樣，浮體的通道區域8的電位變動△VFB會變小。
再者，第一實施型態的說明中的板線PL的電壓，可不管在什麼動作模式，都施加例如2V之固定電壓。另外，板線PL的電壓可只在抹除時施加例如0V。板線PL的電壓只要是滿足能夠做到動態快閃記憶體動作的條件之電壓即可，可施加固定電壓或隨時間而變化的電壓。
再者，Si柱2,25a至25d的從俯視觀看時的形狀為圓形，但可為圓形以外的例如橢圓形、朝一個方向伸長的形狀等。
再者，在本實施型態的說明中，提及在抹除動作時使源極線SL為負偏壓，來將作為浮體FB之通道區域8內的電洞群清除掉，但亦可使位元線BL而不是源極線SL成為負偏壓，或者使源極線SL及位元線BL 都為負偏壓，來進行抹除動作。或者，可用其他的電壓條件來進行抹除動作。此點在本發明的其他的實施型態也都一樣。
再者，在圖1中，在N+層3a與Si柱2之間可具有N型或P型的雜質層。在N+層3b與Si柱2之間可具有N型或P型的雜質層。此點在圖5G中也都一樣。
再者，在圖1中，P層7a、P層7b可分別以不同的半導體材料層形成。此點在圖5G中也一樣。
再者，圖1中的N+層3a,3b亦可由含有施體雜質的Si或其他的半導體材料層所形成。此外，N+層3a及N+層3b亦可由不相同的半導體材料層所形成。此點在圖5G中也一樣。
再者，利用圖5A至5G說明的雖然是將Si柱25a至25d配置成俯視觀看呈正方格子狀之實施例，但亦可將之排列成斜方格子狀或鋸齒狀。
再者，圖1顯示的雖然是在基板1上形成一個動態快閃記憶單元，但亦可使複數個動態快閃記憶單元在垂直方向形成。此點在圖5A至5G中也一樣。
再者，圖1中的基板1可採用P層基板、SOI基板、多層井基板。同樣，圖5A至圖5G中的P層基板20可用SOI基板或多層井取代。
本發明可在未脫離本發明的廣義的精神及範圍的情況下以各種不同的實施型態實施及做各種變化。上述的實施型態只是用來說明本發明的一實施例，並不是要限定本發明的範圍。上述實施例及變化例可任意 組合。另外，視需要而將上述實施型態的構成元件的一部分去除掉也都還是在本發明的技術思想的範圍內。
[產業上的可利用性]
根據本發明之使用半導體元件的記憶裝置的製造方法，可得到高密度且高性能的動態快閃記憶體。
20:基板
21A,23b,23c,23A,23B,23C:N+層
22a,22b,22c,27a,27b,27c:P層
25a,25b:Si柱
SL:源極線
PL:板線
WL1,WL2:字元線
BL1,BL2:位元線
29,34:SiO2層
30a:HfO2層
31a,33a,33b:TiN層
35a,35b:SiN層
37aa,37ab,37ba,37bb:接觸孔
38a,38b:導體電極層

Claims (10)

  1. 一種使用半導體元件的記憶裝置的製造方法，該記憶裝置係構成有第一閘極導體層、第二閘極導體層、第一雜質層及第二雜質層，且係以透過控制施加於前述第一閘極導體層、前述第二閘極導體層、前述第一雜質層及前述第二雜質層的電壓，而進行資料寫入動作、資料讀出動作及資料抹除動作，該製造方法係具有：
    在基板上形成朝垂直方向豎立的第一半導體層之步驟；
    圍繞前述第一半導體層而形成第二半導體層，以形成由前述第一半導體層與前述第二半導體層所構成的第一半導體柱之步驟；
    圍繞前述第二半導體層的下部而形成第一閘極絕緣層之步驟；
    圍繞前述第一閘極絕緣層而形成前述第一閘極導體層之步驟；
    將垂直方向上比前述第一閘極導體層還要上方的前述第二半導體層去除掉或使之殘留之步驟；
    形成第二閘極絕緣層之步驟，該第二閘極絕緣層係與前述第一閘極絕緣層相連，且圍繞前述第二半導體層或前述第一半導體層的上部；
    形成前述第二閘極導體層之步驟，該第二閘極導體層係圍繞前述第二閘極絕緣層，且與前述第一閘極導體層相分離；
    在形成前述第一半導體柱之前或形成前述第一半導體柱之後，在前述第一半導體柱的底部形成前述第一雜質層之步驟；以及
    在形成前述第一半導體柱之前或形成前述第一半導體柱之後，在前述第一半導體柱的頂部形成前述第二雜質層之步驟。
  2. 如請求項1所述之使用半導體元件的記憶裝置的製造方法，係具有：
    在形成前述第一半導體層之前，在前述基板上形成第三雜質層之步驟；以及
    在形成前述第一半導體柱之後，進行加熱步驟，使屬於多數載子之雜質原子從前述第三雜質層擴散到前述第一半導體層及前述第二半導體層而形成前述第一雜質層之步驟。
  3. 如請求項1所述之使用半導體元件的記憶裝置的製造方法，係具有：
    在前述第一半導體層上形成第四雜質層之步驟；以及
    在形成前述第一半導體柱之後，進行加熱步驟，使屬於多數載子之雜質原子從前述第四雜質層擴散到前述第一半導體層及在前述的使之殘留的情況的前述第二半導體層而形成前述第二雜質層之步驟。
  4. 如請求項1所述之使用半導體元件的記憶裝置的製造方法，係具有：
    在形成前述第二閘極絕緣層之前，將露出的前述第二半導體層的一部分或全部去除掉之步驟。
  5. 如請求項1所述之使用半導體元件的記憶裝置的製造方法，其中，將前述第一半導體層的雜質濃度形成得比前述第二半導體層的雜質濃度更高。
  6. 如請求項1所述之使用半導體元件的記憶裝置的製造方法，係具有：
    在形成前述第二閘極絕緣層之後形成第一導體層之步驟，該第一導體層係形成為圍繞前述第二閘極絕緣層，且其上表面位置在前述第二雜質層的下端附近；
    形成第一遮罩材料層之步驟，該第一遮罩材料層係在前述第一導體層上且至少圍繞前述第二雜質層；以及
    以前述第一遮罩材料層作為遮罩，對前述第一導體層進行蝕刻而形成前述第二閘極導體層之步驟。
  7. 如請求項6所述之使用半導體元件的記憶裝置的製造方法，係具有：
    形成第二導體層之步驟，該第二導體層係圍繞前述第一閘極絕緣層，且其上表面位於前述第一閘極導體層的上表面位置；以及
    以前述第一遮罩材料層作為遮罩而對前述第一導體層、前述第二閘極絕緣層及前述第二導體層進行蝕刻之步驟，且
    經過蝕刻的前述第二導體層成為前述第一閘極導體層。
  8. 如請求項3所述之使用半導體元件的記憶裝置的製造方法，係具有：
    在前述第四雜質層之上形成第二遮罩材料層之步驟；
    以前述第二遮罩材料層作為蝕刻遮罩而形成前述第四雜質層及前述第一半導體層之步驟；
    對前述第二遮罩材料層進行蝕刻而形成第一接觸孔之步驟；以及
    形成經由前述第一接觸孔而與前述第二雜質層相連的第一導體配線層之步驟。
  9. 如請求項1所述之使用半導體元件的記憶裝置的製造方法，其中，前述第一雜質層係與源極線相連，前述第二雜質層係與位元線相連，前述第一閘極導體層係與第一驅動控制線相連，前述第二閘極導體層係與字元線相連。
  10. 如請求項1所述之使用半導體元件的記憶裝置的製造方法，其係形成進行前述資料寫入動作及前述資料抹除動作之前述第一閘極導體層、前述第二閘極導體層、前述第一雜質層及前述第二雜質層，前述資料寫入動作係使藉由撞擊游離化現象或藉由閘極引發汲極漏電流而形成的屬於前述第一半導體柱中的多數載子之電洞群或電子群保持於前述第一半導體柱的內部，前述資料抹除動作係控制施加於前述第一閘極導體層、前述第二閘極導體層、前述第一雜質層及前述第二雜質層的電壓，將屬於前述第一半導體柱中的多數載子之前述電洞群或前述電子群從前述第一半導體柱的內部去除掉。
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