TW202247177A - 半導體元件記憶裝置 - Google Patents

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Abstract

本發明的記憶裝置的各個記憶單元係進行寫入動作及抹除動作。該寫入動作係控制施加於形成在基板上之相對於前述基板立於垂直方向的半導體基體的記憶單元的第一閘極導體層、第二閘極導體層、第一雜質層及第二雜質層的電壓，將藉由撞擊游離化現象或閘極引發汲極漏電流而形成的電洞群保持於通道半導體層的內部。該抹除動作係控制施加於記憶單元的前述第一閘極導體層、前述第二閘極導體層、前述第一雜質層及前述第二雜質層的電壓，而將前述電洞群從前述通道半導體層的內部去除。前述記憶單元的前述第一雜質層係與源極線配線層連接，前述第二雜質層係與位元線配線層連接，前述第一閘極導體層與前述第二閘極導體層之中之一者係與字元線配線層連接，另一者係與第一驅動控制線配線層連接；在相對於前述基板的垂直方向中，前述源極線配線層係在比前述第一驅動控制線配線層及前述字元線配線層更下方處與前述第一雜質層連接。

Description

半導體元件記憶裝置
本發明係有關使用半導體元件的半導體記憶裝置。
近年來，LSI(Large Scale Integration：大型積體電路)的技術開發係要求記憶元件的高集積化與高性能化。
通常的平面型MOS電晶體中，通道係朝沿著半導體基板的上表面的水平方向延伸。相對於此，SGT(surrounding gate transistor；環繞式閘極電晶體)的通道係相對於半導體基板的上表面沿垂直的方向延伸(參照例如下述專利文獻1、非專利文獻1)。因此，相較於平面型MOS電晶體，SGT能夠達成半導體裝置的高密度化。使用此SGT作為選擇電晶體，能夠進行連接有電容器的DRAM(Dynamic Random Access Memory(動態隨機存取記憶體)，參照例如下述非專利文獻2)、連接有電阻值可變元件的PCM(Phase Change Memory(相變記憶體)，參照例如下述非專利文獻3)、RRAM(Resistive Random Access Memory(電阻式隨機存取記憶體)，參照例如下述非專利文獻4)、藉由電流使自旋磁矩的方向變化而使電阻值變化的MRAM(Magneto-resistive Random Access Memory(磁阻式隨機存取記憶體)，參照例如下述非專利文獻5)等的高集積化。此外，亦有不具電容器之以一個MOS電晶體構成的DRAM記憶單元(參照下述非專利文獻7) 等。本專利申請案係有關不具電阻值可變元件、電容器等之可僅以MOS電晶體構成的動態快閃記憶體。
圖7(a)至(d)中顯示前述不具電容器之以一個MOS電晶體構成的DRAM記憶單元的寫入動作，圖8(a)及(b)中顯示動作上的問題點，圖9(a)至(c)中顯示讀出動作(參照下述非專利文獻7至非專利文獻10)。圖7(a)係顯示「1」寫入狀態。在此，記憶單元係形成於SOI基板100，藉由與源極線SL連接的源極N+層103(以下，將含有高濃度的施體雜質的半導體區域稱為「N+層」)、與位元線BL連接的汲極N+層104、與字元線WL連接的閘極導電層105、以及MOS電晶體110的浮體(Floating Body)102所構成，不具電容器，以一個MOS電晶體110構成DRAM的記憶單元。另外，浮體102正下方係與SOI基板的SiO2層101接觸。以如此地由一個MOS電晶體110構成的記憶單元進行「1」的寫入時，係使MOS電晶體110在飽和區動作。亦即，從源極N+層103延伸的電子的通道107中具有夾止點108而不會到達與位元線連接的汲極N+層104。如此，若將連接於汲極N+層的位元線BL與連接於閘極導電層105的字元線WL皆設為高電壓，使閘極電壓為汲極電壓的約1/2左右而使MOS電晶體110動作時，電場強度係在汲極N+層104附近的夾止點108成為最大。結果，從源極N+層103流向汲極N+層104之經加速的電子係撞擊Si的晶格，藉由此時失去的動能產生電子、電洞對(撞擊游離化(impact ionization)現象)。所產生的大部分的電子(未圖示)係到達汲極N+層104。此外，極少部分的極熱的電子係越過閘極氧化膜109而到達閘極導電層105。並且，同時產生的電洞106係對浮體102充電。此時，因浮體102為P型Si，故所產生的電洞有助於多數載子的增量。浮體102係被所產生的電洞106充滿，致使浮體102的電壓比源極N+層103更提高至Vb以上 時，進一步產生的電洞便對源極N+層103放電。在此，Vb係源極N+層103與P層的浮體102之間的PN接面的內建電壓(built-in voltage)，約0.7V。圖7(b)係顯示浮體102已被所產生的電洞106飽和充電的樣子。
接著利用圖7(c)說明記憶單元110的「0」寫入動作。對於共同的選擇字元線WL，隨機存在有寫入「1」的記憶單元110與寫入「0」的記憶單元110。圖7(c)係顯示從「1」的寫入狀態改寫為「0」的寫入狀態的樣子。寫入「0」時，使位元線BL的電壓成為負偏壓，使汲極N+層104與P層的浮體102之間的PN接面成為順向偏壓。結果，先前的週期產生於浮體102的電洞106係流向連接在位元線BL的汲極N+層104。若寫入動作結束，則獲得被所產生的電洞106充滿的記憶單元110(圖7(b))以及所產生的電洞已被排出的記憶單元110(圖7(c))之兩種記憶單元的狀態。被電洞106充滿的記憶單元110的浮體102的電位係高於已無所產生的電洞的浮體102。因此，寫入「1」的記憶單元110的臨限值電壓係低於寫入「0」的記憶單元110的臨限值電壓，成為圖7(d)所示的情形。
接著，利用圖8(a)及(b)說明此種以一個MOS電晶體110構成的記憶單元的動作上的問題點。如圖8(a)所示，浮體的電容CFB係電容CWL、接面電容CSL、及接面電容CBL之總和，以下式(10)表示，其中，電容CWL係字元線所連接的閘極與浮體之間的電容，接面電容CSL係源極線所連接的源極N+層103與浮體102之間的PN接面的接面電容，接面電容CBL係位元線所連接的汲極N+層104與浮體102之間的PN接面接面電容。
CFB=CWL+CBL+CSL (10)此外，字元線所連接的閘極與浮體間的電容耦合比βWL係以下式(11)表示。
βWL=CWL/(CWL+CBL+CSL) (11) 因此，若字元線電壓VWL於讀出時或寫入時振盪，則成為記憶單元的記憶節點(接點)的浮體102之電壓亦會受到影響，成為如圖8(b)所示的情形。若字元線電壓VWL於讀出時或寫入時從0V上升至VWLH，則浮體102的電壓VFB係因與字元線的電容耦合而從字元線電壓變化前的初始狀態的電壓VFB1上升至VFB2。其電壓變化量△VFB係以下式(12)表示。
△VFB=VFB2-VFB1=βWL×VWLH (12)在此，在式(11)的βWL中，CWL的貢獻率較大，例如，CWL：CBL：CSL=8：1：1。此時，βWL=0.8。若字元線例如寫入時為5V而寫入結束後成為0V，則浮體102會因字元線WL與浮體102的電容耦合而承受達5V×βWL=4V的振幅變化雜訊。因此，會有無法充分取得寫入時的浮體102的「1」電位與「0」電位的電位差的差分邊限的問題點。
圖9(a)至(c)中顯示讀出動作，圖9(a)係顯示「1」的寫入狀態，圖9(b)係顯示「0」的寫入狀態。然而，實際上，即使藉由「1」寫入對浮體102寫入了Vb，字元線因寫入結束而回到0V時，浮體102便降低成為負偏壓。要寫入「0」時，因會成為更偏負的負偏壓，因此如圖9(c)所示，於寫入時無法充分地增大「1」與「0」的電位差的差分邊限，故實際上處於難以將不具電容器的DRAM記憶單元製品化的狀況。
此外，亦有在SOI(Silicon on Insulator；絕緣層覆矽)層使用二個MOS電晶體來形成一個記憶單元的記憶元件(參照例如下述專利文獻4、專利文獻5，文獻的所有揭示內容經參照而編入本說明書中)。此等元件中，將二個MOS電晶體的浮體通道分開的成為源極或汲極的N+層係接觸絕緣層而形成。藉由此 N+層接觸於絕緣層，二個MOS電晶體的浮體通道係電性分離。因此，積蓄有信號電荷之電洞群之經分離的浮體通道的電壓係如前所述，會因施加於各個MOS電晶體的閘極電極的脈衝電壓而與式(12)所示同樣地大幅變化。因此，有無法充分地增大寫入時的「1」與「0」的電位差的差分邊限的問題。
(先前技術文獻)
(專利文獻)
專利文獻1：日本國特開平2-188966號公報
專利文獻2：日本國特開平3-171768號公報
專利文獻3：日本國特許第3957774號公報
專利文獻4：US2008/0137394 A1
專利文獻5：US2003/0111681 A1
(非專利文獻)
非專利文獻1：Hiroshi Takato, Kazumasa Sunouchi, Naoko Okabe, Akihiro Nitayama, Katsuhiko Hieda, Fumio Horiguchi, and Fujio Masuoka：IEEE Transaction on Electron Devices, Vol.38, No.3, pp.573-578 (1991)
非專利文獻2：H.Chung, H. Kim, H. Kim, K. Kim, S. Kim, K. Dong, J. Kim, Y.C. Oh, Y. Hwang, H. Hong, G. Jin, and C. Chung：“4F2 DRAM Cell with Vertical Pillar Transistor (VPT),” 2011 Proceeding of the European Solid-State Device Research Conference, (2011)
非專利文獻3：H. S. Philip Wong, S. Raoux, S. Kim, Jiale Liang, J. R. Reifenberg, B. Rajendran, M. Asheghi and K. E. Goodson：“Phase Change Memory,” Proceeding of IEEE, Vol.98, No 12, December, pp.2201-2227 (2010)
非專利文獻4：T. Tsunoda, K. Kinoshita, H. Noshiro, Y. Yamazaki, T. Iizuka, Y. Ito, A. Takahashi, A. Okano, Y. Sato, T. Fukano, M. Aoki, and Y. Sugiyama：“Low Power and High Speed Switching of Ti-doped NiO ReRAM under the Unipolar Voltage Source of less than 3V,” IEDM (2007)
非專利文獻5：W. Kang, L. Zhang, J. Klein, Y. Zhang, D. Ravelosona, and W. Zhao：“Reconfigurable Codesign of STT-MRAM Under Process Variations in Deeply Scaled Technology,” IEEE Transaction on Electron Devices, pp.1-9 (2015)
非專利文獻6：M. G. Ertosum, K. Lim, C. Park, J. Oh, P. Kirsch, and K. C. Saraswat：“Novel Capacitorless Single-Transistor Charge-Trap DRAM (1T CT DRAM) Utilizing Electron,” IEEE Electron Device Letter, Vol. 31, No.5, pp.405-407 (2010)
非專利文獻7：J. Wan, L. Rojer, A. Zaslavsky, and S. Critoloveanu：“A Compact Capacitor-Less High-Speed DRAM Using Field Effect-Controlled Charge Regeneration,” Electron Device Letters, Vol. 35, No.2, pp.179-181 (2012)
非專利文獻8：T. Ohsawa, K. Fujita, T. Higashi, Y. Iwata, T. Kajiyama, Y. Asao, and K. Sunouchi：“Memory design using a one-transistor gain cell on SOI,” IEEE JSSC, vol.37, No.11, pp1510-1522 (2002).
非專利文獻9：T. Shino, N. Kusunoki, T. Higashi, T. Ohsawa, K. Fujita, K. Hatsuda, N. Ikumi, F. Matsuoka, Y. Kajitani, R. Fukuda, Y. Watanabe, Y. Minami, A. Sakamoto, J. Nishimura, H. Nakajima, M. Morikado, K. Inoh, T. Hamamoto, A. Nitayama：“Floating Body RAM Technology and its Scalability to 32nm Node and Beyond,” IEEE IEDM (2006).
非專利文獻10：E. Yoshida and T. Tanaka：“A design of a capacitorless 1T-DRAM cell using gate-induced drain leakage (GIDL) current for low-power and highspeed embedded memory,” IEEE IEDM, pp. 913-916, Dec. 2003.
非專利文獻11：E. Yoshida and T. Tanaka：“A Capacitorless 1T-DRAM Technology Using Gate-Induced Drain-Leakage (GIDL) Current for Low-Power and High-Speed Embedded Memory,” IEEE Transactions on Electron Devices, Vol. 53, No. 4, pp. 692-69, Apr. 2006.
無電容器的一個電晶體型的DRAM(增益單元)中，字元線與浮體間的電容耦合較大，於資料讀出時、寫入時等時候字元線的電位的振盪時，即會有直接被作為是對於浮體傳遞的雜訊的問題點。結果，引起誤讀出、記憶資料的誤改寫的問題，而難以達成無電容器的一電晶體型的DRAM(增益單元)的實用化。
(第一發明)為了解決上述課題，本發明的半導體元件記憶裝置係具有配置成矩陣狀的複數個記憶單元；
各個前述記憶單元係具有：
半導體基體，係在基板上相對於前述基板立於垂直方向；
第一雜質層與第二雜質層，其中，在相對於前述基板的垂直方向中，前述第 一雜質層係位於前述半導體基體的下端，前述第二雜質層係位於前述半導體基體的上端；
第一閘極絕緣層，係包圍前述第一雜質層與前述第二雜質層之間的前述半導體基體的側面的一部分或全部，且接觸或靠近前述第一雜質層；
第二閘極絕緣層，係包圍前述半導體基體的側面的一部分或全部，與前述第一閘極絕緣層相連，且接觸或靠近前述第二雜質層；
第一閘極導體層，係覆於前述第一閘極絕緣層；
第二閘極導體層，係覆於前述第二閘極絕緣層；及
通道半導體層，為前述半導體基體被前述第一閘極絕緣層與前述第二閘極絕緣層所被覆的部分；
各個前述記憶單元中，
控制施加於前述第一閘極導體層、前述第二閘極導體層、前述第一雜質層及前述第二雜質層的電壓，而將藉由撞擊游離化現象或閘極引發汲極漏電流而產生的電洞群保持於前述通道半導體層的內部；
於寫入動作時，將前述通道半導體層的電壓設為高於前述第一雜質層及前述第二雜質層之中之一者或兩者的電壓之第一資料保持電壓；
於抹除動作時，控制施加於前述第一雜質層、前述第二雜質層、前述第一閘極導體層及前述第二閘極導體層的電壓，將前述電洞群從前述第一雜質層及前述第二雜質層之中之一者或兩者移除，而將前述通道半導體層的電壓設為低於前述第一資料保持電壓之第二資料保持電壓；
前述記憶單元的前述第一雜質層係與源極線配線層連接，前述第二雜質層係與位元線配線層連接，前述第一閘極導體層及前述第二閘極導體層之中之一 者係與字元線配線層連接，另一者係與第一驅動控制線配線層連接；
在相對於前述基板的垂直方向中，前述源極線配線層係在比前述第一驅動控制線配線層及前述字元線配線層更下方處與前述第一雜質層連接。
(第二發明)上述第一發明中，前述源極線配線層係在相對於前述基板的垂直方向中配設在比前述第一驅動控制線配線層及前述字元線配線層更下方之層。
(第三發明)上述第一發明中，前述源極線配線層係配設成與前述位元線配線層平行。
(第四發明)上述第一發明中，前述源極線配線層係配設成與前述字元線配線層正交。
(第五發明)上述第一發明中，前述源極線配線層係配設成與前述位元線配線層正交。
(第六發明)上述第一發明中，前述源極線配線層係配設成與前述字元線平行。
(第七發明)上述第三發明中，每複數個前述位元線配線層配設一個前述源極線配線層。
(第八發明)上述第六發明中，每複數個前述字元線配線層配設一個前述源極線配線層。
(第九發明)上述第七發明中，每二進位之倍數的複數個前述位元線配線層配設一個前述源極線配線層。
(第十發明)上述第八發明中，每二進位之倍數的複數個前述字元線配線層配設一個前述源極線配線層。
(第十一發明)上述第一發明中，前述第一閘極導體層與前述通道半導體層之間的第一閘極電容大於前述第二閘極導體層與前述通道半導體層之間的第二閘極電容。
1:基板
2:Si柱
3a,3b:N+層
4a,4b:閘極絕緣層
5a,5b:閘極導體層
6:絕緣層
7:通道區
7a:第一通道Si層
7b:第二通道Si層
9:電洞群
10:動態快閃記憶單元
12a,12b:反轉層
13:夾止點
BL:位元線配線層
SL:源極線配線層
PL:板線配線層
WL:字元線配線層
FB:浮體
CL11,CL12,CL13,CL21,CL22,CL23,CL31,CL32,CL33:記憶單元
SL:源極線配線層
BL1,BL2,BL3,BL:位元線配線層
PL1,PL2,PL3,PL:板線配線層
WL1,WL2,WL3,WL:字元線配線層
50:半導體基板
51:第一雜質層
53:通道層的P層
54:第二雜質層
55:源極線配線層
56:板線配線層
57:字元線配線層
58:位元線配線層
100:基板
101:SiO2膜
102:浮體
103:源極N+層
104:汲極N+層
105:閘極導電層
106:電洞
107:反轉層，電子的通道
108:夾止點
109:閘極氧化膜
110:記憶單元
CFB:電容
CWL:電容
CSL:接面電容
CBL:接面電容
T0~T12:時刻
Vb:內建電壓
VFB:浮體電壓
VWL:字元線電壓
βWL:電容耦合比
圖1係第一實施型態之具有SGT的記憶裝置的構造圖。
圖2係說明第一實施型態之具有SGT的記憶裝置之連接於板線(plate line)PL的第一閘極導體層5a的閘極電容大於連接於字元線WL的第二閘極導體層5b的閘極電容時的效果之圖。
圖3A係用以說明第一實施型態之具有SGT的記憶裝置的寫入動作機制的圖。
圖3B係用以說明第一實施型態之具有SGT的記憶裝置的寫入動作機制的圖。
圖4A係用以說明第一實施型態之具有SGT的記憶裝置的頁抹除動作機制的圖。
圖4B係用以說明第一實施型態之具有SGT的記憶裝置的頁抹除動作機制的圖。
圖4C係用以說明第一實施型態之具有SGT的記憶裝置的頁抹除動作機制的圖。
圖4D係用以說明第一實施型態之具有SGT的記憶裝置的頁抹除動作機制的圖。
圖5A係用以說明第一實施型態之具有SGT的記憶裝置的源極線、字元線、位元線的配設構造的圖。
圖5B係用以說明第一實施型態之具有SGT的記憶裝置的源極線、字元線、位元線的配設構造的圖。
圖6係用以說明第一實施型態之具有SGT的記憶裝置的讀出動作機制的圖。
圖7係用以說明習知例之不具電容器的DRAM記憶單元的寫入動作的圖。
圖8係用以說明習知例之不具電容器的DRAM記憶單元的動作上的問題點的圖。
圖9係顯示習知例之不具電容器的DRAM記憶單元的讀出動作之圖。
以下，參照圖式說明本發明的使用半導體元件的記憶裝置(以下稱為動態快閃記憶體)的實施型態。
(第一實施型態)
利用圖1至圖5說明本發明第一實施型態之動態快閃記憶單元的構造與動作機制。利用圖1說明動態快閃記憶單元的構造。並且，利用圖2說明連接於板線配線層PL的第一閘極導體層5a的閘極電容大於連接於字元線配線層WL的第二閘極導體層5b的閘極電容時的效果。此外，利用圖3說明資料寫入動作機制，利用圖4說明資料抹除動作機制，利用圖5說明資料讀出動作機制。
圖1顯示本發明第一實施型態之動態快閃記憶單元的構造。在形成於基板1(申請專利範圍的「基板」的一例)上之具有P型或i型(本質型)導電型 的矽半導體柱2(以下將矽半導體柱稱為「Si柱」)(申請專利範圍的「半導體基體」的一例)內的上下位置，形成有當一方成為源極時則另一方成為汲極的N+層3a、3b(申請專利範圍的「第一雜質層」、「第二雜質層」的一例)。成為此源極、汲極的N+層3a、3b間的Si柱2的部分係成為通道區7(申請專利範圍的「通道半導體層」的一例)。以包圍此通道區7的方式形成有第一閘極絕緣層4a(申請專利範圍的「第一閘極絕緣層」的一例)、第二閘極絕緣層4b(申請專利範圍的「第二閘極絕緣層」的一例)。此第一閘極絕緣層4a、第二閘極絕緣層4b係分別接觸或靠近成為此源極、汲極的N+層3a、3b。以包圍此第一閘極絕緣層4a、第二閘極絕緣層4b的方式分別形成有第一閘極導體層5a(申請專利範圍的「第一閘極導體層」的一例)、第二閘極導體層5b(申請專利範圍的「第二閘極導體層」的一例)。並且，第一閘極導體層5a、第二閘極導體層5b係藉由絕緣層6而分離。此外，N+層3a、3b間的通道區7係由被第一閘極絕緣層4a包圍的第一通道Si層7a及被第二閘極絕緣層4b包圍的第二通道Si層7b所組成。藉此，形成由成為源極、汲極的N+層3a、3b、通道區7、第一閘極絕緣層4a、第二閘極絕緣層4b、第一閘極導體層5a、第二閘極導體層5b構成的動態快閃記憶單元10。此外，成為源極的N+層3a係連接於源極線配線層SL(申請專利範圍的「源極線配線層」的一例)，成為汲極的N+層3b連接於位元線配線層BL(申請專利範圍的「位元線配線層」的一例)，第一閘極導體層5a係連接於板線配線層PL(申請專利範圍的「第一驅動控制線配線層」的一例)，第二閘極導體層5b係連接於字元線配線層WL(申請專利範圍的「字元線配線層」的一例)。板線配線層PL所連接的第一閘極導體層5a的閘極電容以具有大於字元線配線層WL所連接的第二閘極導體層5b的閘極電容的構造為佳。
在此，圖1中係第一閘極導體層5a的閘極長度大於第二閘極導體層5b的閘極長度，以使連接於板線配線層PL的第一閘極導體層5a的閘極電容大於連接於字元線配線層WL的第二閘極導體層5b的閘極電容。然而，除此之外，第一閘極導體層5a的閘極長度亦可不大於第二閘極導體層5b的閘極長度，而是改變各個閘極絕緣層的膜厚，使第一閘極絕緣層4a的閘極絕緣膜的膜厚小於第二閘極絕緣層4b的閘極絕緣膜的膜厚。此外，亦可改變各個閘極絕緣層的材料的介電係數，使第一閘極絕緣層4a的閘極絕緣膜的介電係數大於第二閘極絕緣層4b的閘極絕緣膜的介電係數。此外，亦可任意組合閘極導體層5a、5b的長度、閘極絕緣層4a、4b的膜厚、介電係數，以使連接於板線配線層PL的第一閘極導體層5a的閘極電容大於連接於字元線配線層WL的第二閘極導體層5b的閘極電容。
圖2(a)至(c)係說明連接於板線配線層PL的第一閘極導體層5a的閘極電容大於連接於字元線配線層WL的第二閘極導體層5b的閘極電容時的效果之圖。
圖2(a)係將本發明第一實施型態之動態快閃記憶單元的主要部分簡化顯示的構造圖。動態快閃記憶單元係連接有位元線配線層BL、字元線配線層WL、板線配線層PL、及源極線配線層SL，藉由其電壓狀態決定通道區7的電位狀態。
圖2(b)係用以說明各部分的電容關係的圖。通道區7的電容CFB係字元線配線層WL所連接的閘極導體層5b與通道區7之間的電容CWL、板線配線層PL所連接的閘極導體層5a與通道區7之間的電容CPL、源極線配線層SL所連接的源極N+層3a與通道區7之間的PN接面的接面電容CSL、及位元線 配線層BL所連接的汲極N+層3b與通道區7之間的PN接面的接面電容CBL之總和，以下式(1)表示。
CFB=CWL+CPL+CBL+CSL (1)因此，字元線配線層WL與通道區7之間的耦合率βWL、板線配線層PL與通道區7之間的耦合率βPL、位元線配線層BL與通道區7之間的耦合率βBL、源極線配線層SL與通道區7之間的耦合率βSL係分別以下式表示。
βWL=CWL/(CWL+CPL+CBL+CSL) (2)
βPL=CPL/(CWL+CPL+CBL+CSL) (3)
βBL=CBL/(CWL+CPL+CBL+CSL) (4)
βSL=CSL/(CWL+CPL+CBL+CSL) (5)在此，由於CPL>CWL，故βPL>βWL。
圖2(c)係用以說明字元線配線層WL的電壓VWL因讀出動作與寫入動作而上升，且於其之後下降時，通道區7的電壓VFB變化的圖。在此，字元線配線層WL的電壓VWL從0V上升到高電壓狀態VWLH時，通道區7的電壓VFB從低電壓狀態VFBL變成高電壓狀態VFBH時的電位差△VFB係如下所示。
△VFB=VFBH-VFBL=βWL×VWLH (6)由於字元線配線層WL與通道區7間的耦合率βWL較小，而板線配線層PL與通道區7間的耦合率βPL較大，故△VFB較小，即使字元線配線層WL的電壓VWL因讀出動作與寫入動作而上下變化，通道區7的電壓VFB仍幾乎不變。
圖3A(a)至(c)及圖3B顯示本發明第一實施型態之動態快閃記憶單元的寫入動作(申請專利範圍的「寫入動作」的一例)。圖3A(a)顯示寫入動作 的機制，圖3A(b)顯示位元線配線層BL、源極線配線層SL、板線配線層PL、字元線配線層WL以及成為浮體FB的通道區7的動作波形。時刻T0時，動態快閃記憶單元係處於「0」抹除狀態，通道區7的電壓係成為VFB「0」。此外，對於位元線配線層BL、源極線配線層SL、字元線配線層WL施加Vss，對於板線配線層PL施加VPLL。在此，例如，Vss為0V，VPLL為2V。接著，時刻T1至T2之間，位元線配線層BL從Vss上升到VBLH時，例如，Vss為0V時，通道區7的電壓係因位元線配線層BL與通道區7的電容耦合而成為VFB「0」+βBL×VBLH。
利用圖3A(a)與(b)繼續說明動態快閃記憶單元的寫入動作。時刻T3至T4之間，字元線配線層WL從Vss上升到VWLH。藉此，若將連接於字元線配線層WL的第二閘極導體層5b包圍通道區7的第二N通道MOS電晶體區域的「0」抹除的臨限值電壓設為VtWL「0」，則隨著字元線配線層WL的電壓上升，從Vss到VtWL「0」為止，通道區7的電壓係因字元線配線層WL與通道區7的第二電容耦合而成為VFB「0」+βBL×VBLH+βWL×VtWL「0」。字元線配線層WL的電壓上升至VtWL「0」以上時，在第二閘極導體層5b的內周，會在通道區7形成環狀的反轉層12b，將字元線配線層WL與通道區7的第二電容耦合遮蔽。
利用圖3A(a)與(b)繼續說明動態快閃記憶單元的寫入動作。時刻T3至T4之間，對於板線配線層PL所連接的第一閘極導體層5a例如固定輸入VPLL=2V，並使字元線配線層WL所連接的第二閘極導體層5b例如上升到VWLH=4V。結果，如圖3A(a)所示，在板線配線層PL所連接的第一閘極導體層5a的內周，會在通道區7形成環狀的反轉層12a，且其反轉層12a存在有夾止點13。結果，具有第一閘極導體層5a的第一N通道MOS電晶體區域係在飽和區 動作。另一方面，具有字元線配線層WL所連接的第二閘極導體層5b的第二N通道MOS電晶體區域係在線性區動作。結果，在字元線配線層WL所連接的第二閘極導體層5b的內周的通道區7不存在夾止點，而在閘極導體層5b的內周全面形成反轉層12b。形成於此字元線配線層WL所連接的第二閘極導體層5b的內周全面的反轉層12b係作為具有第二閘極導體層5b的第二N通道MOS電晶體區域的實質的汲極而作用。結果，電場係在串聯連接之具有第一閘極導體層5a的第一N通道MOS電晶體區域與具有第二閘極導體層5b的第二N通道MOS電晶體區域之間的通道區7的第一交界區成為最大，在此區域產生撞擊游離化現象。由於此區域係從具有字元線配線層WL所連接的第二閘極導體層5b的第二N通道MOS電晶體區域觀看時的源極側的區域，故將此現象稱為源極側撞擊游離化現象。藉由該源極側撞擊游離化現象，電子係從源極線配線層SL所連接的N+層3a流向位元線配線層BL所連接的N+層3b。經加速的電子係撞擊晶格Si原子而藉由其動能產生電子、電洞對。所產生的電子的一部分係流向第一閘極導體層5a與第二閘極導體層5b，但大部分係流向位元線配線層BL所連接的N+層3b(未圖示)。
此外，如圖3A(c)所示，所產生的電洞群9(申請專利範圍的「電洞群」的一例)係通道區7的多數載子，將通道區7充電成正偏壓。由於源極線配線層SL所連接的N+層3a為0V，故通道區7係充電到源極線配線層SL所連接的N+層3a與通道區7之間的PN接面的內建電壓Vb(約0.7V)。當通道區7充電成正偏壓時，第一N通道MOS電晶體區域與第二N通道MOS電晶體區域的臨限值電壓便因基板偏壓效應而降低。
利用圖3A(b)繼續說明動態快閃記憶單元的寫入動作。時刻T6至 T7之間，字元線配線層WL的電壓從VWLH降低至Vss。此時，字元線配線層WL與通道區7係進行第二電容耦合，但反轉層12b會阻斷此第二電容耦合至字元線配線層WL的電壓VWLH降低至通道區7的電壓為Vb時的第二N通道MOS電晶體區域的臨限值電壓VtWL「1」以下。因此，字元線配線層WL與通道區7的實質的電容耦合僅在字元線配線層WL成為VtWL「1」以下且下降至Vss時。結果，通道區7的電壓係成為Vb-βWL×VtWL「1」。在此，VtWL「1」係低於前述VtWL「0」，βWL×VtWL「1」較小。
利用圖3A(b)繼續說明動態快閃記憶單元的寫入動作。時刻T8至T9之間，位元線配線層BL從VBLH下降到Vss。由於位元線配線層BL與通道區7電容耦合，故通道區7的「1」寫入電壓VFB「1」最終係成為下式。
VFB「1」=Vb-βWL×VtWL「1」-βBL×VBLH (7)在此，位元線配線層BL與通道區7的耦合比βBL亦小。藉此，如圖3B所示，字元線配線層WL所連接的第二通道區7b的第二N通道MOS電晶體區域的臨限值電壓變低。進行將此通道區7的「1」寫入狀態設成第一資料保持電壓(申請專利範圍的「第一資料保持電壓」的一例)的頁寫入動作，且分配為邏輯記憶資料「1」。
在此，寫入動作時，亦能夠以第一雜質層3a與第一通道半導體層7a之間的第二交界區或第二雜質層3b與第二通道半導體層7b之間的第三交界區來取代第一交界區，以撞擊游離化現象產生電子、電洞對，且以所產生的電洞群9對通道區7充電。
利用圖4A至圖4E，說明抹除動作(申請專利範圍的「抹除動作」的一例)機制。
圖4A顯示用以說明頁抹除動作的記憶區塊電路圖。在此顯示三行×三列合計九個記憶單元CL11至CL33，但實際的記憶體係大於此矩陣。記憶單元排列成矩陣狀時，將其排列的一方向稱為「行方向」(或「行狀」)，且將與其垂直的方向稱為「列方向」(或「列狀」)。各記憶單元係連接有源極線配線層SL、位元線配線層BL1至BL3、板線配線層PL1至PL3、字元線配線層WL1至WL3。例如，在此假定在此區塊中選擇板線配線層PL2與字元線配線層WL2所連接的記憶單元CL21至CL23進行頁抹除動作。
利用圖4B(a)至(d)及圖4C說明頁抹除動作的機制。在此，N+層3a、3b間的通道區7係與基板電性分離而成為浮體。圖4B(a)係顯示抹除動作的主要節點的時序動作波形圖。圖4B(a)中，T0至T12係表示從抹除動作開始到結束為止的時刻。圖4B(b)係顯示在抹除動作前的時刻T0，於先前的週期藉由撞擊游離化而產生的電洞群9積蓄在通道區7的狀態。接著，時刻T1至T2中，位元線配線層BL1至BL3與源極線配線層SL分別從Vss變成VBLH與VSLH的高電壓狀態。在此，Vss係例如0V。本動作係在接下來的第一期間的時刻T3至T4中，要進行頁抹除動作而選擇的板線配線層PL2從第一電壓VPLL變成第二電壓VPLH的高電壓狀態，且字元線配線層WL2從第三電壓Vss變成第四電壓VWLH的高電壓狀態，在通道區7中，不會於板線配線層PL2所連接的第一閘極導體層5a的內周形成反轉層12a，且不會於字元線配線層WL2所連接的第二閘極導體層5b的內周形成反轉層12b。因此，關於VBLH與VSLH的電壓，將字元線配線層WL2側的第二N通道MOS電晶體區域與板線配線層PL2側的第一N通道MOS電晶體區域的臨限值電壓分別設為VtWL與VtPL時，較佳為VBLH>VWLH+VtWL且VSLH>VPLH+VtPL。例如，VtWL與VtPL為0.5V時，可將VWLH與VPLH設定為3V， 並將VBLH與VSLH設定為3.5V以上。
繼續說明圖4B(a)的頁抹除動作機制。第一期間的時刻T3至T4中，隨著板線配線層PL2與字元線配線層WL2變成第二電壓VPLH與第四電壓VWLH的高電壓狀態，藉由板線配線層PL2與通道區7的第一電容耦合及字元線配線層WL2與通道區7的第二電容耦合，將浮動狀態的通道區7的電壓往上推升。通道區7的電壓係從「1」寫入狀態的VFB「1」變成高電壓。由於位元線配線層BL1至BL3及源極線配線層SL的電壓為VBLH及VSLH的高電壓，使得源極N+層3a與通道區7之間的PN接面及汲極N+層3b與通道區7之間的PN接面為逆向偏壓狀態，因而能夠升壓。
繼續說明圖4B(a)的頁抹除動作機制。接著，在第二期間的時刻T5至T6中，位元線配線層BL1至BL3與源極線配線層SL的電壓從高電壓的VBLH與VSLH下降到Vss。結果，源極N+層3a與通道區7之間的PN接面及汲極N+層3b與通道區7之間的PN接面係如圖4B(c)所示，成為順向偏壓狀態，通道區7的電洞群9中的殘存電洞群係排出至源極N+層3a與汲極N+層3b。結果，通道區7的電壓VFB成為源極N+層3a與P層的通道區7形成的PN接面以及汲極N+層3b與P層的通道區7形成的PN接面的內建電壓Vb。
繼續說明圖4B(a)的頁抹除動作機制。接著，在時刻T7至T8中，位元線配線層BL1至BL3與源極線配線層SL的電壓從Vss上升到高電壓的VBLH與VSLH。藉此，如圖4B(d)所示，在第三期間的時刻T9至T10中，使板線配線層PL2與字元線配線層WL2從第二電壓VPLH與第四電壓VWLH分別下降至第一電壓VPLL與第三電壓Vss時，不會在通道區7中形成板線配線層PL2側的反轉層12a及字元線配線層WL2側的反轉層12b，藉由板線配線層PL2與通道區7的 第一電容耦合及字元線配線層WL2與通道區7的第二電容耦合，效率佳地使通道區7的電壓VFB從Vb變成VFB「0」。因此，「1」寫入狀態與「0」抹除狀態的通道區7的電壓差△VFB能夠以下式(9)表示。
VFB「1」=Vb-βWL×VtWL「1」-βBL×VBLH (7)
VFB「0」=Vb-βWL×VWLH-βPL×(VPLH-VPLL) (8)
△VFB=VFB「1」-VFB「0」=βWL×VWLH+βPL×(VPLH-VPLL)-βWL×VtWL「1」-βBL×VBLH (9)在此，βWL與βPL之和為0.8以上，△VFB變大，而可確保充分的差分邊限。
結果，如圖4C所示，在「1」寫入狀態與「0」抹除狀態，能夠確保較大的的差分邊限。在此係顯示「0」抹除狀態下，板線配線層PL2側的臨限值電壓係因基板偏壓效應而變高，因此，將板線配線層PL2的施加電壓設成例如其臨限值電壓以下時，板線配線層PL2側的第一N通道MOS電晶體區域便成為非導通而不讓記憶單元電流流通。
繼續說明圖4B(a)的頁抹除動作機制。接著，在第三期間的時刻T11至T12中，位元線配線層BL1至BL3從VBLH下降到Vss，源極線SL的電壓從VSLH下降到Vss，抹除動作結束。此時，位元線配線層BL1至BL3與源極線配線層SL因電容耦合而將通道區7的電壓下拉若干，但由於大小同等於時刻T7至T8中位元線配線層BL1至BL3與源極線配線層SL因電容耦合而將通道區7的電壓推升的量，故位元線配線層BL1至BL3與源極線配線層SL的電壓的上下變動互相抵消，就結果而言，對通道區7的電壓未造成影響。進行將此通道區7的「0」抹除狀態的電壓VFB「0」設成第二資料保持電壓(申請專利範圍的「第二 資料保持電壓」的一例)的頁抹除動作，並分配為邏輯記憶資料「0」。
接著，利用圖4D(a)至(d)說明頁抹除動作的機制。圖4D與圖4B的不同點在於頁抹除動作中，源極線配線層SL為Vss或浮動狀態，且板線配線層PL2固定在Vss。藉此，時刻T1至T2中，即使位元線配線層BL1至BL3從Vss上升至VBLH，板線配線層PL2的第一N通道MOS電晶體區域仍成為非導通，記憶單元電流不流通。因此，不會因撞擊游離化現象而產生電洞群9。其餘係與圖4B同樣地，位元線配線層BL1至BL3在Vss與VBLH之間變化，字元線配線層WL2在Vss與VWLH之間變化。結果，如圖4D(c)所示，電洞群9係被排出至位元線配線層BL1至BL3的第二雜質層N+層3b。
圖5A及圖5B係用以說明本發明第一實施型態之具有SGT的記憶裝置的源極線配線層、字元線配線層、位元線配線層的配設構造的圖。
圖5A(a)至(c)係顯示將源極線配線層SL55配設成與位元線配線層BL58平行的例子。圖5A(a)係記憶單元區塊的一部分的俯視圖，圖5A(b)係沿圖5A(a)中的X-X’軸的剖面圖，圖5A(c)沿圖5A(a)中的Y-Y’軸的剖面圖。圖5A中顯示屬於P層的半導體基板50以及屬於N+層的第一雜質層51。相對於其半導體基板50，沿垂直方向形成通道層的P層53及第二雜質層54。源極線配線層SL55係與屬於N+層的第一雜質層51在下層連接，且配設成與屬於N+層的第二雜質層54連接的位元線配線層BL58平行。此外，在源極線配線層SL55的上層，將板線配線層PL56與字元線配線層WL57配設成與源極線配線層SL55正交。在更上層，將位元線配線層BL58配設成與源極線配線層SL55平行。
如圖5A所示，每複數個位元線配線層BL58配設一個源極線配線層SL55。圖5A的例子中係每四個位元線配線層BL58配設一個源極線配線層 SL55。此時，位元線配線層BL58不限於每四個配設一個源極線配線層SL55，能夠為每八個、十六個、三十二個的二進位之倍數個配設一個源極線配線層SL55。
另外，半導體基板50係既可為SOI基板，亦可為在P層基板設有井(well)層之基板。
圖5B(a)至(c)係顯示將源極線配線層SL55配設成與位元線配線層BL58正交的例子。圖5B(a)係記憶單元區塊的一部分的俯視圖，圖5B(b)係沿圖5B(a)中的X-X’軸的剖面圖，圖5B(c)係沿圖5B(a)中的Y-Y’軸的剖面圖。圖5B中顯示屬於P層的半導體基板50以及屬於N+層的第一雜質層51。相對於其半導體基板50，沿垂直方向形成通道層的P層53及第二雜質層54。源極線配線層SL55係與屬於N+層的第一雜質層51在下層連接，且配設成與屬於N+層的第二雜質層54連接的位元線配線層BL58正交。此外，在源極線配線層SL55的上層，將板線配線層PL56與字元線配線層WL57配設成與源極線配線層SL55平行。在更上層，將位元線配線層BL58配設成與源極線配線層SL55正交。
如圖5B所示，每複數個字元線配線層WL57配設一個源極線配線層SL55。圖5B的例子中係每四個字元線配線層WL57配設一個源極線配線層SL55。此時，字元線配線層WL57不限於每四個配設一個源極線配線層SL55，能夠為每八個、十六個、三十二個的二進位之倍數個配設一個源極線配線層SL55。
另外，圖5A與圖5B中所示的源極線配線層SL55亦可為由設在屬於N+層的第一雜質層50的高濃度的N+埋層(Buried N+；BN+)而形成。
此外，圖5A與圖5B中所示的源極線配線層SL55亦可為在屬於 N+層的第一雜質層50形成溝，並以鑲嵌技術在其溝中埋入金屬例如鎢W、銅Cu等而形成。
圖6(a)至(c)係用以說明本發明第一實施型態之動態快閃記憶單元的讀出動作的圖。如圖6(a)所示，通道區7充電到內建電壓Vb(約0.7V)時，具有字元線配線層WL所連接的第二閘極導體層5b的第二N通道MOS電晶體區域的臨限值電壓便因基板偏壓效應而下降。將此狀態分配為邏輯記憶資料「1」。如圖6(b)所示，在進行寫入前選擇的記憶區塊原為抹除狀態「0」，通道區7的電壓VFB係成為VFB「0」。藉由寫入動作隨機記憶寫入狀態「1」。結果，對於字元線配線層WL建立邏輯「0」與「1」的邏輯記憶資料。如圖6(c)所示，利用對於該字元線配線層WL的二個臨限值電壓的高低差，能夠以感測放大器進行讀出。
圖1中，不論Si柱2的水平剖面形狀為圓形、橢圓形、長方形，皆可進行本實施型態所說明的動態快閃記憶體動作。此外，同一晶片上亦可混合有圓形、橢圓形、長方形的動態快閃記憶單元。
此外，圖1中係以SGT為例說明了動態快閃記憶元件，此SGT係對於以垂直方向立於基板1上的Si柱2的側面全體包圍設置第一閘極絕緣層4a、第二閘極絕緣層4b，且具有分別包圍第一閘極絕緣層4a、第二閘極絕緣層4b的整體的第一閘極導體層5a、第二閘極導體層5b。惟，如本實施型態的說明所示，本動態快閃記憶元件若為滿足可將撞擊游離化現象產生的電洞群9保持於通道區7的條件之構造即可。因此，通道區7若為與基板1分離的浮體構造即可。並且，亦可為使用了SOI(Silicon On Insulator；絕緣層覆矽)的元件構造(參照例如前述之非專利文獻7至非專利文獻11)。此種元件構造中，通道區的底部接 觸於SOI基板的絕緣層，且藉由閘極絕緣層及元件分離絕緣層的包圍而包圍其他通道區。即使是此種構造，通道區亦成為浮體構造。如此，本實施型態提供的動態快閃記憶元件若滿足通道區為浮體構造的條件即可。
此外，「1」寫入中，亦可使用GIDL(Gate Induced Drain Leakage；閘極引發汲極漏電流)電流來產生電子、電洞對，且以所產生的電洞群充滿通道區7內。
此外，本說明書與圖式的式(1)至式(12)係為了定性地說明現象而使用的式子，現象不受該些式子所限制。
另外，圖3A與圖3B的說明中，將字元線配線層WL、位元線配線層BL、源極線配線層SL的重置電壓記載為Vss，但亦可將各自的重置電壓設成相異的電壓。
此外，圖4顯示了頁抹除動作條件的一例。惟相對於此，若可實現將位於通道區7的電洞群9從N+層3a、N+層3b其中一者或兩者去除的狀態，則亦可改變施加至源極線配線層SL、板線配線層PL、位元線配線層BL、字元線配線層WL的電壓。此外，頁抹除動作中，亦可對所選擇的頁的源極線配線層SL施加電壓且使位元線配線層BL成為浮動狀態。此外，頁抹除動作，亦可對所選擇的頁的位元線配線層BL施加電壓且使源極線配線層SL成為浮動狀態。
此外，圖1中，垂直方向上被第一絕緣層之絕緣層6包圍的部分的通道區7中，第一通道Si層7a、第二通道Si層7b的電位分布係相連地形成。藉此，通道區7的第一通道Si層7a、第二通道Si層7b係在垂直方向上藉由第一絕緣層之絕緣層6包圍的區域而相連。
另外，圖1中，板線配線層PL所連接的第一閘極導體層5a的垂 直方向的長度大於字元線配線層WL所連接的第二閘極導體層5b的垂直方向的長度以使CPL>CWL為佳。然而，只要附加板線配線層PL，字元線配線層WL相對於通道區7的電容耦合的耦合比(CWL/(CPL+CWL+CBL+CSL))就會變小。結果，浮體的通道區7的電位變動△VFB變小。
此外，關於板線配線層PL的電壓VPLL，在區塊抹除動作之選擇抹除以外的各動作模式中，例如可施加其他的固定電壓。
此外，圖1中，可將第一閘極導體層5a分割為二個以上而分別作為板線的導體電極，以同步或非同步，以相同驅動電壓或相異驅動電壓來動作。同樣地，可將第二閘極導體層5b分割為二個以上而分別作為字元線的導體電極，以同步或非同步，以相同驅動電壓或相異驅動電壓來動作。即使如此，動態快閃記憶體亦會動作。此外，將第一閘極導體層5a分割成二個以上時，所分割的第一閘極導體層的至少一者係進行前述第一閘極導體層5a的動作。並且，就所分割的第二閘極導體層5b而言，所分割的第二閘極導體層的至少一者係進行前述第二閘極導體層5b的動作。
此外，上述之施加於位元線BL、源極線SL、字元線WL、板線PL的電壓條件以及浮體的電壓係用以進行抹除動作、寫入動作、讀出動作之基本動作的一例，若可進行本發明的基本動作，則亦可為其他的電壓條件。
本實施型態係提供下述特徵。
(特徵1)
本實施型態之動態快閃記憶單元中，成為源極、汲極的N+層3a、3b、通道區7、第一閘極絕緣層4a、第二閘極絕緣層4b、第一閘極導體層5a、第二閘極導體層5b皆形成為柱狀。此外，成為源極的N+層3a係連接於源極線配線層SL， 成為汲極的N+層3b係連接於位元線配線層BL，第一閘極導體層5a係連接於板線配線層PL，第二閘極導體層5b係連接於字元線配線層WL。本動態快閃記憶單元係具有板線配線層PL所連接的第一閘極導體層5a的閘極電容大於字元線配線層WL所連接的第二閘極導體層5b的閘極電容的構造。本動態快閃記憶單元中，第一閘極導體層、第二閘極導體層係沿垂直方向積層。因此，即使為板線配線層PL所連接的第一閘極導體層5a的閘極電容大於字元線配線層WL所連接的第二閘極導體層5b的閘極電容的構造，俯視觀察時，記憶單元面積仍不會變大。藉此，可同時實現動態快閃記憶單元的高性能化與高集積化。
(特徵2)
藉由本實施型態之動態快閃記憶單元的源極線配線層、字元線配線層、位元線配線層的配設構造，能夠顯著地減小源極線配線層的電阻。結果，供給至動態快閃記憶單元的源極線配線層的電壓穩定，能夠保證記憶單元的基本動作之抹除動作、寫入動作、讀出動作的高可靠度。此外，由於源極線配線層的電阻變小而能夠實現抹除動作、寫入動作、讀出動作的高速化。
(特徵3)
注目於本實施型態之動態快閃記憶單元的板線配線層PL所連接的第一閘極導體層5a時，在動態快閃記憶單元進行寫入、讀出動作時，字元線配線層WL的電壓會上下振盪。此時，板線配線層PL係擔任降低字元線配線層WL與通道區7之間的電容耦合比的作用。結果，能夠顯著地抑制字元線配線層WL的電壓上下振盪時的通道區7的電壓變化的影響。藉此，能夠使表示邏輯「0」與「1」的字元線配線層WL的SGT電晶體的臨限值電壓差變大。此係致使動態快閃記憶單元的動作的差分邊限的擴大。
(特徵4)
本實施型態之動態快閃記憶單元係進行圖4A至圖4D所說明的頁抹除動作，惟，以遠低於快閃記憶體的低電場進行改寫。因此，在可靠度上，無需規定頁抹除動作的改寫次數限制。
(其他實施型態)
另外，本發明中係形成Si柱，但亦可為以Si以外的半導體材料形成的半導體柱。本發明的其他實施型態中此亦同。
此外，縱型NAND型快閃記憶體電路係以半導體柱為通道，沿垂直方向形成複數段要構成記憶單元之包圍該半導體柱的通道氧化層、電荷積蓄層、層間絕緣層、控制導體層。此等記憶單元的兩端的半導體柱係具有對應源極的源極線雜質層及對應汲極的位元線雜質層。並且，就一個記憶單元而言，若記憶單元的兩側之中，一者作為源極時，則另一者便作為汲極來動作。如此，縱型NAND型快閃記憶體電路係SGT電路的一種。因此，本發明亦能夠適用於混合NAND型快閃記憶體電路的電路。
此外，「1」寫入中，亦可藉由前述非專利文獻11記載的閘極引發汲極漏(GIDL；Gate Induced Drain Leakage)電流來產生電子、電洞對，以所產生的電洞群充滿浮體FB內。本發明的其他實施型態中此亦同。
此外，圖1中，即使N+層3a、3b、P層Si柱2各者的導電型的極性為相反的構造，仍可進行動態快閃記憶體動作。此時，屬於N型的Si柱2中，多數載子成為電子。因此，將藉由撞擊游離化而產生的電子群積蓄於通道區7的狀態設定為「1」狀態。
此外，本發明能夠在不超出本發明廣義上的精神及範圍內進行各 式各樣的實施型態及變形。此外，上述各實施型態係用以說明本發明的一實施例，而非用以限定本發明的範圍。上述實施例及變形例能夠任意組合。此外，即便視需要而將上述實施型態的構成要件的一部除外者，仍包含於本發明的技術思想的範圍內。
[產業上的利用可能性]
依據本發明的使用半導體元件的記憶裝置，可獲得高密度且使用高性能SGT的記憶裝置之動態快閃記憶體。
50:半導體基板
51:第一雜質層
53:通道層的P層
54:第二雜質層
55:源極線配線層
56:板線配線層
57:字元線配線層
58:位元線配線層

Claims (11)

  1. 一種半導體元件記憶裝置，係具有配置成矩陣狀的複數個記憶單元；
    各個前述記憶單元係具有：
    半導體基體，係在基板上相對於前述基板立於垂直方向；
    第一雜質層與第二雜質層，其中，在相對於前述基板的垂直方向中，前述第一雜質層係位於前述半導體基體的下端，前述第二雜質層係位於前述半導體基體的上端；
    第一閘極絕緣層，係包圍前述第一雜質層與前述第二雜質層之間的前述半導體基體的側面的一部分或全部，且接觸或靠近前述第一雜質層；
    第二閘極絕緣層，係包圍前述半導體基體的側面的一部分或全部，與前述第一閘極絕緣層相連，且接觸或靠近前述第二雜質層；
    第一閘極導體層，係覆於前述第一閘極絕緣層；
    第二閘極導體層，係覆於前述第二閘極絕緣層；及
    通道半導體層，為前述半導體基體被前述第一閘極絕緣層與前述第二閘極絕緣層所被覆的部分；
    各個前述記憶單元中，
    控制施加於前述第一閘極導體層、前述第二閘極導體層、前述第一雜質層及前述第二雜質層的電壓，而將藉由撞擊游離化現象或閘極引發汲極漏電流而產生的電洞群保持於前述通道半導體層的內部；
    於寫入動作時，將前述通道半導體層的電壓設為高於前述第一雜質層及前述第二雜質層之中之一者或兩者的電壓之第一資料保持電壓；
    於抹除動作時，控制施加於前述第一雜質層、前述第二雜質層、前述第一閘極導體層及前述第二閘極導體層的電壓，將前述電洞群從前述第一雜質層及前述第二雜質層之中之一者或兩者移除，而將前述通道半導體層的電壓設為低於前述第一資料保持電壓之第二資料保持電壓；
    前述記憶單元的前述第一雜質層係與源極線配線層連接，前述第二雜質層係與位元線配線層連接，前述第一閘極導體層及前述第二閘極導體層之中之一者係與字元線配線層連接，另一者係與第一驅動控制線配線層連接；
    在相對於前述基板的垂直方向中，前述源極線配線層係在比前述第一驅動控制線配線層及前述字元線配線層更下方處與前述第一雜質層連接。
  2. 如請求項1所述之半導體元件記憶裝置，其中，前述源極線配線層係在相對於前述基板的垂直方向中配設在比前述第一驅動控制線配線層及前述字元線配線層更下方之層。
  3. 如請求項1所述之半導體元件記憶裝置，其中，前述源極線配線層係配設成與前述位元線配線層平行。
  4. 如請求項1所述之半導體元件記憶裝置，其中，前述源極線配線層係配設成與前述字元線配線層正交。
  5. 如請求項1所述之半導體元件記憶裝置，其中，前述源極線配線層係配設成與前述位元線配線層正交。
  6. 如請求項1所述之半導體元件記憶裝置，其中，前述源極線配線層係配設成與前述字元線平行。
  7. 如請求項3所述之半導體元件記憶裝置，係每複數個前述位元線配線層配設一個前述源極線配線層。
  8. 如請求項6所述之半導體元件記憶裝置，係每複數個前述字元線配線層配設一個前述源極線配線層。
  9. 如請求項7所述之半導體元件記憶裝置，係每二進位之倍數的複數個前述位元線配線層配設一個前述源極線配線層。
  10. 如請求項8所述之半導體元件記憶裝置，係每二進位之倍數的複數個前述字元線配線層配設一個前述源極線配線層。
  11. 如請求項1所述之半導體元件記憶裝置，其中，前述第一閘極導體層與前述通道半導體層之間的第一閘極電容大於前述第二閘極導體層與前述通道半導體層之間的第二閘極電容。
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