JP5685351B1 - 柱状半導体装置の製造方法 - Google Patents

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Abstract

Ｓｉ柱６内にＮ＋領域２ａ及びＰ＋領域３ａを形成し、Ｓｉ柱６を囲むようにＨｆＯ２層９ａ、９ｃ、ＴｉＮ層１０ｂ、１０ｄ、ＳｉＯ２層１１ｂ、１１ｄを形成する。続いて、Ｎ＋領域２ａ、Ｐ＋領域３ａの側面と、ＴｉＮ層１０ｄの側面とに、それぞれコンタクト部２１ａ、２１ｂを開口する。続いて、Ｓｉ柱６の上方においてｉ層基板１の上表面に対して垂直な方向からＳｉ、Ｎｉ原子を入射し、Ｓｉ層、Ｎｉ層を形成する。その後の熱処理によって、Ｎｉシリサイド化によるＮｉＳｉ層１８ａ、２２を横方向に膨張させることでＮｉＳｉ層１８ａ、２２と、Ｎ＋領域２ａ及びＰ＋領域３ａ、又はＴｉＮ層１０ｄとの接続を行う。

Description

本発明は、柱状半導体装置の製造方法に関する。
近年、代表的な柱状半導体装置であるＳＧＴ（Surrounding Gate MOS Transistor）は、高集積な半導体装置を提供する半導体素子として注目されている。また、ＳＧＴを有する半導体装置の更なる高集積化が求められている。
通常のプレナー型ＭＯＳトランジスタでは、チャネルが半導体基板の上表面に沿う水平方向に存在する。これに対して、ＳＧＴのチャネルは、半導体基板の上表面に対して垂直な方向に存在する（例えば、特許文献１、非特許文献１を参照）。このため、ＳＧＴはプレナー型ＭＯＳトランジスタと比べ、半導体装置の高密度化が可能である。
図１０に、ＮチャネルＳＧＴの構造模式図を示す。Ｐ型又はｉ型（真性型）の導電型を有するＳｉ柱１００（以下、シリコン半導体柱を「Ｓｉ柱」と称する。）の上下の位置に、一方がソースとなる場合に、他方がドレインとなり、一方がドレインとなる場合に、他方がソースとなるＮ＋領域１０１ａ、１０１ｂ（以下、ドナー不純物を高濃度で含む半導体領域を、「Ｎ＋領域」と称する。）が形成されている。このソース、ドレインとなるＮ＋領域１０１ａ、１０１ｂ間のＳｉ柱１００がチャネル領域１０２となる。このチャネル領域１０２を囲むようにゲート絶縁層１０３が形成され、このゲート絶縁層１０３を囲むようにゲート導体層１０４が形成されている。ＳＧＴでは、ソース、ドレインとなるＮ＋領域１０１ａ、１０１ｂ、チャネル領域１０２、ゲート絶縁層１０３、ゲート導体層１０４が、単一のＳｉ柱１００内に形成される。このため、ＳＧＴの平面視での面積は、プレナー型ＭＯＳトランジスタの単一のソース又はドレインＮ＋領域面積に相当する。そのため、ＳＧＴを有する回路チップは、プレナー型ＭＯＳトランジスタを有する回路チップと比較して、更なるチップサイズの縮小化が実現できる。
現在、ＳＧＴを用いた回路チップのサイズを縮小化するための更なる取り組みがなされている。例えば、図１１の構造模式図に示すように、１つのＳｉ柱１１５の上下の位置に２つのＳＧＴ１１６ａ、１１６ｂを形成することにより、回路面積が縮小できることが予測されている。
図１１に、Ｓｉ柱１１５の下方にＮチャネルＳＧＴ１１６ａが形成され、このＮチャネルＳＧＴ１１６ａの上方にＰチャネルＳＧＴ１１６ｂが形成されたＣＭＯＳインバータ回路の模式構造図を示す。Ｐ層基板１１７（以下、アクセプタ不純物を含む半導体層を「Ｐ層」と称する。）上にＳｉ柱１１５が形成されている。Ｓｉ柱１１５の外周かつＰ層基板１１７上にＳｉＯ２層１１８が形成されている。また、Ｓｉ柱１１５を囲むように、ＮチャネルＳＧＴ１１６ａのゲート絶縁層１１９ａと、ＰチャネルＳＧＴ１１６ｂのゲート絶縁層１１９ｂが形成されている。ゲート絶縁層１１９ａ、１１９ｂを囲むように、Ｓｉ柱１１５の外周に、ＮチャネルＳＧＴ１１６ａのゲート導体層１２０ａと、ＰチャネルＳＧＴ１１６ｂのゲート導体層１２０ｂが形成されている。Ｓｉ柱１１５の底部に繋がるＰ層基板１１７の表層部にＮ＋領域１２１ａが形成されるとともに、Ｎ＋領域１２１ｂ、Ｎ＋領域１２１ｂに繋がるＳｉ柱１１５内にＰ＋領域１２２ａ（以下、アクセプタ不純物を高濃度で含む半導体領域を「Ｐ＋領域」と称する。）が形成され、Ｓｉ柱１１５の頂部にＰ＋領域１２２ｂが形成されている。Ｎ＋領域１２１ａは、ＮチャネルＳＧＴ１１６ａのソースであり、Ｎ＋領域１２１ｂはＮチャネルＳＧＴ１１６ａのドレインである。Ｎ＋領域１２１ａ、１２１ｂの間にあるＳｉ柱１１５は、ＮチャネルＳＧＴ１１６ａのチャネル領域１２３ａである。Ｐ＋領域１２２ｂは、ＰチャネルＳＧＴ１１６ｂのソースであり、Ｐ＋領域１２２ａは、ＰチャネルＳＧＴ１１６ｂのドレインである。Ｐ＋領域１２２ａ、１２２ｂの間のＳｉ柱１１５は、ＰチャネルＳＧＴ１１６ｂのチャネル領域１２３ｂである。Ｓｉ柱１１５の底部に繋がるＮ＋領域１２１ａの表層部にニッケルシリサイド層（ＮｉＳｉ層）１２５ａが形成されている。また、Ｓｉ柱１１５の中央部にあるＮ＋領域１２１ｂ、Ｐ＋領域１２２ａの外周にＮｉＳｉ層１２５ｂが形成され、Ｓｉ柱１１５の頂部にあるＰ＋領域１２２ｂの上部表層にＮｉＳｉ層１２５ｃが形成されている。Ｎ＋領域１２１ａ内のＮｉＳｉ層１２５ａに繋がるようにグランド配線金属層１２６ａが形成され、グランド配線金属層１２６ａはグランド端子ＶＳＳに接続されている。ＮｉＳｉ層１２５ｂに繋がるように出力配線金属層１２６ｂが形成され、出力配線金属層１２６ｂは出力端子Ｖｏに接続されている。ＮｉＳｉ層１２５ｃに繋がるように電源配線金属層１２６ｃが形成され、電源配線金属層１２６ｃは電源端子ＶＤＤに接続されている。ゲート導体層１２０ａ、１２０ｂに繋がるように入力配線金属層１２７ａ、１２７ｂが形成され、入力配線金属層１２７ａ、１２７ｂはそれぞれ入力端子Ｖｉに接続されている。
図１１において、Ｓｉ柱１１５の中央部にあるＮ＋領域１２１ｂ、Ｐ＋領域１２２ａに繋がるＮｉＳｉ層１２５ｂは、Ｎ＋領域１２１ｂ及びＰ＋領域１２２ａの外周表面にニッケル（Ｎｉ）膜を皮膜した後、例えば４５０℃程度で熱処理を行い、さらに表面に残存しているＮｉ膜を除去することで形成される。これにより、ＮｉＳｉ層１２５ｂは、Ｎ＋領域１２１ｂ及びＰ＋領域１２２ａの外周から内部に亘って形成される。ＮｉＳｉ層１２５ｂの厚さは、例えば、Ｓｉ柱１１５の直径が２０ｎｍの場合には、約５〜１０ｎｍになるように形成することが望ましい。したがって、ＮｉＳｉ層１２５ｂの厚さが１０ｎｍの場合には、ＮｉＳｉ層１２５ｂはＳｉ柱１１５の断面全体を占めることになる。ここで、ＮｉＳｉの線熱膨張係数は１２×１０−６／Ｋであって、Ｓｉの線熱膨張係数２．４×１０−６／Ｋの５倍もあるので、ＮｉＳｉ層１２５ｂによってＳｉ柱１１５内部に大きな応力歪が発生する。これにより、Ｓｉ柱１１５に曲がり、倒れなどの不良が発生し易くなる。このような不良は、回路の高集積化のため、Ｓｉ柱の直径を小さくすることで、さらに発生し易くなる。このような問題点を背景として、Ｎ＋領域１２１ｂ及びＰ＋領域１２２ａと出力配線金属層１２６ｂとの接続を確実に行う手法が課題となっている。また、Ｓｉ柱１１５の側面における加工を伴うため、ゲート導体層１２０ａ、１２０ｂと入力配線金属層１２７ａ、１２７ｂとの接続を確実に行う手法も課題となっている。
特開平２−１８８９６６号公報
Hiroshi Takato, Kazumasa Sunouchi, Naoko Okabe, Akihiro Nitayama, Katsuhiko Hieda, Fumio Horiguchi, and Fujio Masuoka: IEEE Transaction on Electron Devices, Vol.38, No.3, pp.573-578 (1991) Tadashi Shibata, Susumu Kohyama and Hisakazu Iizuka: "A New Field Isolation Technology for High Density MOS LSI", Japanese Journal of Applied Physics, Vol.18, pp.263-267 (1979) C.Y.Ting, V.J.Vivalda, and H.G.Schaefer:"Study of planarized sputter-deposited SiO2"J.Vac.Sci.Technol, 15(3), May/Jun (1978)
以上のとおり、図１１に示すＳＧＴを有する柱状半導体装置においては、Ｓｉ柱１１５の中央部に存在するＮ＋領域１２１ｂ及びＰ＋領域１２２ａと出力配線金属層１２６ｂとを、Ｓｉ柱１１５に曲がりや倒れを発生することなく、Ｓｉ柱１１５の側面において、確実かつ簡易に形成する手法が求められている。また、ゲート導体層１２０ａ、１２０ｂと入力配線金属層１２７ａ、１２７ｂとの接続を、Ｓｉ柱１１５の側面において、確実かつ簡易に形成する手法が求められている。
本発明の観点に係る、柱状半導体装置の製造方法は、
半導体基板上に半導体柱を形成する半導体柱形成工程と、
前記半導体柱の内部に、ドナー及び／又はアクセプタ不純物を含み、少なくとも一つの不純物層からなる第１の不純物領域を形成する第１不純物領域形成工程と、
前記半導体柱の外周部を囲むように第１の絶縁層を形成する第１絶縁層形成工程と、
前記第１の絶縁層の外周部を囲むように導電層を形成する導電層形成工程と、
前記導電層の外周部を囲むように第２の絶縁層を形成する第２絶縁層形成工程と、
前記第１の不純物領域の下端近傍に上表面が位置する第３の絶縁層を形成する第３絶縁層形成工程、及び、前記導電層の側面において、高さ方向の中間に上表面が位置する第４の絶縁層を形成する第４絶縁層形成工程の内の、少なくとも一方を含む層間絶縁層形成工程と、
前記第３の絶縁層の上表面よりも上方において前記第１の不純物領域の側面の外周に位置する、前記第１の絶縁層、前記導電層、及び前記第２の絶縁層の一部をエッチングによって除去することで、不純物領域側面コンタクト部を形成する不純物領域側面コンタクト部形成工程、及び、前記第４の絶縁層の上表面よりも上方において前記導電層の外周に位置する前記第２の絶縁層の一部をエッチングによって除去することで導電層側面コンタクト部を形成する導電層側面コンタクト部形成工程の内の、少なくとも一方を含む側面コンタクト部形成工程と、
前記半導体柱の上方から前記半導体基板の上表面に対して垂直な方向に沿って、少なくとも導電材料を構成する原子を含む原子群を注入することで、前記第３の絶縁層上に、前記不純物領域側面コンタクト部が空間となり、且つ、前記不純物領域側面コンタクト部の上端部の近傍に上表面の高さが位置するように第１の材料層を形成する工程、及び、前記第４の絶縁層上に、前記導電層側面コンタクト部が空間となり、且つ、前記導電層側面コンタクト部の上端よりも上表面の高さが上方となるように第２の材料層を形成する工程の内の、少なくとも一方を含む材料層堆積工程と、
熱処理を行うことにより、前記第１の材料層又は前記第２の材料層の形状を変化させる熱処理工程と、を有し、
前記熱処理工程には、前記第１の材料層が膨張することで前記第１の不純物領域の側面に接続する工程、及び、前記第２の材料層が膨張することで前記導電層の側面に接続する工程の内の、少なくとも一方からなる材料層接続工程が含まれる、
ことを特徴とする。
前記第１の不純物領域を構成するそれぞれの不純物層と同じ導電型の第２の不純物領域を、前記半導体柱の下部及び／又は上部に形成する第２不純物領域形成工程をさらに有し、
前記第１の不純物領域及び前記第２の不純物領域の一方がソースとなる場合に他方がドレインとなり、前記第１の絶縁層がゲート絶縁層として機能し、前記導電層がゲート導体層として機能するＳＧＴ（Surrounding Gate MOS Transistor）が形成される、
ことが望ましい。
前記第１の材料層及び前記第２の材料層の内の少なくとも一方を形成した後に、前記第１の材料層及び前記第２の材料層上に第５の絶縁層を形成する第５絶縁層形成工程をさらに有し、
前記第５絶縁層形成工程の後に、前記熱処理工程を行う、
ことが望ましい。
前記第１の材料層及び前記第２の材料層の内の少なくとも一方が、半導体材料からなり、
前記半導体材料からなる前記第１の材料層又は前記第２の材料層の上表面及び下面の内の少なくとも一方に接するように、金属を含む第１の金属材料層を形成する第１金属材料層形成工程をさらに有し、
前記熱処理工程では、熱処理を行うことにより、前記第１の材料層及び前記第２の材料層の内の少なくとも一方に前記第１の金属材料層から金属原子を拡散させることで第１の合金層が形成され、前記第１の合金層が膨張することで前記材料層接続工程が行なわれる、
ことが望ましい。
前記第１の材料層及び前記第２の材料層の内の少なくとも一方に金属を含有させて第２の金属材料層を形成する第２金属材料層形成工程をさらに有し、
前記熱処理工程では、熱処理を行うことにより、前記第２の金属材料層を塑性変形させて膨張することで前記材料層接続工程が行なわれる、
ことが望ましい。
前記第１の合金層が膨張することで前記第１の不純物領域の側面に接続する前記材料層接続工程において、
前記第１の不純物領域の側部表層に、前記第１の合金層と同じ組成からなる第２の合金層を形成する、
ことが望ましい。
前記第１の合金層が膨張することで前記第１の不純物領域の側面に接続する前記材料層接続工程において、
前記第１の不純物領域を横方向に貫通するように、前記第１の合金層と同じ組成からなる第３の合金層を形成する、
ことが望ましい。
前記材料層接続工程において、前記第１の不純物領域の一部に、前記第２の金属材料層に含まれる金属原子を含む第４の合金層を形成する、
ことが望ましい。
前記不純物領域側面コンタクト部における前記第１の不純物領域の外周を囲むように半導体材料層を形成する半導体材料層形成工程をさらに有し、
前記熱処理工程において、熱処理を行うことにより、前記第１の材料層が膨張することで、前記半導体材料層の側面に接続される、
ことが望ましい。
本発明によれば、ＳＧＴを有する半導体装置において、半導体柱の中央部に存在する、半導体領域又はゲート導体層に電気的に繋がる金属配線層に合金層を形成する場合に発生する、半導体柱の曲がりや倒れを抑制し、半導体領域又はゲート導体層と、合金層に繋がる配線金属層との接続を確実にすることが可能となる。
本発明の第１実施形態に係るＳＧＴを有する半導体装置の製造方法を説明するためのＣＭＯＳインバータ回路の平面図（ａ）と断面構造図（ｂ）、（ｃ）である。 第１実施形態に係るＳＧＴを有する半導体装置の製造方法を説明するためのＣＭＯＳインバータ回路の平面図（ａ）と断面構造図（ｂ）、（ｃ）である。 第１実施形態に係るＳＧＴを有する半導体装置の製造方法を説明するためのＣＭＯＳインバータ回路の平面図（ａ）と断面構造図（ｂ）、（ｃ）である。 第１実施形態に係るＳＧＴを有する半導体装置の製造方法を説明するためのＣＭＯＳインバータ回路の平面図（ａ）と断面構造図（ｂ）、（ｃ）である。 第１実施形態に係るＳＧＴを有する半導体装置の製造方法を説明するためのＣＭＯＳインバータ回路の平面図（ａ）と断面構造図（ｂ）、（ｃ）である。 第１実施形態に係るＳＧＴを有する半導体装置の製造方法を説明するためのＣＭＯＳインバータ回路の平面図（ａ）と断面構造図（ｂ）、（ｃ）である。 第１実施形態に係るＳＧＴを有する半導体装置の製造方法を説明するためのＣＭＯＳインバータ回路の平面図（ａ）と断面構造図（ｂ）、（ｃ）である。 第１実施形態に係るＳＧＴを有する半導体装置の製造方法を説明するためのＣＭＯＳインバータ回路の平面図（ａ）と断面構造図（ｂ）、（ｃ）である。 第１実施形態に係るＳＧＴを有する半導体装置の製造方法を説明するためのＣＭＯＳインバータ回路の平面図（ａ）と断面構造図（ｂ）、（ｃ）である。 第１実施形態に係るＳＧＴを有する半導体装置の製造方法を説明するためのＣＭＯＳインバータ回路の平面図（ａ）と断面構造図（ｂ）、（ｃ）である。 第１実施形態に係るＳＧＴを有する半導体装置の製造方法を説明するためのＣＭＯＳインバータ回路の平面図（ａ）と断面構造図（ｂ）、（ｃ）である。 第１実施形態に係るＳＧＴを有する半導体装置の製造方法を説明するためのＣＭＯＳインバータ回路の平面図（ａ）と断面構造図（ｂ）、（ｃ）である。 本発明の第２実施形態に係るＳＧＴを有する半導体装置の製造方法を説明するためのＣＭＯＳインバータ回路の平面図（ａ）と断面構造図（ｂ）、（ｃ）である。 第２実施形態に係るＳＧＴを有する半導体装置の製造方法を説明するためのＣＭＯＳインバータ回路の平面図（ａ）と断面構造図（ｂ）、（ｃ）である。 本発明の第３実施形態に係るＳＧＴを有する半導体装置を説明するためのＣＭＯＳインバータ回路の平面図（ａ）と断面構造図（ｂ）、（ｃ）である。 本発明の第４実施形態に係るＳＧＴを有する半導体装置を説明するためのＣＭＯＳインバータ回路の平面図（ａ）と断面構造図（ｂ）、（ｃ）である。 第４実施形態に係るＳＧＴを有する半導体装置を説明するためのＣＭＯＳインバータ回路の平面図（ａ）と断面構造図（ｂ）、（ｃ）である。 本発明の第５実施形態に係るＳＧＴを有する半導体装置を説明するためのＣＭＯＳインバータ回路の平面図（ａ）と断面構造図（ｂ）、（ｃ）である。 第５実施形態に係るＳＧＴを有する半導体装置を説明するためのＣＭＯＳインバータ回路の平面図（ａ）と断面構造図（ｂ）、（ｃ）である。 第５実施形態に係るＳＧＴを有する半導体装置を説明するためのＣＭＯＳインバータ回路の平面図（ａ）と断面構造図（ｂ）、（ｃ）である。 本発明の第６実施形態に係るＳＧＴを有する半導体装置を説明するためのＣＭＯＳインバータ回路の平面図（ａ）と断面構造図（ｂ）、（ｃ）である。 本発明の第７実施形態に係るＳＧＴを有する半導体装置を説明するためのＣＭＯＳインバータ回路の平面図（ａ）と断面構造図（ｂ）、（ｃ）である。 本発明の第８実施形態に係るＳＧＴを有する半導体装置を説明するためのＣＭＯＳインバータ回路の平面図（ａ）と断面構造図（ｂ）、（ｃ）である。 第８実施形態に係るＳＧＴを有する半導体装置を説明するためのＣＭＯＳインバータ回路の平面図（ａ）と断面構造図（ｂ）、（ｃ）である。 本発明の第９実施形態に係るＳＧＴを有する半導体装置の製造方法を説明するためのＣＭＯＳインバータ回路の平面図（ａ）と断面構造図（ｂ）、（ｃ）である。 第９実施形態に係るＳＧＴを有する半導体装置の製造方法を説明するためのＣＭＯＳインバータ回路の平面図（ａ）と断面構造図（ｂ）、（ｃ）である。 第９実施形態に係るＳＧＴを有する半導体装置の製造方法を説明するためのＣＭＯＳインバータ回路の平面図（ａ）と断面構造図（ｂ）、（ｃ）である。 第９実施形態に係るＳＧＴを有する半導体装置の製造方法を説明するためのＣＭＯＳインバータ回路の平面図（ａ）と断面構造図（ｂ）、（ｃ）である。 従来例のＳＧＴを示す模式構造図である。 従来例の単一のＳｉ柱に、下方にＮチャネルＳＧＴを形成し、上方にＰチャネルＳＧＴを形成したＣＭＯＳインバータ回路の模式構造図である。
以下、本発明の実施形態に係る、ＳＧＴを有する柱状半導体装置の製造方法について、図面を参照しながら説明する。
（第１実施形態）
以下、図１Ａ〜図１Ｌを参照しながら、本発明の第１実施形態に係る、ＳＧＴを有するＣＭＯＳインバータ回路の製造方法について説明する。
図１Ａに、ＳＧＴを有するＣＭＯＳインバータ回路の最初の工程を説明するための、平面図及び断面図を示す。（ａ）は平面図、（ｂ）は（ａ）のＸ−Ｘ’線に沿う断面構造図、（ｃ）は（ａ）のＹ−Ｙ’線に沿う断面構造図を示す。以下に参照するその他の図面も、（ａ）、（ｂ）、（ｃ）で示す各図の関係はこれと同様である。
図１Ａに示すように、ｉ層基板１上に、例えばヒ素（Ａｓ）などのドナー不純物を含むＮ＋領域２を、イオン注入法又はエピタキシャル成長法を用いて形成する。次に、Ｎ＋領域２上に、例えばボロン（Ｂ）などのアクセプタ不純物を含むＰ＋領域３を、イオン注入法又はエピタキシャル成長法を用いて形成する。続いて、Ｐ＋領域３上に、エピタキシャル成長法を用いてｉ領域４を形成する。その後、ｉ領域４上に、熱酸化法によりＳｉＯ２層５を形成する。
次に、図１Ｂに示すように、リソグラフィ法と、ＲＩＥ（Reactive Ion Etching）法とを用いてＳｉＯ２層５をエッチングすることで、ＳｉＯ２層５ａを形成する。さらにＳｉＯ２層５ａをマスクとして用いたＲＩＥ法によって、ｉ領域４、Ｐ＋領域３、Ｎ＋領域２、ｉ層基板１をそれぞれエッチングすることで、ｉ領域４ａ、Ｐ＋領域３ａ、Ｎ＋領域２ａ、ｉ領域１ａからなり、縦（上下）方向に延びるＳｉ柱６を形成する。ここで、Ｓｉ柱６の断面形状は、図１Ｂ（ａ）に示すように、円形であることが望ましい。また、Ｓｉ柱６の側面の角度は、ｉ層基板１の上表面に対して略直角であることが望ましい。
次に、図１Ｃに示すように、Ｓｉ柱６の外周におけるｉ層基板１の上表面表層に、イオン注入法によってＮ＋領域７を形成する。続いて、ＣＶＤ（Chemical Vapor Deposition）法を用いてＳｉＯ２膜を堆積し、ＳｉＯ２膜の上表面をＭＣＰ（Mechanical Chemical Polishing）法を用いて平坦化した後、エッチバック法を用いてＳｉＯ２膜をエッチングする。これにより、Ｓｉ柱６の外周におけるｉ層基板１上にＳｉＯ２層８を残存させる。続いて、ＡＬＤ（Atomic Layer Deposition）法により、酸化ハフニウム（ＨｆＯ２）層９と、窒化チタン（ＴｉＮ）層１０とによって、Ｓｉ柱６及びＳｉＯ２層８の全体を被覆する。その後、ＣＶＤ法によって、Ｓｉ柱６と、Ｓｉ柱６の周辺全体とをＳｉＯ２層１１で覆う。
次に、リソグラフィ法により形成したレジストをマスクとして用い、図１Ｄに示すように、ＳｉＯ２層１１、ＴｉＮ層１０をＲＩＥ法によってエッチングすることで、Ｓｉ柱６の上表面からＳｉＯ２層８の上表面に亘って、ＳｉＯ２層１１ａとＴｉＮ層１０ａとを形成する。
次に、図１Ｅに示すように、Ｓｉ柱６の外周に窒化シリコン（ＳｉＮ）層１２を形成する。ここで、ＳｉＮ層１２は、その上表面の位置がＳｉ柱６内に形成されたＮ＋領域２ａの下端と同じ高さとなるように形成する。続いて、ＳｉＮ層１２上にレジスト層１３を形成する。ここで、レジスト層１３は、その上表面の位置が、Ｐ＋領域３ａの上端と同じ高さとなるように形成する。レジスト層１３は、レジスト材料をｉ層基板１の上表面全体に塗布した後、例えば２００℃の熱処理を行ってレジスト材料の流動性を大きくし、レジスト材料がＳｉ柱６の外側のＳｉＮ層１２上で均質に溜まるようにして形成する。続いて、フッ化水素ガス（以下、「ＨＦガス」と称する。）を全体に供給する。続いて、例えば１８０℃の加熱環境とすることで、ＨＦガスがレジスト層１３内に含まれた水分によって電離され、フッ化水素イオン（ＨＦ２ ＋）（以下、「ＨＦイオン」と称する。）が形成される。このＨＦイオンがレジスト層１３内を拡散して、レジスト層１３に接触するＳｉＯ２層１１ａをエッチングする（ここでのエッチングのメカニズムは非特許文献２を参照のこと。）。一方、レジスト層１３に接触していないＳｉＯ２層１１ａは、殆どエッチングされずに残存する。その後、レジスト層１３を除去する。
以上によって、図１Ｆに示すように、ＳｉＯ２層１１ａは、ＳｉＮ層１２で覆われた領域のＳｉＯ２層１１ｂと、Ｓｉ柱６の上部領域のＳｉＯ２層１１ｃとに分離される。続いて、ＳｉＯ２層１１ｂ、１１ｃをマスクとして用い、ＴｉＮ層１０ａをエッチングすることで、ＴｉＮ層１０ａが、Ｓｉ柱６の下方領域でＳｉＯ２層１１ｂで覆われたＴｉＮ層１０ｂと、Ｓｉ柱６の上方領域でＳｉＯ２層１１ｃで覆われたＴｉＮ層１０ｃとに分離される。続いて、ＳｉＯ２層１１ｂ、１１ｃと、ＴｉＮ層１０ｂ、１０ｃとをマスクとして用い、ＨｆＯ２層９をエッチングすることで、ＨｆＯ２層９が、Ｓｉ柱６の下方領域でＴｉＮ層１０ｂによりその一部が覆われたＨｆＯ２層９ａと、Ｓｉ柱６の上部領域でＴｉＮ層１０ｃで覆われたＨｆＯ２層９ｂとに分離される。その後、ＴｉＮ層１０ｂ、１０ｃの露出部を酸化することで、ＴｉＯ（酸化チタン）層１４ａ、１４ｂを形成する。
次に、図１Ｇに示すように、例えば、ｉ層基板１を配置した基板金属板と、この基板金属板から離間した対向金属板とを用意し、基板金属板に直流電圧を印加し、これら２枚の平行金属板にＲＦ高周波電圧を印加することで対向金属板の材料原子をスパッタしてｉ層基板１上に堆積させるバイアス・スパッタ法を用いて、Ｓｉ原子をｉ層基板１の上表面に垂直な方向から入射させ、ＳｉＮ層１２上にＳｉ層１５ａを形成し、Ｓｉ柱６上にＳｉ層１５ｂを形成する。ここで、Ｓｉ 層１５ａの上表面が開口部２１ａの上端近傍に位置するようにする。続いて、例えばバイアス・スパッタ法によって、Ｎｉ原子をｉ層基板１の上表面に対して垂直な方向から入射し、Ｓｉ層１５ａ上にＮｉ層１６ａを堆積させるとともに、Ｓｉ層１５ｂ上にＮｉ層１６ｂを形成する。ここで、Ｓｉ、Ｎｉ原子は、ｉ層基板１の上表面に対して垂直な方向から入射するので、開口部２１ａでは、Ｎ＋領域２ａ及びＰ＋領域３ａの外周部とＳｉ層１５との間に、ＳｉＯ２層１１ｂ、１１ｃと、ＴｉＮ層１０ｂ、１０ｃと、ＨｆＯ２層９ａ、９ｂとのそれぞれの厚さを合計した厚さと等しい横方向の幅（深さ）を有する空間１７が形成される。ここで、Ｓｉ層１５ａ、１５ｂ、Ｎｉ層１６ａ、１６ｂの形成においては、Ｓｉ柱６の側面の角度がｉ層基板１の上表面に対して略直角であるので、バイアス・スパッタ装置の対向金属板と、ｉ層基板１が配置される基板金属板との間に印加するバイアス電圧を制御することで、Ｓｉ層１５とＮｉ層１６とをＳｉＮ層１２上にのみ形成することができる（基本的な制御方法については非特許文献３を参照のこと。）。その後、Ｓｉ柱６上のＳｉ層１５ｂ、Ｎｉ層１６ｂを除去する。
次に、図１Ｈに示すように、例えば５５０℃の熱処理を行うことで、Ｎｉ層１６ａのＮｉ原子をＳｉ層１５ａ内に拡散させてニッケルシリサイド（ＮｉＳｉ）層１８を形成する。ここで、ＮｉＳｉ層１８は、膨張することにより、Ｓｉ層１５ａの体積よりも大きくなる。このＮｉＳｉ層１８の膨張は、縦（上下）及び横（左右）方向に生じるので、ＮｉＳｉ層１８の側面が、Ｎ＋領域２ａ及びＰ＋領域３ａの側面と接触するようになる。その後、残存したＮｉ層１６ａを除去する。
次に、図１Ｉに示すように、リソグラフィ法とＲＩＥ法とを用いて、ＮｉＳｉ層１８をパターン加工することで、ＮｉＳｉ層１８ａを形成する。
次に、図１Ｊに示すように、ＳｉＮ層１２を形成した方法と同じ方法を用いることで、その上表面が、ＴｉＮ層１０ｃの高さ方向の中間に位置するように、ＳｉＮ層２０を形成する。続いて、開口部２１ａを形成した方法と同じ方法を用いることで、ＴｉＮ層１０ｃの外周に開口部２１ｂを形成する。続いて、Ｓｉ層１５ａを形成した方法と同じ方法を用いることで、例えばバイアス・スパッタ法により、ｉ層基板１の上表面に対して垂直な方向からＳｉ、Ｎｉ原子を入射してＳｉ層とＮｉ層とを形成し、さらに、例えば５５０℃の熱処理によりＳｉ層をＮｉシリサイド化し、残存したＮｉ層を除去した後に、リソグラフィ法とＲＩＥ法とを用いてＮｉＳｉ層２２を形成する。これにより、開口部２１ｂにおいて、Ｎｉシリサイド化によりＳｉ層が膨張したＮｉＳｉ層２２に対してＴｉＮ層１０ｃが接触した状態となる。
次に、図１Ｋに示すように、ＳｉＯ２ 層２３を、その上表面の位置がＮｉＳｉ層２２の表面よりも高く、かつＳｉ柱６の頂部よりも低くなるようにＣＶＤ法によって全体に形成する。その後、ＳｉＯ２層２３をマスクとして用い、ＳｉＯ２層１１ｃ、ＴｉＮ層１０ｃ、ＨｆＯ２層９ｂをエッチングすることで、ＳｉＯ２層１１ｄ、ＴｉＮ層１０ｄ、ＨｆＯ２層９ｃを形成する。次に、ＳｉＯ２層２３、１１ｄ、ＴｉＮ層１０ｄ、ＨｆＯ２層９ｃをマスクとして用い、ボロン（Ｂ）イオン注入法を用いることで、Ｓｉ柱６の頂部にＰ＋領域２４を形成する。
次に、図１Ｌに示すように、ＳｉＯ２層２７をＣＶＤ法によって全体に形成する。続いて、リソグラフィ法とＲＩＥ法とを用いて、ＮｉＳｉ層２２を貫通するように、ＴｉＮ層１０ｂ上にコンタクトホール２８ａ、Ｓｉ柱６の頂部上にコンタクトホール２８ｂ、ＮｉＳｉ層１８ａ上にコンタクトホール２８ｃ、Ｎ＋領域７ａ上にコンタクトホール２８ｄをそれぞれ形成する。次に、コンタクトホール２８ａを介して、ＮｉＳｉ層２２、ＴｉＮ層１０ｂに電気的に接続された入力配線金属層Ｖｉｎを形成し、コンタクトホール２８ｂを介して、Ｓｉ柱６の頂部のＰ＋領域２４に電気的に接続された電源配線金属層Ｖｄｄを形成する。また、コンタクトホール２８ｃを介して、ＮｉＳｉ層１８ａに電気的に接続された出力配線金属層Ｖｏｕｔを形成し、コンタクトホール２８ｄを介して、Ｎ＋領域７ｂに電気的に接続されたグランド配線金属層Ｖｓｓを形成する。ＮｉＳｉ層１８ａが接したＮ＋領域２ａ、Ｐ＋領域３ａの側面表層には、ＮｉＳｉ層２９が形成されている。
上記した製造方法により、Ｓｉ柱６の下部のｉ層１ａをチャネル、ｉ層１ａの外周を囲むＨｆＯ２層９ａをゲート絶縁層、ＨｆＯ２層９ａの外周を囲むＴｉＮ層１０ｂをゲート導体層、ｉ層１ａの下方に位置するＮ＋領域７ｂをソース、ｉ層１ａ上に位置するＮ＋層２ａをドレインとしてそれぞれ機能させるＮチャネルＳＧＴと、Ｓｉ柱６の上部のｉ層４ａをチャネル、ｉ層４ａの外周を囲むＨｆＯ２層９ｃをゲート絶縁層、ＨｆＯ２層９ｃの外周を囲むＴｉＮ層１０ｄをゲート導体層、ｉ層４ａの下方に位置するＰ＋領域３ａをソース、ｉ層４ａ上に位置するＰ＋ 領域２４をドレインとしてそれぞれ機能させるＰチャネルＳＧＴと、から構成される、ＣＭＯＳ型インバータ回路が形成される。
図１Ｈに示すように、Ｎ＋領域２ａ及びＰ＋領域３ａと、ＮｉＳｉ層１８との接続は、例えば５５０℃の熱処理を行い、Ｓｉ層１５内にＮｉ層１６ａのＮｉ原子を拡散させることでニッケルシリサイド（ＮｉＳｉ）層１８を形成し、このＮｉＳｉ層１８を、Ｓｉ層１５ａよりも膨張させることで行った。しかしながら、このように１回のみの熱処理によってＮ＋領域２ａ及びＰ＋領域３ａと、ＮｉＳｉ層１８ａとの接続を行うのでなく、図１Ｇ〜図１Ｌで示した工程において、複数回の熱処理によって、ＳＧＴを製造する最終工程までにＮｉＳｉ層１８ａを膨張させることで、Ｎ＋領域２ａ及びＰ＋領域３ａと、ＮｉＳｉ層１８ａとの接続が行われればよい。この場合、図１Ｈに示す工程の後で、残存しているＮｉ層１６は除去することなくそのまま残存させておくことが望ましい。
第１実施形態のＣＭＯＳ型インバータ回路の製造方法によれば、以下の効果が奏される。
１．従来方法では、Ｓｉ柱６の側面に開口部２１ａを形成し、この開口部２１ａのＮ＋領域２ａ及びＰ＋領域３ａの側部表面からＳｉ柱６の内部に、Ｓｉ柱６と異なる熱膨張係数のＮｉシリサイド層を直接的に形成する。このような従来方法では、互いに熱膨張係数の異なるＳｉ柱とＮｉシリサイド層とにより生じる熱応力ひずみによってＳｉ柱６に曲がりや倒れが発生し易い。これに対して、第１実施形態では、Ｓｉ層１５ａ、Ｎｉ層１６ａは、Ｓｉ、Ｎｉ原子をｉ層基板１の上表面に対して垂直な方向から入射することで形成されている。これによって、Ｓｉ層１５ａと、Ｎ＋領域２ａ及びＰ＋領域３ａとの間に空間１７を形成している。そして、その後の熱処理によって、Ｓｉ層１５ａをシリサイド化することでＮｉＳｉ層１８が形成されている際に、このＮｉＳｉ層１８が膨張することで、空間１７において、Ｎ＋領域２ａ及びＰ＋領域３ａにＮｉＳｉ層１８が接続されている。これによって、Ｓｉ柱６を囲むＳｉ層１５ａ又はＮｉＳｉ層１８、１８ａは、Ｓｉ柱６の曲がりや倒れを防止する役割を果たすとともに、Ｎ＋領域２ａ及びＰ＋領域３ａに、ＮｉＳｉ層が直接的に形成されないので、Ｓｉ柱６の曲がり及び倒れが防止される。
２．Ｓｉ層１５ａ、Ｎｉ層１６ａは、Ｓｉ、Ｎｉ原子をｉ層基板１の上表面に対して垂直な方向から入射させることで形成されているので、Ｓｉ、Ｎｉ原子はＳｉ柱６の外周部にあるＳｉＯ２層１１ｃの側面には堆積されない。このため、ＳｉＯ２層１１ｃの側面に堆積されたＳｉ層及びＮｉ層を除去する工程は不要となる。これによって、ＣＭＯＳ型インバータ回路の製造方法が簡易化される。
（第２実施形態）
以下、図２Ａ、図２Ｂを参照しながら、本発明の第２実施形態に係る、ＳＧＴを有するＣＭＯＳインバータ回路の製造方法について説明する。第２実施形態のＣＭＯＳインバータ回路は、以下に説明する構造上の相違点が生じたこと以外は、第１実施形態の図１Ａ〜図１Ｌに示す工程と同様な工程によって製造される。
図１ＧにおけるＳｉ層１５ａ、１５ｂとＮｉ層１６ａ、１６ｂとを形成する工程の代わりに、図２Ａに示すように、例えばバイアス・スパッタ法を用いることで、Ｓｉ原子をｉ層基板１の上表面に対して垂直な方向から入射し、ＳｉＮ層１２上にＳｉ層３０ａ、Ｓｉ柱６上にＳｉ層３０ｃをそれぞれ形成し、続いて、Ｎｉ原子をｉ層基板１の上表面に対して垂直な方向から入射し、Ｓｉ層３０ａ上にＮｉ層３１ａ、Ｓｉ層３０ｃ上にＮｉ層３１ｂをそれぞれ形成し、続いて、Ｓｉ原子をｉ層基板１の上表面に対して垂直な方向から入射することで、Ｎｉ層３１ａ上にＳｉ層３０ｂ、Ｎｉ層３１ｂ上にＳｉ層３０ｄをそれぞれ形成する。このように、Ｓｉ、Ｎｉ原子をｉ層基板１の上表面に対して垂直な方向から入射することで、Ｓｉ層３０ａ、Ｎｉ層３１ａ、Ｓｉ層３０ｂを形成するので、Ｎ＋領域２ａ及びＰ＋領域３ａと、Ｓｉ層３０ａ、Ｎｉ層３１ａ、Ｓｉ層３０ｂとの間に、図１Ｇにおける空間１７と同様な空間１７ａが形成される。また、Ｓｉ柱６の側面にはＳｉ層及びＮｉ層は堆積されない。その後、Ｓｉ柱６上のＳｉ層３０ｃ、Ｎｉ層３１ｂ、Ｓｉ層３０ｄを除去する。
次に、図２Ｂに示すように、図１Ｈに示す方法によって、例えば５５０℃の熱処理を行い、Ｓｉ層３０ａ、３０ｂにＮｉ層３１ａからＮｉ原子を拡散させてニッケルシリサイド（ＮｉＳｉ）層３２を形成する。ここで、ＮｉＳｉ層３２は、膨張することにより、Ｓｉ層３０ａ、３０ｂの体積よりも大きくなる。このＮｉＳｉ層３２の膨張は、縦（上下）及び横（左右）方向に生じるので、ＮｉＳｉ層３２の側面が、Ｎ＋領域２ａ及びＰ＋領域３ａの側面と接触するようになる。Ｎｉ層３１ａの堆積は、Ｎｉ原子がＳｉ層３０ａ、３０ｂへ拡散することで減少するが、Ｎｉ層３１ａを適切な厚さにしておくことで、Ｎｉ層３１ａの上下のＳｉ層３０ａ、３０ｂが膨張し、最終的に空孔（Void）のない均質なＮｉＳｉ層３２が形成されるようになる。
第２実施形態のＣＭＯＳ型インバータ回路の製造方法によれば、以下の効果が奏される。
１．ＮｉＳｉ層３２は、Ｎ＋領域２ａ及びＰ＋領域３ａと、高さ方向で均一に接触することが望ましい。第１実施形態ではＳｉ層１５ａ上においてＰ＋領域３ａの上表面近傍の高さにＮｉ層１６ａが形成されているため、ＮｉＳｉ層１８の空間１７内での膨張度合は上下方向で異なる。これに対して、第２実施形態では、Ｎ＋領域２ａとＰ＋領域３ａとの境界面近傍の高さに形成されたＮｉ層３１ａの上下に、略同じ厚さのＳｉ層３０ａ、３０ｂが形成されているため、その後の熱処理によってＮｉ層３１ａから形成されたＮｉＳｉ層３２は、Ｎｉ層３１ａの上下に均等に膨らみ、Ｎ＋領域２ａ及びＰ＋領域３ａと均一に接続するようになる。
２．Ｎｉ層３１ａは、Ｓｉ層３０ａ、３０ｂに挟まれているため、Ｎｉシリサイド化後において、第１実施形態のＮｉ層１６ａのように除去することができない。このため、Ｎｉシリサイド化後において、ＮｉＳｉ層３２内にＮｉ層が残存することがあり、Ｎｉ層３１ａのＮｉ原子が全てＳｉ層３０ａ、３０ｂへ拡散されて消費されても、Ｎｉ層３１ａが存在した空間がＮｉＳｉ層３２とならず空孔が発生したりする。このような空孔の発生が存在すると、ＮｉＳｉ層１８ａを加工形成した際に、洗浄液による空孔内の汚染、空孔を介しての異常エッチングなどの不具合が発生する。これに対して、Ｎｉ層３１ａを、少なくともＮｉシリサイド工程後において、ＮｉＳｉ層３２内に空孔を生じさせない程度の厚さに設定することで、このような不具合を防止することができる。
（第３実施形態）
以下、図３を参照しながら、本発明の第３実施形態に係る、ＳＧＴを有するＣＭＯＳインバータ回路について説明する。
以下、図３を参照しながら、本発明の第３実施形態に係る、ＳＧＴを有するＣＭＯＳインバータ回路の製造方法について説明する。第３実施形態のＣＭＯＳインバータ回路は、以下に説明する構造上の相違点が生じたこと以外は、第１実施形態の図１Ａ〜図１Ｌに示す工程と同様な工程によって製造される。
図１ＧにおけるＳｉ層１５ａ、１５ｂとＮｉ層１６ａ、１６ｂとを形成する工程の代わりに、図３に示すように、例えばバイアス・スパッタ法を用いることで、Ｎｉ原子ｉ層基板１の上表面に対して垂直な方向から入射し、ＳｉＮ層１２上にＮｉ層１９ａ、Ｓｉ柱６上にＮｉ層１９ｂをそれぞれ形成し、続いて、Ｓｉ原子をｉ層基板１の上表面に対して垂直な方向から入射し、Ｎｉ層１９ａ上にＳｉ層１５ａ、Ｎｉ層１９ｂ上にＳｉ層１５ｂをそれぞれ形成し、続いて、Ｎｉ原子をｉ層基板１の上表面に対して垂直な方向から入射し、Ｓｉ層１５ａ上にＮｉ層１６ａ、Ｓｉ層１５ｂ上にＮｉ層１６ｂをそれぞれ形成する。このように、Ｓｉ、Ｎｉ原子をｉ層基板１の上表面に対して垂直な方向から入射することで、Ｎｉ層１９ａ、Ｓｉ層１５ａ、Ｎｉ層１６ａを形成するので、Ｎ＋領域２ａ及びＰ＋領域３ａと、Ｎｉ層１９ａ、Ｓｉ層１５ａ、Ｎｉ層１６ａとの間に、図１Ｇにおける空間１７と同様な空間１７ｂが形成される。また、Ｓｉ柱６の側面にはＳｉ層及びＮｉ層は堆積されない。その後、Ｓｉ柱６上のＮｉ層１９ｂ、Ｓｉ層１５ｂ、Ｎｉ層１６ｂを除去する。その後、例えば５５０℃の熱処理を行い、Ｓｉ層１５ａのＮｉシリサイド化により形成されるＮｉシリサイド層が、図２Ｂと同様に、横方向に膨張することでＮ＋領域２ａ及びＰ＋領域３ａの側面に接触する。
第３実施形態のＣＭＯＳ型インバータ回路によれば、Ｓｉ層１５ａの上下にＮｉ層１９ａ、１６ａが形成される。このため、その後の熱処理により、図２Ｂと同様に、Ｎ＋領域２ａ及びＰ＋領域３ａの境界面近傍の高さを中心として上下に均等に膨張することで、Ｎ＋領域２ａ及びＰ＋領域３ａに接続される。このように、第３実施形態によれば、第２実施形態と同様な効果が得られる。
（第４実施形態）
以下、図４Ａ、図４Ｂを参照しながら、本発明の第４実施形態に係る、ＳＧＴを有するＣＭＯＳインバータ回路について説明する。
図４Ａに示すように、図２Ａと同様にして、バイアス・スパッタ法を用い、ＳｉＮ層１２上にＳｉ層３０ａ、Ｎｉ層３１ａ、Ｓｉ層３０ｂを形成するとともに、Ｓｉ柱６上にＳｉ層３０ｃ、Ｎｉ層３１ｂ、Ｓｉ層３０ｄを形成する。続いて、バイアス・スパッタ法を用い、Ｓｉ層３０ａ上にＳｉＯ２層３３ａを形成し、Ｓｉ層３０ｄ上にＳｉＯ２層３３ｂを形成する。その後、Ｓｉ柱６上のＳｉ層３０ｃ、Ｎｉ層３１ｂ、Ｓｉ層３０ｄ、ＳｉＯ２層３３ｂを除去する。
次に、図４Ｂに示すように、図２Ｂに示す方法によって、例えば５５０℃の熱処理を行い、Ｓｉ層３０ａ、３０ｂにＮｉ層３１ａのＮｉ原子を拡散させてＮｉＳｉ層３２ａを形成する。ここで、ＮｉＳｉ層３２ａは、膨張することにより、Ｓｉ層３０ａ、３０ｂの体積よりも大きくなる。また、ＮｉＳｉ層３２ａの上方のＳｉＯ２層３３ａによって、上方へのＮｉＳｉ層３２ａの膨張が抑制される。一方、ＮｉＳｉ層３２ａの下方のＳｉＮ層１２によって、下方へのＮｉＳｉ層３２ａの膨張が抑制される。ＮｉＳｉ層３２ａの上下のＳｉＯ２層３３ａ及びＳｉＮ層１２によって、ＮｉＳｉ層３２ａの横方向への膨張が促進され（キャップ効果）、ＮｉＳｉ層３２ａの側面が、Ｎ＋領域２ａ及びＰ＋領域３ａの側面と確実に接触するようになる。
第４実施形態によれば、ＳｉＯ２層３３ａを堆積させずにＮｉシリサイド化させる方法（例えば、図１Ｈ、図２Ｂ、図３で説明した方法）に比べ、ＮｉＳｉ層３２ａの横方向の膨張を、ＳｉＯ２層３３ａのキャップ効果によって促進することができる。これにより、Ｓｉ柱６の外周を囲むＨｆＯ２層９ａ、９ｂ、ＴｉＮ層１０ｂ、１０ｃ、ＳｉＯ２層１１ｂ、１１ｃの膜厚が大きいことによって、空間１７ａにおいて、Ｎ＋領域２ａ及びＰ＋領域３ａと、Ｓｉ層３０ａ、Ｎｉ層３１ａ、Ｓｉ層３０ｂとが大きく離間している場合でも、Ｎ＋領域２ａ及びＰ＋領域３ａと、ＮｉＳｉ層３２ａとの接続を容易に行うことができる。
（第５実施形態）
以下、図５Ａ〜図５Ｃを参照しながら、本発明の第５実施形態に係る、ＳＧＴを有するＣＭＯＳインバータ回路について説明する。
図５Ａに示すように、図２Ａで説明したように、例えばバイアス・スパッタ法を用いて、Ｓｉ、Ｎｉ原子をｉ層基板１の上表面に対して垂直な方向から入射させることでＳｉＮ層１２上にＳｉ層３０ａ、Ｎｉ層３１ａ、Ｓｉ層３０ｂを形成するとともに、Ｓｉ柱６上にＳｉ層３０ｃ、Ｎｉ層３１ｂ、Ｓｉ層３０ｄを形成する。続いて、Ｓｉ柱６上のＳｉ層３０ｃ、Ｎｉ層３１ｂ、Ｓｉ層３０ｄを除去する。続いて、リソグラフィ法とＲＩＥ法とを用いて、Ｓｉ層３０ａ、Ｎｉ層３１ａ、Ｓｉ層３０ｂをエッチングすることで、Ｓｉ層３０ａａ、Ｎｉ層３１ａａ、Ｓｉ層３０ｂｂを形成する。ここでは、Ｓｉ層３０ａａ、Ｎｉ層３１ａａ、Ｓｉ層３０ｂｂの平面視での形状は、図１Ｉと同じ形状である。また、Ｎ＋領域２ａ及びＰ＋領域３ａと、Ｓｉ層３０ａａ、Ｎｉ層３１ａａ、Ｓｉ層３０ａａとの間に、図２Ａに示す空間１７ａが形成されている。
次に、図５Ｂに示すように、例えばＣＶＤ法を用いて、全体を覆うように、ＳｉＯ２層３５を堆積させる。
次に、図５Ｃに示すように、例えば５５０℃の熱処理を行い、Ｎｉ層３１ａａのＮｉ原子をＳｉ層３０ａａ、３０ｂｂへ拡散させてＮｉＳｉ層３６を形成する。このＮｉＳｉ層３６が、Ｓｉ層３０ａａ、３０ｂｂの体積よりも膨張することにより、ＮｉＳｉ層３６がＮ＋領域２ａ及びＰ＋領域３ａの側面に接触するようになる。
第５実施形態によれば、ＮｉＳｉ層３６の上表面及び側面を覆うようにＳｉＯ２層３５が形成されているため、ＳｉＯ２層３５、ＳｉＮ層１２に接する領域でのＮｉＳｉ層３６の膨張が抑制される。これにより、Ｎ＋領域２ａ及びＰ＋領域３ａの側面に面するＮｉＳｉ層３６の側面の膨張が促進される。この結果、Ｎ＋領域２ａ及びＰ＋領域３ａと、ＮｉＳｉ層３６とが、容易に接続される。
（第６実施形態）
以下、図６を参照しながら、本発明の第６実施形態に係る、ＳＧＴを有するＣＭＯＳインバータ回路について説明する。
図６に示すように、図２Ａに示すＮｉ層３１ａ、３１ｂの代わりに、例えばバイアス・スパッタ法を用いることで、ｉ層基板１の上表面に対して垂直な方向からＳｉ原子とＮｉ原子とを同時に入射させることで、ＳｉＮ層１２上と、Ｓｉ柱６上とに、Ｎｉ原子がＳｉ原子よりも高濃度で混合したＮｉ―Ｓｉ層（以下、Ｎｉ原子とＳｉ原子とからなる混合層を「Ｎｉ−Ｓｉ層」と呼ぶ。）３７ａ、３７ｂを形成する。続いて、Ｓｉ柱６上のＳｉ層３０ｃ、Ｎｉ―Ｓｉ層３７ｂ、Ｓｉ層３０ｄを除去する。その後、例えば５５０℃の熱処理を行うことで、Ｎｉ−Ｓｉ層３７ａそのものがＮｉシリサイド化されるとともに、Ｎｉ−Ｓｉ層３７ａに含まれる過剰なＮｉ原子がＳｉ層３０ａ、３０ｂへ拡散することで、図２Ｂと同様に、ＮｉＳｉ層３２が形成される。
図２Ａを参照した第２実施形態においては、Ｎｉ層３１ａの厚さ、膜質、シリサイド化条件によっては、ＮｉＳｉ層３２を形成したときに、Ｎｉ層３１ａが存在した部位に空孔（ボイド）が発生する場合があった。これに対し、第６実施形態によれば、Ｎｉ−Ｓｉ層３７ａが存在した部位が最初にシリサイド化されるので、このような空孔の発生が防止される。
（第７実施形態）
以下、図７を参照しながら、本発明の第７実施形態に係る、ＳＧＴを有する半導体装置について説明する。
図７に示すように、ＳＧＴを有する半導体装置を製造する最終の工程の前において、ＮｉＳｉ層１８ａはＮ＋領域２ａ及びＰ＋領域３ａに接触しており、さらにＮｉＳｉ層１８ａからのＮｉ原子が拡散することで、Ｎ＋領域２ａ及びＰ＋領域３ａ内に、Ｓｉ柱６を貫通して繋がったＮｉＳｉ層３８を形成する。このＮｉＳｉ層３８は、Ｓｉ柱６の外周部に、Ｓｉ柱６の曲がりや倒れを防止する材料として機能するＳｉＮ層２０を形成した後に形成することが望ましい。
第１〜第６実施形態では、ＮｉＳｉ層１８ａ、３２、３２ａ、３６をＮ＋領域２ａ及びＰ＋領域３ａの外周側面に接触させている。このような接触をさせるとき、又はその後の熱処理工程によって、Ｎ＋領域２ａ及びＰ＋領域３ａの表層にＮｉシリサイド層が形成されている。これに対し、第７実施形態によれば、ＮｉＳｉ層３８が、Ｎ＋領域２ａ及びＰ＋領域３ａ内に、Ｓｉ柱６を貫通するように繋がり形成される。このＮｉＳｉ層３８が、Ｎ＋領域２ａ及びＰ＋領域３ａの外周部から中心部に向けて広がるように形成されることで、Ｎ＋領域２ａ及びＰ＋領域３ａのドナー及びアクセプタ不純物が、ＮｉＳｉ層３８から掃き出される。これにより、ＮｉＳｉ層３８と、Ｎ＋領域２ａ、Ｐ＋領域３ａとの各境界面付近のドナー及びアクセプタ不純物の濃度が上昇する。この結果、ＮｉＳｉ層１８ａと、Ｎ＋領域２ａ及びＰ＋領域３ａとの接触抵抗を減少させることができる。
（第８実施形態）
以下、図８Ａ、図８Ｂを参照しながら、本発明の第８実施形態に係る、ＳＧＴを有する半導体装置について説明する。
図８Ａに示すように、図１Ｈと同様にして、バイアス・スパッタ法を用い、Ｓｉ層１５ａ、１５ｂの代わりに、ＴｉＮ層４０ａ、４０ｂを形成し、Ｎｉ層１６ａ、１６ｂの代わりに、ＳｉＯ２層４１ａ、４１ｂを形成する。このとき、図１Ｈと同様にして、ＴｉＮ層４０ａ、ＳｉＯ２層４１ａと、Ｎ＋領域２ａ及びＰ＋領域３ａとの間に、空間１７が形成される。
次に、図８Ｂに示すように、ＴｉＮ層４０ｂ、ＳｉＯ２層４１ｂを除去し、その後に、例えば６５０℃の熱処理を行う。この熱処理によって、ＴｉＮ層４０ａが塑性変形して横方向に膨張し、塑性変形後のＴｉＮ層４０ｃがＮ＋領域２ａ及びＰ＋領域３ａの側面に接続する。ここで、ＳｉＯ２層４１ａは、ＴｉＮ層４０ａが、熱膨張係数の違うＳＩＮ層１２、ＳｉＯ２層４１ａによって挟まれ、応力ひずみが増加する。これにより、ＴｉＮ層４０ｃに塑性変形が生じ易くなり、その塑性変形の際に上方向への変形が抑制されるとともに、ＴｉＮ層４０ｃが横方向へ膨張することが促される。これにより、Ｎ＋領域２ａ及びＰ＋領域３ａとの接続が容易となる。
第１実施形態では、導体層であるＮｉＳｉ層１８が、Ｎｉ層１６ａからＮｉ原子がＳｉ層１５ａに拡散することで（Ｎｉシリサイド化）形成されるときに、横方向に膨張することで、Ｎ＋領域２ａ及びＰ＋領域３ａとの接続が行われる。これに対し、第８実施形態では、熱処理により塑性変形するＴｉＮ層４０ｃが横方向へ膨張することで、第１実施形態と同様にして、Ｎ＋領域２ａ及びＰ＋領域３ａとの接続が行われる。これにより、第８実施形態によれば、第１実施形態と同様な効果が得られる。
（第９実施形態）
以下、図９Ａ〜図９Ｄを参照しながら、本発明の第８実施形態に係る、ＳＧＴを有する半導体装置について説明する。第９実施形態のＣＭＯＳインバータ回路は、以下に説明する構造上の相違点以外は、第１実施形態の図１Ａ〜図１Ｌに示す工程と同様な工程によって製造される。
図９Ａに示すように、図１Ｆの工程の後に、例えばＣＶＤ法によってポリＳｉ層４２を全体に被覆させる。これによって、Ｎ＋領域２ａ及びＰ＋領域３ａの外周を囲むようにポリＳｉ層４２が形成される。
次に、図９Ｂに示すように、Ｓｉ柱６の上方からｉ層基板１の上表面に対して垂直な方向にＳｉ、Ｎｉ原子を入射させることで、ＳｉＮ層１２上にＳｉ層４３とＮｉ層４４とを形成する。このとき、Ｓｉ層４３と、Ｎ＋領域２ａ及びＰ＋領域３ａとの間に空間１７ｂが形成される。
次に、図９Ｃに示すように、Ｎｉ層４４をマスクとして用い、Ｓｉ柱６を囲むＳｉＯ２層１１ｃに接しているポリＳｉ層４２を除去することで、ポリＳｉ層４２ａを形成する。
次に、図９Ｄに示すように、例えば５５０℃の熱処理を行うことで、Ｎｉ層４４のＮｉ原子をＳｉ層４３内に拡散させる。このときのＳｉ層４３のＮｉシリサイド化に伴うＮｉＳｉ層４５の横方向への膨張により、ＮｉＳｉ層４５がＮ＋領域２ａ及びＰ＋領域３ａの側面に形成されているポリＳｉ層４２ａと接触する。この場合、Ｎ＋領域２ａ及びＰ＋領域３ａからポリＳｉ層４２ａへのドナー、アクセプタ不純物の拡散、及びＮｉＳｉ層４５に接するポリＳｉ層４２ａがＮｉシリサイド化されることにより、ＮｉＳｉ層４５と、Ｎ＋領域２ａ及びＰ＋領域３ａとが電気的に接続される。
第９実施形態によれば、ＮｉＳｉ層４５は、Ｎ＋領域２ａ及びＰ＋領域３ａに直接的に接触せず、Ｎ＋領域２ａ及びＰ＋領域３ａを囲むポリＳｉ層４２ａに接触する。このポリＳｉ層４２ａは、Ｓｉ柱６の曲がりや倒れを防止する補強材の役割を果たす。このＳｉ柱６の曲がり及び倒れの防止効果は、Ｓｉ柱６の直径が小径化する程、より効果的に機能する。
なお、第１実施形態では、バイアス・スパッタ法を用いてｉ層基板１の上表面に対して垂直な方向からＳｉ、Ｎｉ原子を入射し、Ｓｉ層１５ａ、１５ｂと、Ｎｉ層１６ａ、１６ｂとを、ＳｉＮ層１２上と、Ｓｉ柱６の頂部上とに堆積させた。ここでのバイアス・スパッタ法は、ｉ層基板１が配置される基板電極板と、ｉ層基板１から離間した対抗電極板にＲＦ高周波電圧を印加するとともに、基板電極板に電圧を印加することで、Ｓｉ原子イオン、Ｎｉ原子イオン等をｉ層基板１の上方に堆積させるものである。ｉ層基板１の上表面に対して垂直な方向からＳｉ、Ｎｉ原子を入射することでＳｉ層１５ａ、Ｎｉ層１６ａを形成できる方法であれば、バイアス・スパッタ法以外の方法を用いてもよい。このような方法は、ＴｉＮ層１０ｄとＮｉＳｉ層２２との接続にも適用可能である。さらに、このような方法は、本発明に係るその他の実施形態においても同様に適用可能である。
また、第１実施形態では、Ｓｉ層１５ａとＮｉ層１６ａとを形成し、その後の熱処理によって、Ｎｉ層１６ａのＮｉ原子がＳｉ層１５ａ内に拡散し、Ｓｉ層１５ａがシリサイド化されてＮｉＳｉ層１８が形成される際に生じるＮｉＳｉ層１８の膨張により、離間していた、Ｎ＋領域２ａ及びＰ＋領域３ａと、ＮｉＳｉ層１８とが接続される。Ｓｉ層１５ａに金属原子が拡散することで、Ｓｉ層１５ａが膨張してなる合金層が形成されるものであれば、このＮｉ層１６ａの代わりに、チタン（Ｔｉ）、コバルト（Ｃｏ）などの他の金属層を用いることもできる。このことは、ＴｉＮ層１０ｄとＮｉＳｉ層２２との接続にも適用可能である。さらに、このことは、本発明に係るその他の実施形態においても同様に適用可能である。
また、第１実施形態では、Ｓｉ層１５ａとＮｉ層１６ａとを形成し、その後の熱処理によって、Ｎｉ層１６ａのＮｉ原子がＳｉ層１５ａ内に拡散し、Ｓｉ層１５ａがシリサイド化されてＮｉＳｉ層１８が形成されるときのＮｉＳｉ層１８の膨張によって、離間していた、Ｎ＋領域２ａ及びＰ＋領域３ａと、ＮｉＳｉ層１８とが接続される。これに対して、ｉ層基板１の上表面に対して垂直な方向から材料原子を入射することで、単層又は複数層の導電体層（半導体層又は導体層）を含む材料層をｉ層基板１の上方に形成し、その後の熱処理により、合金化した導電体材料層が横方向へ膨脹することで、Ｎ＋領域２ａ及びＰ＋領域３ａの側面と接続されるものであれば、その他の材料層を用いることもできる。このことは、ＴｉＮ層１０ｄとＮｉＳｉ層２２の接続にも適用可能である。さらに、このことは、本発明に係るその他の実施形態においても同様に適用可能である。
また、第１実施形態では、ｉ層基板１の上表面に対して側面の角度が略直角（約９０度）であるＳｉ柱６を形成し、ＳｉＮ層１２上にＳｉ層１５ａ、Ｎｉ層１６ａを形成し、Ｓｉ柱６の頂部上にＳｉ層１５ｂ、Ｎｉ層１６ｂを形成した。ここでは、Ｓｉ柱６の側面の角度を、ｉ層基板１の上表面に対して略直角とすることにより、Ｓｉ柱６の外周を囲むＳｉＯ２層１１ｃの側部表面へのＳｉ、Ｎｉ原子の堆積が防止されている。このＳｉ柱６の側面の角度は、Ｓｉ柱６の外周を囲むＳｉＯ２層１１ｃの側部表面にＳｉ、Ｎｉ原子が堆積されない限り、９０度よりも小さくとも良い。例えば、バイアス・スパッタ法では、ｉ層基板１を配置する基板電極板と、ｉ層基板１から離間した対抗電極板との間に印加するバイアス電圧を制御することで、ＳｉＯ２層１１ｃの側部表面にＳｉ、Ｎｉ原子が堆積されることが防止できる（これについて基本的な方法に関しては、非特許文献３を参照のこと。）。また、ＳｉＯ２層１１ｃの側部表面にＳｉ、Ｎｉ原子が堆積されても、例えば希釈フッ酸溶液などで簡単にエッチング除去可能なものであれば問題はない。このことは、ＴｉＮ層１０ｄとＮｉＳｉ層２２との接続に対しても適用可能である。さらに、このことは、本発明に係るその他の実施形態においても適用可能である。
また、第１実施形態では、Ｎ＋領域２ａ及びＰ＋領域３ａと、ＮｉＳｉ層１８との接続は、図１Ｈにおける熱処理によって行った。このＮ＋領域２ａ及びＰ＋領域３ａと、ＮｉＳｉ層１８とは、ＳＧＴを製造する最終工程までに、ＮｉＳｉ層１８ａが膨張することで接続されればよい。このことは、ＴｉＮ層１０ｄとＮｉＳｉ層２２との接続に対しても適用可能である。さらに、このことは、本発明に係るその他の実施形態においても適用可能である。
また、第１実施形態を説明した図１Ｌにおいて、ＮｉＳｉ層１８ａと接した、Ｎ＋領域２ａ及びＰ＋領域３ａの側面表層にＮｉＳｉ層２９が形成されていると記述したが、このＮｉＳｉ層２９は、ＮｉＳｉ層２９が、Ｎ＋領域２ａ、Ｐ＋領域３ａの側面に接した後であって、図１Ｌまでに行われる熱工程を経て、Ｎｉ原子がＮ＋領域２ａ、Ｐ＋領域３ａへ拡散することにより、形成される。ＮｉＳｉ層２９と同様なＮｉＳｉ層が、ＮｉＳｉ層１８ａ、３２、３２ａ、３６、４５と接するＮ＋領域２ａ、及び／又はＰ＋領域３ａの側面表層に形成される。
また、第８実施形態を説明した図８Ｂにおいて、ＴｉＮ層４０ｃに接したＮ＋領域２ａ及びＰ＋領域３ａの側面表層にＴｉ原子を含んだ合金層が、その後の熱工程により形成されている。
また、第１実施形態では、１つの柱状半導体装置であるＳＧＴにおいて、本発明の技術思想をＮ＋領域２ａ及びＰ＋領域３ａと、ＮｉＳｉ層１８ａとの接続と、ＴｉＮ層１０ｄとＮｉＳｉ層２２との接続に適用した場合としたが、１つの柱状半導体装置にそれらのいずれか一方の接続形態を適用することも可能である。このことは、本発明に係るその他の実施形態においても同様に適用可能である。
また、第２〜第８実施形態では、Ｎ＋領域２ａ及びＰ＋領域３ａとＮｉＳｉ層１８、１８ａ、３２、３２ａ、３６、又はＴｉＮ層４０ａとの接続について、本発明の技術思想を適用した場合としたが、これら各実施形態の製造方法は、ＴｉＮ層１０ｄとの接続についても適用可能である。
また、第６実施形態では、Ｎｉ層３１ａに代えて、ＮｉとＳｉとが混合されてなる層Ｎｉ−Ｓｉ層３７ａを用いたが、このことは本発明に係るその他の実施形態においても適用可能である。さらに、このことは、ＴｉＮ層１０ｄとの接続に対しても適用可能である。
また、第８実施形態では、ＴｉＮ層４０ａ上にＳｉＯ２層４１ａを形成したが、図５Ｂと同様に、ＴｉＮ層４０ａをリソグラフィ法とＲＩＥ法とを用いてパターン加工した後、ＣＶＤ法によってＳｉＯ２層３５を全体に被覆してから熱処理を行っても同様の効果が得られる。
また、第８実施形態では、ＴｉＮ層４０ａを用いた場合について説明したが、例えばＴａ、Ｔｉ、Ｐｔなどの金属層、又は、合金層であっても、それ自身の熱処理による塑性変形によって、Ｎ＋領域２ａ及びＰ＋領域３ａとの接続が行えるものであれば、本発明の技術思想が適用可能である。このことは、ＮｉＳｉ層２２の接続に対しても適用可能である。
また、第８実施形態における、Ｎ＋領域２ａ及びＰ＋領域３ａとＴｉＮ層４０ｃとの接続にあたり、Ｎ＋領域２ａ及びＰ＋領域３ａの側部表層にＴｉ合金層を形成することもできるし、図７と同様に、内部にＴｉ合金層を形成することもできる。
また、第９実施形態では、Ｎ＋領域２ａ及びＰ＋領域３ａの側面を囲むようにポリＳｉ層４２を形成したが、このようなポリＳｉ材料に限らず、Ｎ＋領域２ａ及びＰ＋領域３ａとＮｉＳｉ層４５とが、電気的に接続できるものであれば他の半導体材料や、金属を含む材料も使用可能である。
また、第９実施形態では、第１実施形態と同様に、Ｓｉ層４３上にＮｉ層４４を形成した場合としたが、第２〜第８実施形態と同様な導体接続方法にも本発明の技術思想が適用できる。
また、上記各実施形態では、半導体柱としてＳｉ（シリコン）柱を用いた例について説明した。しかしこれに限られず、本発明の技術思想は、シリコン以外の半導体材料からなる半導体柱を用いた、ＳＧＴを有する半導体装置にも適用可能である。
また、上記各実施形態では、１つのＳｉ柱に２個のＳＧＴが形成されている半導体装置の製造方法とした。しかしこれに限られず、本発明の技術思想は、１個の半導体柱に１個、または３個以上のＳＧＴを有する半導体装置の製造方法にも適用可能である。
第１実施形態では、Ｓｉ柱６において、下部にＮチャネルＳＧＴが形成され、上部にＰチャネルＳＧＴが形成されている形態としたが、下部にＰチャネルＳＧＴ、上部にＮチャネルＳＧＴが形成された回路に対しても、本発明の技術的思想が適用可能である。また、上下共にＮチャネル、又はＰチャネルＳＧＴを用いた回路の形成にも本発明の技術思想は適用可能である。このことは、本発明に係るその他の実施形態においても適用可能である。
また、第１実施形態におけるＳｉ層１５ａに代えて、最初の材料層をＳｉＮ層１２の上方に形成した後の熱処理により、この材料層が横方向に膨張することでＮ＋領域２ａ及びＰ＋領域３ａと接続されるものであれば、例えば、ＳｉＧｅ材料層などのその他の材料層であっても適用可能である。このことは、ＴｉＮ層１０ｄとＮｉＳｉ層２２との接続に対しても適用可能である。さらに、このことは、本発明に係るその他の実施形態においても適用可能である。
また、上記各実施形態では、ＳＧＴは、Ｓｉ柱６などの半導体柱の外周にゲートＳｉＯ２層（ゲート絶縁層）９ｃが形成され、ゲートＳｉＯ２層９ｃの外周にＴｉＮ層（ゲート導体層）１０ｄが形成されている構造を有する。しかしこれに限られず、ＴｉＮ層９ｃとゲートＳｉＯ２層１０ｄとの間に電気的に浮遊した導体層、又は、例えばＳｉＮ層などの電荷蓄積層を有するフラッシュメモリ素子もＳＧＴの１種であるので、このようなフラッシュメモリ素子の製造方法にも、本発明の技術思想を適用することができる。
また、上記各実施形態では、本発明の技術思想をＣＭＯＳインバータ回路に適用した場合としたが、本発明の技術思想は、その他の回路、装置、素子などの半導体装置にも適用可能である。
また、第１実施形態では、ゲート導電層がＴｉＮ層１０ｂ、１０ｄからなる形態とした。しかしこれに限られず、ゲート導電層は、他の金属材料からなる形態でもよい。また、ゲート導電層は、金属層と例えばポリＳｉ層などからなる多層構造からなる形態でもよい。また、Ｎ＋領域２ａ及びＰ＋領域３ａからなる不純物領域は、このように異なる導電型からなる不純物層から構成されるものでも、同じ導電型からなる不純物層から構成されるものでもよい。不純物領域が同じ導電型からなる場合は、２つの不純物層が全体として同種の導電型からなる１つの不純物領域を構成する。一方、不純物領域が異なる導電型からなる場合でも、これと同様に、２つの不純物層が全体として一つの不純物領域を構成する。このような構成は、本発明に係るその他の実施形態においても同様に適用可能である。
また、上記各実施形態において、ｉ層基板１の代わりに、ＳＯＩ基板を用いることができる。
また、第１実施形態では、Ｎ＋領域２ａとＰ＋領域３ａとが接触しているが、Ｎ＋領域２ａとＰ＋領域３ａの間に絶縁層が形成されている場合にも本発明の技術思想は適用可能である。このことは、本発明のその他の実施形態においても同様に適用される。
本発明は、本発明の広義の精神と範囲を逸脱することなく、様々な実施形態及び変形が可能とされるものである。また、上述した実施形態は、本発明の一実施例を説明するためのものであり、本発明の範囲を限定するものではない。上記実施例及び変形例は任意に組み合わせることができる。さらに、必要に応じて上記実施形態の構成要件の一部を除いても本発明の技術思想の範囲内となる。
本発明に係る、柱状半導体装置の製造方法によれば、高集積度な半導体装置が得られる。
１ ｉ層基板
１ａ、４、４ａ ｉ層
２、２ａ、７、７ａ Ｎ＋領域
３、３ａ、２４ Ｐ＋領域
５、５ａ、８、１１、１１ａ、１１ｂ、１１ｃ、１１ｄ、２３、２７、３３ａ、３３ｂ、３５、４１ａ、４１ｂ ＳｉＯ２層
６ Ｓｉ柱
９、９ａ、９ｂ、９ｃ ＨｆＯ２層
１０、１０ａ、１０ｂ、１０ｃ、１０ｄ、４０ａ、４０ｂ、４０ｃ ＴｉＮ層
１２、２０ ＳｉＮ層
１３ レジスト層
１４ａ、１４ｂ ＴｉＯ層
１５ａ、１５ｂ、３０ａ、３０ｂ、３０ｃ、３０ｄ、３０ａａ、３０ｂｂ、４３ Ｓｉ層
１７、１７ａ、１７ｂ 空間
１８、１８ａ、１９ａ、１９ｂ、１９ｃ、２２、２３ａ、２３ｂ、２３ｃ、２９、３０ａ、３０ｂ、３２ａ、３６、３８、４５ ＮｉＳｉ層
２１ａ、２１ｂ 開口部
２８ａ、２８ｂ、２８ｃ、２８ｄ、４３ａ、４３ｂ、４３ｃ、４３ｄ コンタクトホール
３１ａ、３１ｂ、３１ａａ、４４ Ｎｉ層
３７ａ、３７ｂ Ｎｉ−Ｓｉ層
４２、４２ａ ポリＳｉ層
Ｖｉｎ 入力配線金属層
Ｖｄｄ 電源配線金属層
Ｖｏｕｔ 出力配線金属層
Ｖｓｓ グランド配線金属層
Ｖ１、Ｖ２ 配線金属層

Claims (9)

  1. 半導体基板上に半導体柱を形成する半導体柱形成工程と、
    前記半導体柱の内部に、ドナー及び／又はアクセプタ不純物を含み、少なくとも一つの不純物層からなる第１の不純物領域を形成する第１不純物領域形成工程と、
    前記半導体柱の外周部を囲むように第１の絶縁層を形成する第１絶縁層形成工程と、
    前記第１の絶縁層の外周部を囲むように導電層を形成する導電層形成工程と、
    前記導電層の外周部を囲むように第２の絶縁層を形成する第２絶縁層形成工程と、
    前記第１の不純物領域の下端近傍に上表面が位置する第３の絶縁層を形成する第３絶縁層形成工程、及び、前記導電層の側面において、高さ方向の中間に上表面が位置する第４の絶縁層を形成する第４絶縁層形成工程の内の、少なくとも一方を含む層間絶縁層形成工程と、
    前記第３の絶縁層の上表面よりも上方において前記第１の不純物領域の側面の外周に位置する、前記第１の絶縁層、前記導電層、及び前記第２の絶縁層の一部をエッチングによって除去することで、不純物領域側面コンタクト部を形成する不純物領域側面コンタクト部形成工程、及び、前記第４の絶縁層の上表面よりも上方において前記導電層の外周に位置する前記第２の絶縁層の一部をエッチングによって除去することで導電層側面コンタクト部を形成する導電層側面コンタクト部形成工程の内の、少なくとも一方を含む側面コンタクト部形成工程と、
    前記半導体柱の上方から前記半導体基板の上表面に対して垂直な方向に沿って、少なくとも導電材料を構成する原子を含む原子群を注入することで、前記第３の絶縁層上に、前記不純物領域側面コンタクト部が空間となり、且つ、前記不純物領域側面コンタクト部の上端部の近傍に上表面の高さが位置するように第１の材料層を形成する工程、及び、前記第４の絶縁層上に、前記導電層側面コンタクト部が空間となり、且つ、前記導電層側面コンタクト部の上端よりも上表面の高さが上方となるように第２の材料層を形成する工程の内の、少なくとも一方を含む材料層堆積工程と、
    熱処理を行うことにより、前記第１の材料層又は前記第２の材料層の形状を変化させる熱処理工程と、を有し、
    前記熱処理工程には、前記第１の材料層が膨張することで前記第１の不純物領域の側面に接続する工程、及び、前記第２の材料層が膨張することで前記導電層の側面に接続する工程の内の、少なくとも一方からなる材料層接続工程が含まれる、
    ことを特徴とする柱状半導体装置の製造方法。
  2. 前記第１の不純物領域を構成するそれぞれの不純物層と同じ導電型の第２の不純物領域を、前記半導体柱の下部及び／又は上部に形成する第２不純物領域形成工程をさらに有し、
    前記第１の不純物領域及び前記第２の不純物領域の一方がソースとなる場合に他方がドレインとなり、前記第１の絶縁層がゲート絶縁層として機能し、前記導電層がゲート導体層として機能するＳＧＴ（Surrounding Gate MOS Transistor）が形成される、
    ことを特徴とする請求項１に記載の柱状半導体装置の製造方法。
  3. 前記第１の材料層及び前記第２の材料層の内の少なくとも一方を形成した後に、前記第１の材料層及び前記第２の材料層上に第５の絶縁層を形成する第５絶縁層形成工程をさらに有し、
    前記第５絶縁層形成工程の後に、前記熱処理工程を行う、
    ことを特徴とする請求項１に記載の柱状半導体装置の製造方法。
  4. 前記第１の材料層及び前記第２の材料層の内の少なくとも一方が、半導体材料からなり、
    前記半導体材料からなる前記第１の材料層又は前記第２の材料層の上表面及び下面の内の少なくとも一方に接するように、金属を含む第１の金属材料層を形成する第１金属材料層形成工程をさらに有し、
    前記熱処理工程では、熱処理を行うことにより、前記第１の材料層及び前記第２の材料層の内の少なくとも一方に前記第１の金属材料層から金属原子を拡散させることで第１の合金層が形成され、前記第１の合金層が膨張することで前記材料層接続工程が行なわれる、
    ことを特徴とする請求項１に記載の柱状半導体装置の製造方法。
  5. 前記第１の材料層及び前記第２の材料層の内の少なくとも一方に金属を含有させて第２の金属材料層を形成する第２金属材料層形成工程をさらに有し、
    前記熱処理工程では、熱処理を行うことにより、前記第２の金属材料層を塑性変形させて膨張することで前記材料層接続工程が行なわれる、
    ことを特徴とする請求項１に記載の柱状半導体装置の製造方法。
  6. 前記第１の合金層が膨張することで前記第１の不純物領域の側面に接続する前記材料層接続工程において、
    前記第１の不純物領域の側部表層に、前記第１の合金層と同じ組成からなる第２の合金層を形成する、
    ことを特徴とする請求項４に記載の柱状半導体装置の製造方法。
  7. 前記第１の合金層が膨張することで前記第１の不純物領域の側面に接続する前記材料層接続工程において、
    前記第１の不純物領域を横方向に貫通するように、前記第１の合金層と同じ組成の第３の合金層を形成する、
    ことを特徴とする請求項４に記載の柱状半導体装置の製造方法。
  8. 前記材料層接続工程において、前記第１の不純物領域の一部に、前記第２の金属材料層に含まれる金属原子を含む第４の合金層を形成する、
    ことを特徴とする請求項５に記載の柱状半導体装置の製造方法。
  9. 前記不純物領域側面コンタクト部における前記第１の不純物領域の外周を囲むように半導体材料層を形成する半導体材料層形成工程をさらに有し、
    前記熱処理工程において、熱処理を行うことにより、前記第１の材料層が膨張することで、前記半導体材料層の側面に接続される、
    ことを特徴とする請求項１に記載の柱状半導体装置の製造方法。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
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JP6378826B2 (ja) * 2015-04-06 2018-08-22 ユニサンティス エレクトロニクス シンガポール プライベート リミテッドＵｎｉｓａｎｔｉｓ Ｅｌｅｃｔｒｏｎｉｃｓ Ｓｉｎｇａｐｏｒｅ Ｐｔｅ Ｌｔｄ． Ｓｇｔを有する柱状半導体装置と、その製造方法
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JP6286612B2 (ja) * 2015-12-18 2018-02-28 ユニサンティス エレクトロニクス シンガポール プライベート リミテッドＵｎｉｓａｎｔｉｓ Ｅｌｅｃｔｒｏｎｉｃｓ Ｓｉｎｇａｐｏｒｅ Ｐｔｅ Ｌｔｄ． Ｓｇｔを有する半導体装置及びその製造方法

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH04207069A (ja) * 1990-11-30 1992-07-29 Toshiba Corp 半導体装置
WO2009096468A1 (ja) * 2008-01-29 2009-08-06 Unisantis Electronics (Japan) Ltd. 半導体記憶装置およびメモリ混載半導体装置、並びにそれらの製造方法

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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2703970B2 (ja) 1989-01-17 1998-01-26 株式会社東芝 Ｍｏｓ型半導体装置
DE10136333A1 (de) * 2001-07-26 2003-03-06 Infineon Technologies Ag Verfahren zur Herstellung eines Vertikaltransistors in einem Graben sowie Vertikaltransistor
US8212298B2 (en) 2008-01-29 2012-07-03 Unisantis Electronics Singapore Pte Ltd. Semiconductor storage device and methods of producing it
US8476699B2 (en) * 2011-03-08 2013-07-02 Unisantis Electronics Singapore Pte. Ltd. Method for producing semiconductor device and semiconductor device

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH04207069A (ja) * 1990-11-30 1992-07-29 Toshiba Corp 半導体装置
WO2009096468A1 (ja) * 2008-01-29 2009-08-06 Unisantis Electronics (Japan) Ltd. 半導体記憶装置およびメモリ混載半導体装置、並びにそれらの製造方法

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