CN115841991A - 晶体管源极/漏极接触件及其形成方法 - Google Patents

晶体管源极/漏极接触件及其形成方法 Download PDF

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吴佩雯
黄俊贤
林威戎
张志维
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Taiwan Semiconductor Manufacturing Co TSMC Ltd
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Abstract

本申请提供了晶体管源极/漏极接触件及其形成方法。一种方法包括：在源极/漏极区域之上沉积层间电介质(ILD)；形成贯通ILD的接触开口，其中，接触开口暴露源极/漏极区域；在被暴露的源极/漏极区域上形成金属‑半导体合金区域；在金属‑半导体合金区域上沉积第一导电材料层；沿着接触开口的侧壁以及在所述第一导电材料层之上沉积隔离材料；蚀刻隔离材料以暴露第一导电材料层，其中，在蚀刻隔离材料之后，隔离材料沿着接触开口的侧壁延伸；以及在被暴露的第一导电材料层上沉积第二导电材料层。

Description

晶体管源极/漏极接触件及其形成方法
技术领域
本申请涉及半导体技术领域，更具体地涉及晶体管源极/漏极接触件及其形成方法。
背景技术
半导体器件用于各种电子应用，例如个人计算机、手机、数码相机和其他电子设备。半导体器件通常通过以下方式来制造：在半导体衬底之上按顺序沉积绝缘或电介质层、导电层和半导体材料层，并且使用光刻对各种材料层进行图案化以在其上形成电路组件和元件。
半导体工业通过不断减小最小特征尺寸来继续提高各种电子组件(例如晶体管、二极管、电阻器、电容器等)的集成密度，这允许更多组件被集成到给定面积中。然而，随着最小特征尺寸的减小，出现了应解决的其他问题。
发明内容
根据本申请的一方面，提供一种方法，包括：在源极/漏极区域之上沉积层间电介质ILD；形成贯通ILD的接触开口，其中，所述接触开口暴露源极/漏极区域；在被暴露的源极/漏极区域上形成金属-半导体合金区域；在金属-半导体合金区域上沉积第一导电材料层；沿着所述接触开口的侧壁以及在第一导电材料层之上沉积隔离材料；蚀刻所述隔离材料以暴露第一导电材料层，其中，在蚀刻所述隔离材料之后，所述隔离材料沿着所述接触开口的侧壁延伸；以及在被暴露的第一导电材料层上沉积第二导电材料层。
根据本申请的另一方面，提供一种方法，包括：形成邻近栅极结构的源极/漏极区域；在源极/漏极区域上沉积接触蚀刻停止层CESL；形成贯通CESL的接触开口，所述接触开口暴露源极/漏极区域和CESL的侧壁；在被暴露的源极/漏极区域上形成硅化物区域；在栅极结构之上、硅化物区域上和被暴露的CESL的侧壁上共形地沉积导电材料；对导电材料执行第一蚀刻工艺以暴露CESL的侧壁，其中，在第一蚀刻工艺之后，导电材料保留在硅化物区域上；在保留的导电材料上和CESL的被暴露的侧壁上共形地沉积隔离材料；对隔离材料执行第二蚀刻工艺以暴露保留的导电材料，其中，在第二蚀刻工艺之后，隔离材料保留在CESL上；以及在第二蚀刻工艺之后，用导电材料填充接触开口。
根据本申请的又一方面，提供一种器件，包括：栅极结构，位于衬底的沟道区域上；栅极掩模，位于栅极结构上；源极/漏极区域，邻接沟道区域；源极/漏极接触件，连接到源极/漏极区域，所述源极/漏极接触件包括：下部接触区域，上覆于源极/漏极区域；和上部接触区域，位于下部接触区域上；以及接触间隔件，围绕上部接触区域，其中，接触间隔件位于下部接触区域之上。
附图说明
当结合附图阅读时，通过下面的具体实施方式可以最好地理解本公开的各方面。应注意，根据行业中的标准惯例，各种特征未按比例绘制。实际上，为了讨论的清楚，各种特征的尺寸可能被任意增大或减小。
图1以三维视图示出了根据一些实施例的鳍式场效应晶体管(FinFET) 的示例。
图2-图22D是根据一些实施例的制造FinFET的中间阶段的各种截面图。
图23A-图23B是根据一些实施例的制造FinFET的中间阶段的截面图。
图24A-图25B是根据一些实施例的制造FinFET的中间阶段的各种截面图。
图26A-图35B是根据一些实施例的制造FinFET的中间阶段的各种截面图。
图36A-图36C是根据一些实施例的制造FinFET的中间阶段的截面图。
具体实施方式
下面的公开内容提供了用于实现本发明不同特征的许多不同的实施例或示例。下文描述了组件和布置的具体示例以简化本公开。当然，这些仅是示例而不旨在进行限制。例如，在下面的描述中，在第二特征之上或在第二特征上形成第一特征可以包括以直接接触的方式形成第一特征和第二特征的实施例，并且还可以包括可以在第一特征和第二特征之间形成附加特征使得第一特征和第二特征可以不直接接触的实施例。此外，本公开在各个示例中可以重复附图标记和/或字母。这种重复是为了简单和清楚的目的，并且其本身不表示所讨论的各个实施例和/或配置之间的关系。
此外，本文中可以使用空间相关术语(例如，“之下”、“下方”、“下”、“上方”、“上”等)，以易于描述附图中所示的一个要素或特征与另外(一个或多个)要素或(一个或多个)特征的关系。这些空间相关术语旨在涵盖器件在使用中或工作中的处于除了附图中所示朝向之外的不同朝向。装置可能以其他方式定向(旋转90度或处于其他朝向)，并且本文使用的空间相关描述符同样可以相应地进行解释。
根据各种实施例，源极/漏极接触件的形成包括最初在接触开口内形成金属-半导体合金区域和导电材料层。可以在导电材料层之上沉积形成接触间隔件的电介质材料，然后蚀刻该电介质材料以暴露导电材料层。通过首先形成金属-半导体合金区域和导电材料层，可以保护金属-半导体合金区域和源极/漏极区域在电介质材料蚀刻期间免受蚀刻。通过以这种方式避免对金属-半导体合金区域和源极/漏极区域的蚀刻，可以改善接触电阻并且可以避免对金属-半导体合金区域的不需要的蚀刻。此外，电介质材料可以覆盖金属区域，从而避免随后在一些表面上沉积不需要的导电材料。以这种方式，可以改善制造良率和器件性能。
图1图示了根据一些实施例的鳍式场效应晶体管(FinFET)的示例。图1是三维视图，其中为了图示清楚，省略了FinFET的一些特征。 FinFET包括从衬底50(例如，半导体衬底)延伸的鳍52，其中鳍52用作 FinFET的沟道区域58。隔离区域56(例如浅沟槽隔离(STI)区域)设置在相邻的鳍52之间，鳍52可以从相邻的隔离区域56之间突出得高于隔离区域56。尽管隔离区域56被描述/图示为与衬底50分开，但如本文所使用的，术语“衬底”可以指的是单独的半导体衬底或半导体衬底和隔离区域的组合。此外，尽管鳍52的底部部分被图示为与衬底50成连续的单一材料，但鳍52的底部部分和/或衬底50可以包括单一材料或多种材料。在该上下文中，鳍52指的是从相邻的隔离区域56之间延伸的部分。
栅极电介质112沿着鳍52的侧壁并且位于鳍52的顶表面之上。栅极电极114位于栅极电介质112之上。栅极电介质112和上覆的栅极电极 114在本文中可以统称为“栅极堆叠”或“栅极结构”。相对于栅极电介质112和栅极电极114，外延源极/漏极区域88设置在鳍52的相反侧上。外延源极/漏极区域88可以在各种鳍52之间被共用。例如，相邻的外延源极/漏极区域88可被电连接，例如通过由外延生长使外延源极/漏极区域88 接合，或者通过利用同一个源极/漏极接触件将外延源极/漏极区域88耦合。
图1还示出了在后面的图中使用的参考截面。截面A-A’沿着鳍52的纵轴并且在例如FinFET的外延源极/漏极区域88之间的电流流动的方向上。截面B-B’垂直于截面A-A’并且延伸穿过FinFET的外延源极/漏极区域88。截面C-C’平行于截面B-B’并且延伸穿过FinFET的栅极结构。为了清楚起见，随后的图参考了这些参考截面。
本文讨论的一些实施例是在使用后栅极工艺形成的FinFET的上下文中讨论的。在其他实施例中，可以使用先栅极工艺。此外，一些实施例考虑了在平面器件(例如平面FET)中使用的方面。
图2-图25B是根据一些实施例的制造FinFET的中间阶段的视图。图 2、图3和图4是显示与图1相似的三维视图的三维视图。图5A、图6A、图7A、图8A、图9A、图10A、图11A、图12A、图13A、图14A、图 15A、图15C、图16A、图17A、图18A、图19A、图20A、图21A、图 22A、图22C、图22D、图23A、图24A和图25A是沿着与图1中的参考截面A-A’相似的截面示出的截面图。图5B、图6B、图7B、图8B、图 9B、图10B、图11B、图12B、图13B、图14B、图15B、图16B、图 17B、图18B、图19B、图20B、图21B、图22B、图23B、图24B和图25B是沿着与图1中的参考截面B-B’相似的截面示出的截面图。
在图2中，提供了衬底50。衬底50可以是半导体衬底，例如体半导体、绝缘体上半导体(SOI)衬底等，其可以是掺杂的(例如，用p型或n 型杂质)或未掺杂的。衬底50可以是晶圆，例如硅晶圆。通常，SOI衬底是形成在绝缘体层上的半导体材料层。绝缘体层可以是例如埋置氧化物 (BOX)层、氧化硅层等。绝缘体层设置在衬底上，通常是硅或玻璃衬底。还可以使用其他衬底，例如多层或梯度衬底。在一些实施例中，衬底50 的半导体材料可以包括：硅；锗；化合物半导体，包括碳化硅、砷化镓、磷化镓、磷化铟、砷化铟和/或锑化铟；合金半导体，包括硅锗、磷砷化镓、砷化铝铟、砷化铝镓、砷化镓铟、磷化镓铟和/或磷砷化镓铟；其组合等等。
衬底50具有n型区域50N和p型区域50P。n型区域50N可以用于形成n型器件，例如NMOS晶体管，例如n型FinFET，并且p型区域50P 可以用于形成p型器件，例如PMOS晶体管，例如p型FinFET。n型区域 50N可以与p型区域50P实体地分隔开(未单独示出)，并且任何数量的器件特征(例如，其他有源器件、掺杂区域、隔离结构等)可以设置在n 型区域50N和p型区域50P之间。尽管示出了一个n型区域50N和一个p 型区域50P，但可以提供任何数量的n型区域50N和p型区域50P。
鳍52形成在衬底50中。鳍52是半导体条带。可以通过在衬底50中蚀刻沟槽来在衬底50中形成鳍52。蚀刻可以是任何可接受的蚀刻工艺，例如反应离子蚀刻(RIE)、中性束蚀刻(NBE)等或其组合。蚀刻工艺可以是各向异性的。
鳍52可以通过任何合适的方法而图案化得到。例如，鳍52可以使用一个或多个光刻工艺(包括双图案化或多图案化工艺)而图案化得到。通常，双图案化或多图案化工艺结合了光刻和自对准工艺，从而允许图案被创建为具有例如比以其他方式使用单个直接光刻工艺可获得的间距更小的间距。例如，在一个实施例中，牺牲层形成在衬底之上并使用光刻工艺来图案化。使用自对准工艺沿着图案化牺牲层形成间隔件。然后去除牺牲层，于是剩余的间隔件可以用作图案化鳍52的掩模。在一些实施例中，掩模 (或其他层)可以保留在鳍52上。
STI区域56形成在衬底50之上并位于相邻的鳍52之间。STI区域56 围绕鳍52的下部设置，使得鳍52的上部从相邻的STI区域56之间突出。换句话说，鳍52的上部延伸得高于STI区域56的顶表面。STI区域56将相邻器件的特征分隔开。
STI区域56可以通过任何合适的方法形成。例如，绝缘材料可以形成在衬底50之上并位于相邻的鳍52之间。绝缘材料可以是氧化物(例如氧化硅)、氮化物(例如氮化硅)等或它们的组合，这些材料可以通过化学气相沉积(CVD)工艺(例如高密度等离子体CVD(HDP-CVD))、可流动化学气相沉积(FCVD)等或它们的组合形成。可以使用通过任何可接受的工艺形成的其他绝缘材料。在一些实施例中，绝缘材料是通过 FCVD形成的氧化硅。一旦形成绝缘材料，就可以执行退火工艺。尽管每个STI区域56被示为单层，但一些实施例可以利用多个层。例如，在一些实施例中，可以首先沿着衬底50和鳍52的表面形成内衬(未单独示出)。此后，可以在内衬之上形成填充材料，例如先前描述的绝缘材料层。在一个实施例中，绝缘材料被形成为使得多余的绝缘材料覆盖鳍52。然后对绝缘材料应用去除工艺以去除鳍52之上的多余绝缘材料。在一些实施例中，可以使用平坦化工艺，例如化学机械抛光(CMP)、回蚀工艺、它们的组合等。在掩模保留在鳍52上的实施例中，平坦化工艺可以暴露掩模或去除掩模。在平坦化工艺之后，绝缘材料的顶表面和掩模(如果存在) 或鳍52是共平面的(在工艺变化内)。因此，掩模(如果存在)或鳍52 的顶表面通过绝缘材料暴露。在所示实施例中，鳍52上没有保留掩模。然后使绝缘材料凹陷以形成STI区域56。绝缘材料被凹陷以使得鳍52的上部从绝缘材料的相邻部分之间突出。此外，STI区域56的顶表面可以具有如图所示的平坦表面、凸面、凹面(例如碟形)或它们的组合。STI区域56的顶表面可以通过适当的蚀刻被形成为平坦的、凸的和/或凹的。可以使用任何可接受的蚀刻工艺使绝缘材料凹陷，例如对绝缘材料的材料有选择性的蚀刻工艺(例如，以比鳍52的材料更快的速率选择性地蚀刻STI区域56的绝缘材料)。例如，可以使用稀氢氟酸(dHF)酸执行对氧化物的去除。
先前描述的工艺只是可以如何形成鳍52和STI区域56的一个示例。在一些实施例中，可以使用掩模和外延生长工艺形成鳍52。例如，可以在衬底50的顶表面之上形成电介质层，并且可以蚀刻得到贯通电介质层的沟槽以暴露下面的衬底50。外延结构可以在沟槽中外延生长，并且电介质层可以被凹陷以使得外延结构从电介质层突出以形成鳍52。在外延结构外延生长的一些实施例中，外延生长的材料可以在生长期间进行原位掺杂，这可以避免之前和/或之后的注入，尽管原位和注入掺杂可以一起使用。
此外，在n型区域50N中外延生长与p型区域50P中的材料不同的材料可能是有利的。在各种实施例中，鳍52的上部可以由以下材料形成：硅-锗(SixGe1-x，其中x可以在0到1的范围内)、碳化硅、纯或基本上纯的锗、III-V族化合物半导体、II-VI族化合物半导体等。例如，可用于形成III-V族化合物半导体的材料包括但不限于：砷化铟、砷化铝、砷化镓、磷化铟、氮化镓、砷化铟镓、砷化铟铝、锑化镓、锑化铝、磷化铝、磷化镓等。
此外，可以在鳍52和/或衬底50中形成适当的阱(未单独示出)。阱可以具有与随后将在n型区域50N和p型区域50P中的每一个中形成的源极/漏极区域的导电类型相反的导电类型。在一些实施例中，p型阱形成在 n型区域50N中，并且n型阱形成在p型区域50P中。在一些实施例中，p 型阱或n型阱形成在n型区域50N和p型区域50P两者中。
在具有不同阱类型的实施例中，用于n型区域50N和p型区域50P的不同注入步骤可以使用诸如光致抗蚀剂之类的掩模(未单独示出)来实现。例如，可以在n型区域50N中的鳍52和STI区域56之上形成光致抗蚀剂。光致抗蚀剂被图案化以暴露p型区域50P。光致抗蚀剂可以通过使用旋涂技术形成并且可以使用可接受的光刻技术而被图案化。一旦光致抗蚀剂被图案化，则在p型区域50P中执行n型杂质注入，并且光致抗蚀剂可以充当掩模以基本上防止n型杂质被注入到n型区域50N中。n型杂质可以是注入该区域中的磷、砷、锑等，其浓度在约1013cm-3至约1014cm-3的范围内。在注入之后，去除光致抗蚀剂，例如通过任何可接受的灰化工艺。
在对p型区域50P进行注入之后或之前，在p型区域50P中的鳍52和STI区域56之上形成诸如光致抗蚀剂之类的掩模(未单独示出)。光致抗蚀剂被图案化以暴露n型区域50N。光致抗蚀剂可以通过使用旋涂技术形成并且可以使用可接受的光刻技术而被图案化。一旦光致抗蚀剂被图案化，则可以在n型区域50N中执行p型杂质注入，并且光致抗蚀剂可以充当掩模以基本上防止p型杂质被注入到p型区域50P中。p型杂质可以是注入该区域中的硼、氟化硼、铟等，其浓度在约1013cm-3至约1014cm-3的范围内。在注入之后，去除光致抗蚀剂，例如通过任何可接受的灰化工艺。
在对n型区域50N和p型区域50P进行注入之后，可以执行退火以修复注入损伤并激活注入的p型和/或n型杂质。在为鳍52外延生长外延结构的一些实施例中，生长的材料可以在生长期间被原位掺杂，这可以避免注入，尽管原位掺杂和注入掺杂可以一起使用。
在图3中，虚设电介质层62形成在鳍52上。虚设电介质层62可以由诸如氧化硅、氮化硅、它们的组合等的电介质材料形成，其可以根据可接受的技术被沉积或热生长。虚设栅极层64形成在虚设电介质层62之上，并且掩模层66形成在虚设栅极层64之上。虚设栅极层64可以沉积在虚设电介质层62之上，然后进行平坦化，例如通过CMP。掩模层66可以沉积在虚设栅极层64之上。虚设栅极层64可以由导电或非导电材料形成，例如非晶硅、多晶硅(polysilicon)、多晶硅锗(poly-SiGe)、金属、金属氮化物、金属硅化物、金属氧化物等，其可以通过物理气相沉积(PVD)、 CVD等来沉积。虚设栅极层64可以由对绝缘材料(例如STI区域56和/ 或虚设电介质层62)的蚀刻具有高蚀刻选择性的(一种或多种)材料形成。掩模层66可以由电介质材料形成，例如氮化硅、氮氧化硅等。在该示例中，在n型区域50N和p型区域50P上形成单个虚设栅极层64和单个掩模层66。在所示实施例中，虚设电介质层62覆盖鳍52和STI区域56，使得虚设电介质层62在STI区域56之上并且在虚设栅极层64和STI区域 56之间延伸。在另一实施例中，虚设电介质层62可以仅覆盖鳍52。
在图4中，使用可接受的光刻和蚀刻技术对掩模层66进行图案化以形成掩模76。然后通过任何可接受的蚀刻技术将掩模76的图案转移到虚设栅极层64以形成虚设栅极74。可以可选地通过任何可接受的蚀刻技术将掩模76的图案进一步转移到虚设电介质层62以形成虚设电介质72。虚设栅极74覆盖鳍52的相应沟道区域58。掩模76的图案可以用于将相邻的虚设栅极74实体地分隔开。虚设栅极74还可以具有基本上垂直于(在工艺变化内)鳍52的纵向方向的纵向方向。掩模76可以在对虚设栅极74 进行图案化期间被去除，或者可以在后续处理期间被去除。
图5A-图25B示出了制造实施例器件中的各种附加步骤。图5A-图 25B示出了n型区域50N和p型区域50P中的任一者中的特征。例如，所示结构可适用于n型区域50N，也可适用于p型区域50P。n型区域50N 和p型区域50P的结构上的差异(如果有的话)在每个附图所附的文本中描述。
在图5A-图5B中，栅极间隔件82形成在鳍52之上、形成在掩模76 (如果存在)、虚设栅极74和虚设电介质72的暴露侧壁上。例如，可以形成栅极间隔件82，例如通过共形地沉积(一种或多种)电介质材料并随后蚀刻该(一种或多种)电介质材料。可接受的电介质材料可以包括氧化硅、氮化硅、氧氮化硅、碳氮氧化硅等，这些电介质材料可以通过共形沉积工艺形成，例如化学气相沉积(CVD)、等离子体增强化学气相沉积 (PECVD)、原子层沉积(ALD)、等离子体增强原子层沉积(PEALD) 等。可以使用通过任何可接受的工艺形成的其他绝缘材料。在所示实施例中，每个栅极间隔件82包括多个层，例如，第一间隔件层80A和第二间隔件层80B。在一些实施例中，第一间隔件层80A和第二间隔件层80B由碳氮氧化硅(例如SiOxNyC1-x-y，其中x和y在0到1的范围内)形成，其中第一间隔件层80A由与第二间隔件层80B相似或不同的碳氮化硅成分组成。可以执行任何可接受的蚀刻工艺，例如干法蚀刻、湿法蚀刻等或它们的组合，以图案化(一种或多种)电介质材料。蚀刻可以是各向异性的。 (一种或多种)电介质材料在被蚀刻时有一些部分留在虚设栅极74的侧壁上(从而形成栅极间隔件82)。在一些实施例中，用于形成栅极间隔件 82的蚀刻被调整为使得(一种或多种)电介质材料在被蚀刻时也有一些部分留在鳍52的侧壁上(从而形成鳍间隔件84)。在蚀刻之后，鳍间隔件 84(如果存在)和栅极间隔件82可以具有笔直的侧壁(如图所示)或可以具有弯曲的侧壁(未单独示出)。
此外，可以执行注入以形成轻掺杂源极/漏极(LDD)区域(未单独示出)。在具有不同器件类型的实施例中，类似于先前描述的对阱的注入，可以在n型区域50N之上形成诸如光致抗蚀剂之类的掩模(未单独示出)，而暴露p型区域50P，并且可以将适当类型(例如p型)的杂质注入到暴露在p型区域50P中的鳍52中。然后可以去除掩模。随后，可以在p型区域50P之上形成诸如光致抗蚀剂之类的掩模(未单独示出)，而暴露n型区域50N，并且可以将适当类型(例如，n型)的杂质注入到暴露在n型区域50N中鳍52中。然后可以去除掩模。n型杂质可以是先前描述的任何 n型杂质，并且p型杂质可以是先前描述的任何p型杂质。在注入期间，沟道区域58仍然被虚设栅极74覆盖，使得沟道区域58基本上没有注入的杂质，从而形成LDD区域。LDD区域可以具有在约1015cm-3到约1019cm-3范围内的杂质浓度。可以使用退火来修复注入损伤并激活注入的杂质。
要注意，先前的公开内容总体描述了形成间隔件和LDD区域的工艺。可以使用其他工艺和顺序。例如，可以使用更少或额外的间隔件，可以使用不同顺序的步骤，可以形成和去除额外的间隔件，等等。此外，可以使用不同的结构和步骤来形成n型器件和p型器件。
在图6A-图6B中，根据一些实施例，源极/漏极凹部86形成在鳍52 中。在所示实施例中，源极/漏极凹部86延伸到鳍52中。源极/漏极凹部 86也可以延伸到衬底50中。在各种实施例中，源极/漏极凹部86可以延伸到衬底的顶表面50而不蚀刻衬底50；可以蚀刻鳍52，使得源极/漏极凹部 86的底表面设置得低于STI区域56的顶表面；等等。可以通过使用诸如RIE、NBE等的各向异性蚀刻工艺蚀刻鳍52来形成源极/漏极凹部86。在用于形成源极/漏极凹部86的蚀刻工艺期间，栅极间隔件82和虚设栅极 74共同掩蔽鳍52的一些部分。定时蚀刻工艺可用于在源极/漏极凹部86达到期望的深度之后停止对源极/漏极凹部86的蚀刻。可以在蚀刻源极/漏极凹部86期间或之后蚀刻鳍间隔件84(如果存在)，使得鳍间隔件84的高度减小并且鳍间隔件84覆盖鳍52的侧壁的一部分。在一些实施例中，随后形成在源极/漏极凹部86中的外延源极/漏极区域88(参见图7A-图7C) 的大小和尺寸可以通过调整鳍间隔件84的高度来控制。
在图7A-图7C中，根据一些实施例，外延源极/漏极区域88形成在源极/漏极凹部86中。因此外延源极/漏极区域88设置在鳍52中，使得每个虚设栅极74(和对应的沟道区域58)位于相应的相邻的成对的外延源极/ 漏极区域88之间。因此外延源极/漏极区域88邻接沟道区域58。在一些实施例中，栅极间隔件82用于将外延源极/漏极区域88与虚设栅极74分隔开适当的横向距离，使得外延源极/漏极区域88不会与所得FinFET的随后形成的栅极短路。可以选择外延源极/漏极区域88的材料以在相应的沟道区域58中施加应力，从而提高性能。
n型区域50N中的外延源极/漏极区域88可以通过掩蔽p型区域50P 来形成。然后，n型区域50N中的外延源极/漏极区域88外延生长在n型区域50N中的源极/漏极凹部86中。外延源极/漏极区域88可以包括适用于n型器件的任何可接受的材料。例如，如果鳍52是硅，则n型区域50N 中的外延源极/漏极区域88可以包括在沟道区域58上施加拉伸应变的材料，例如硅、碳化硅、磷掺杂的碳化硅、磷化硅等。n型区域50N中的外延源极/漏极区域88可以称为“n型源极/漏极区域”。n型区域50N中的外延源极/漏极区域88可以具有从鳍52的相应表面凸起的表面并且可以具有小平面。
p型区域50P中的外延源极/漏极区域88可以通过掩蔽n型区域50N 来形成。然后，p型区域50P中的外延源极/漏极区域88外延生长在p型区域50P中的源极/漏极凹部86中。外延源极/漏极区域88可以包括适用于p 型器件的任何可接受的材料。例如，如果鳍52是硅，则p型区域50P中的外延源极/漏极区域88可以包括在沟道区58上施加压缩应变的材料，例如硅锗、硼掺杂的硅锗、锗、锗锡等。p型区域50P中的外延源极/漏极区域88可以称为“p型源极/漏极区域”。p型区域50P中的外延源极/漏极区域88可以具有从鳍52的相应表面凸起的表面并且可以具有小平面。
外延源极/漏极区域88和/或鳍52可以被注入杂质以形成源极/漏极区域，类似于先前描述的用于形成LDD区域的工艺，然后进行退火。源极/ 漏极区域可以具有在约1019cm-3到约1021cm-3范围内的杂质浓度。用于源极/漏极区域的n型和/或p型杂质可以是先前描述的任何杂质。在一些实施例中，外延源极/漏极区域88可以在生长期间被原位掺杂。在一些实施例中，外延源极/漏极区域88可以在形成源极/漏极接触件140之前被注入杂质(参见图22A-图22B)。
作为用于形成外延源极/漏极区域88的外延工艺的结果，外延源极/漏极区域的上表面具有横向向外扩展超过鳍52的侧壁的小平面。在一些实施例中，这些小平面导致相邻的外延源极/漏极区域88合并，如图7B所示。在其他实施例中，在外延工艺完成之后，相邻的外延源极/漏极区域88保持分隔开，如图7C所示。在所示实施例中，鳍间隔件84被形成为覆盖鳍 52的侧壁的延伸得高于STI区域56的一部分，从而阻止外延生长。在另一实施例中，用于形成栅极间隔件82的间隔件蚀刻被调整为不形成鳍间隔件84，从而允许外延源极/漏极区域88延伸到STI区域56的表面。
外延源极/漏极区域88可以包括一个或多个半导体材料层。例如，外延源极/漏极区域88可以各自包括内衬层88A、主层88B和修饰层88C (或更一般地，第一半导体材料层、第二半导体材料层和第三半导体材料层)。示例内衬层88A、主层88B和修饰层88C在图7A-图7B中为了说明性目的而示出。任何数量的半导体材料层可以用于外延源极/漏极区域 88。内衬层88A、主层88B和修饰层88C可以由不同的半导体材料形成并且可以掺杂至不同的杂质浓度。在一些实施例中，主层88B具有比修饰层 88C更高的杂质浓度，并且修饰层88C具有比内衬层88A更高的杂质浓度。在外延源极/漏极区域88包括三个半导体材料层的实施例中，内衬层88A 可以在源极/漏极凹部86中生长，主层88B可以在内衬层88A上生长，并且修饰层88C可以在主层88B上生长。形成具有比主层88B更低的杂质浓度的内衬层88A可以增加源极/漏极凹部86中的粘附性，并且形成具有比主层88B更低的杂质浓度的修饰层88C可以减少随后的工艺期间来自主层 88B的掺杂剂向外扩散。
在图8A-图8B中，第一层间电介质(ILD)94沉积在外延源极/漏极区域88、栅极间隔件82和掩模76(如果存在)或虚设栅极74之上。第一ILD 94可以由电介质材料形成，该电介质材料可以通过任何合适的方法沉积，例如CVD、PECVD、FCVD等。可接受的电介质材料可以包括磷硅酸盐玻璃(PSG)、硼硅酸盐玻璃(BSG)、硼掺杂的磷硅酸盐玻璃 (BPSG)、未掺杂的硅酸盐玻璃(USG)等。可以使用通过任何可接受的工艺形成的其他绝缘材料。
在一些实施例中，接触蚀刻停止层(CESL)92形成在第一ILD 94与外延源极/漏极区域88、栅极间隔件82和掩模76(如果存在)或虚设栅极 74之间。CESL 92可以由诸如氮化硅、氧化硅、氮氧化硅等的电介质材料形成，这些电介质材料对第一ILD 94的蚀刻具有高蚀刻选择性。CESL 92 可以通过任何合适的方法形成，例如CVD、ALD等。
在图9A-图9B中，执行去除工艺以使第一ILD 94的顶表面与掩模76 (如果存在)或虚设栅极74的顶表面齐平。在一些实施例中，可以使用平坦化工艺，例如化学机械抛光(CMP)、回蚀工艺、它们的组合等。平坦化工艺还可以去除虚设栅极74上的掩模76，以及栅极间隔件82的沿着掩模76的侧壁的部分。在平坦化工艺之后，第一ILD 94、CESL 92、栅极间隔件82、掩模76(如果存在)或虚设栅极74的顶表面是共平面的(在工艺变化内)。因此，掩模76(如果存在)或虚设栅极74的顶表面被暴露。在所示实施例中，掩模76保留，并且平坦化工艺使第一ILD 94的顶表面与掩模76的顶表面齐平。
在图10A-图10B中，掩模76(如果存在)和虚设栅极74在蚀刻工艺中被去除，从而形成凹部96。还可以去除位于凹部96中的虚设电介质72 的部分。在一些实施例中，仅去除虚设栅极74并且虚设电介质72保留并通过凹部96暴露。在一些实施例中，虚设电介质72在管芯的第一区域 (例如，核心逻辑区域)中从凹部96被去除并且在管芯的第二区域(例如，输入/输出区域)中保留在凹部96中。在一些实施例中，通过各向异性干法蚀刻工艺去除虚设栅极74。例如，蚀刻工艺可以包括使用(一种或多种)反应气体的干法蚀刻工艺，该反应气体以比第一ILD 94或栅极间隔体82更快的速率选择性地蚀刻虚设栅极74。在去除期间，虚设电介质72 可以在蚀刻虚设栅极74时用作蚀刻停止层。然后可以在去除虚设栅极74 之后可选地去除虚设电介质72。每个凹部96暴露和/或上覆于相应鳍52 的沟道区域58。
在图11A-图11B中，栅极电介质层102形成在凹部96中。栅极电极层104形成在栅极电介质层102上。栅极电介质层102和栅极电极层104 是用于替换栅极的层，并且各自沿着沟道区域58的侧壁并在沟道区域58 的顶表面之上延伸。
栅极电介质层102设置在鳍52的侧壁和/或顶表面上以及栅极间隔件 82的侧壁上。栅极电介质层102也可以形成在第一ILD 94和栅极间隔件 82的顶表面上。栅极电介质层102可以包括氧化物(例如氧化硅或金属氧化物)、硅酸盐(例如金属硅酸盐)、它们的组合、它们的多层等。栅极电介质层102可以包括高k电介质材料(例如，具有大于约7.0的k值的电介质材料)，例如铪、铝、锆、镧、锰、钡、钛、铅的金属氧化物或硅酸盐及其组合。栅极电介质层102的形成方法可以包括分子束沉积 (MBD)、ALD、PECVD等。在虚设电介质72的一些部分保留在凹部96中的实施例中，栅极电介质层102包括虚设电介质72的材料(例如，氧化硅)。尽管示出了单层栅极电介质层102，但是栅极电介质层102可以包括任何数量的界面层和任何数量的主层。例如，栅极电介质层102可以包括界面层和上覆的高k电介质层。
栅极电极层104可以包括含金属材料，例如氮化钛、氧化钛、氮化钽、碳化钽、钨、钴、钌、铝、它们的组合、它们的多层等。尽管示出了单层栅极电极层104，但是栅极电极层104可以包括任何数量的功函数调节层、任何数量的阻挡层、任何数量的胶合层和填充材料。
在n型区域50N和p型区域50P中形成栅极电介质层102可以同时发生，使得每个区域中的栅极电介质层102由相同的(一种或多种)材料形成，并且形成栅极电极层104可以同时出现，使得每个区域中的栅极电极层104由相同的(一种或多种)材料形成。在一些实施例中，每个区域中的栅极电介质层102可以通过不同的工艺形成，使得栅极电介质层102可以是不同的材料和/或具有不同数量的层，和/或每个区域中的栅极电极层 104可以通过不同的工艺形成，使得栅极电极层104可以是不同的材料和/ 或具有不同数量的层。当使用不同的工艺时，可以使用各种掩蔽步骤来掩蔽和暴露适当的区域。
在图12A-图12B中，执行去除工艺以去除栅极电介质层102和栅极电极层104的材料的多余部分(这些多余部分位于第一ILD 94、CESL 92和栅极间隔件82的顶表面之上)，从而形成栅极电介质112和栅极电极114。在一些实施例中，可以使用平坦化工艺，例如化学机械抛光(CMP)、回蚀工艺、它们的组合等。栅极电介质层102在被平坦化时具有一些部分留在凹部96中(从而形成栅极电介质层112)。栅极电极层104在被平坦化时具有一些部分留在凹部96中(从而形成栅极电极114)。栅极间隔件 82、CESL 92、第一ILD 94、栅极电介质112和栅极电极114的顶表面是共平面的(在工艺变化内)。栅极电介质112和栅极电极114形成所得 FinFET的替换栅极。相应的成对的栅极电介质112和栅极电极114可以统称为“栅极堆叠”或“栅极结构”。栅极结构各自沿着鳍52的沟道区域 58的顶表面、侧壁和底表面延伸。
在图13A-图13B中，栅极掩模116形成在栅极结构(包括栅极电介质112和栅极电极114)之上，可选地也形成在栅极间隔件82之上。栅极掩模116由一种或多种电介质材料形成，这些电介质材料具有对第一ILD 94的蚀刻的高蚀刻选择性。可接受的电介质材料可以包括氮化硅、碳氮化硅、氮氧化硅、碳氮氧化硅等，其可以通过诸如CVD、PECVD、ALD、 PEALD等共形沉积工艺形成。可以使用通过任何可接受的工艺形成的其他绝缘材料。
作为形成栅极掩模116的示例，可以使用任何可接受的蚀刻工艺使栅极结构(包括栅极电介质112和栅极电极114)以及可选的栅极间隔件82 凹陷。在所示实施例中，栅极间隔件82和栅极结构被凹陷到相同的深度。在另一实施例中，栅极结构被凹陷到比栅极间隔件82更大的深度。在又一实施例中，栅极结构被凹陷但栅极间隔件82没有被凹陷。然后(一种或多种)电介质材料共形地沉积在凹部中，并且还可以形成在第一ILD 94 的顶表面上。执行去除工艺以去除(一种或多种)电介质材料的多余部分 (这些多余部分位于第一ILD94的顶表面之上)，从而形成栅极掩模116。在一些实施例中，可以使用平坦化工艺，例如化学机械抛光(CMP)、回蚀工艺、它们的组合等。(一种或多种)电介质材料在被平坦化时具有一些部分留在凹部中(从而形成栅极掩模116)。栅极接触件随后将被形成为穿透栅极掩模116以接触栅极电极114的顶表面。
图14A至图22B示出了根据一些实施例的形成与外延源极/漏极区域 88电接触的源极/漏极接触件140(参见图22A-图22B)的中间步骤。在图14A-图14B中，形成贯通第一ILD94和CESL 92的接触开口122。作为形成接触开口122的示例，可以在第一ILD 94和栅极掩模116之上形成接触掩模124。接触掩模124被图案化有具有接触开口122的图案的槽开口126。接触掩模124可以是例如光致抗蚀剂，例如单层光致抗蚀剂、双层光致抗蚀剂、三层光致抗蚀剂等，可以使用可接受的光刻技术对其进行图案化以形成槽开口126。可以使用通过任何可接受的工艺形成的其他类型的掩模。槽开口126是平行于鳍52的纵向方向延伸的条带，上覆于第一ILD 94和栅极掩模116。然后可以使用接触掩模124作为蚀刻掩模并使用CESL 92作为蚀刻停止层来蚀刻第一ILD 94。蚀刻可以是任何可接受的蚀刻工艺，例如对第一ILD94的材料具有选择性的蚀刻工艺(例如，以比 CESL 92和栅极掩模116的(一种或多种)材料更快的速率选择性地蚀刻第一ILD 94的材料)。蚀刻工艺可以是各向异性的。第一ILD 94的未被接触掩模124覆盖的部分(例如，被槽开口126暴露)因此被蚀刻以形成接触开口122。然后通过任何可接受的蚀刻工艺使接触开口122延伸贯通 CESL 92以暴露外延源极/漏极区域88。
在一些实施例中，形成接触开口122的蚀刻工艺还可以使外延源极/漏极区域88的表面凹陷。在一些实施例中，外延源极/漏极区域88可以从顶表面凹陷在约0.1nm至约10nm的范围内的深度D1。其他深度也是可能的。在其他实施例中，蚀刻工艺不会显著蚀刻外延源极/漏极区域88。在形成接触开口122之后，外延源极/漏极区域88的暴露表面可以是凹的、平坦的、凸的或它们的组合。接触开口122的底表面(例如，外延源极/漏极区域88的暴露表面)可以高于、低于鳍52的顶表面，或大约与鳍52的顶表面齐平。在蚀刻工艺之后，去除接触掩模124，例如通过任何可接受的灰化工艺。
根据用于形成接触开口122的蚀刻工艺的选择性，可能出现CESL 92 和/或栅极掩模116的一些损失。参考图14A的截面，接触开口122可以具有漏斗形状，其中接触开口122的上部具有弯曲的侧壁(例如，渐缩侧壁)，并且接触开口122的下部具有基本上笔直的侧壁(例如，非渐缩侧壁)。CESL 92和/或栅极掩模116的尺寸可以减小。具体地，栅极掩模 116和CESL 92的上部可以具有减小的宽度，使得栅极掩模116和/或 CESL 92的上部具有弯曲的侧壁，并且栅极掩模116和/或CESL 92的下部具有基本笔直的侧壁。此外，栅极掩模116和/或CESL 92可以具有减小的高度。在一些情况下，CESL 92的顶表面可以凹陷得低于栅极掩模116的顶表面，从而暴露栅极掩模116的弯曲侧壁。在一些实施例中，可以执行一个或多个额外的蚀刻工艺以扩大或加宽接触开口122的底部区域。在一些情况下，加宽接触开口122的底部区域可以形成相应更大的下部导电区域137，下面将针对图17A-图17B进行更详细地描述。
在形成接触开口122之后，可以用杂质注入外延源极/漏极区域88，随后可以进行退火。注入可以在外延源极/漏极区域88中形成高掺杂区域 (未单独示出)，这些区域靠近由接触开口122暴露的表面。因此，随后形成在接触开口122中的源极/漏极接触件140(参见图22A-图23B)可以接触外延源极/漏极区域88的这些高掺杂区域。以这种方式形成接触外延源极/漏极区域88的具有较高杂质浓度的部分的源极/漏极接触件140可以降低器件的接触电阻，并且提高器件性能。可以用适当的n型和/或p型杂质注入外延源极/漏极区域88，这些杂质可以是先前描述的任何杂质。在具有不同器件类型的实施例中，用于n型区域50N和p型区域50P的不同注入步骤可以使用诸如光致抗蚀剂之类的掩模(未单独示出)来实现，类似于先前描述的用于形成LDD区域的工艺。在其他实施例中，可以不对n 型区域50N、p型区域50P或这两者执行注入。
在图15A-图15B中，金属-半导体合金区域134形成在接触开口122 中并且在外延源极/漏极区域88的被接触开口122暴露的部分上。金属-半导体合金区域134可以是：由金属硅化物(例如，硅化钛、硅化钴、硅化镍等)形成的硅化物区域、由金属锗化物(例如，锗化钛、锗化钴、锗化镍等)形成的锗化物区域、由金属硅化物和金属锗化物两者形成的硅锗化物区域等。在一些实施例中，金属-半导体合金区域134可以通过沉积金属 132并且然后执行热退火工艺来形成。金属132可以共形地沉积在栅极掩模116、CESL 92和第一ILD 94上以及接触开口122内(例如，在外延源极/漏极区域88上)。在一些实施例中，在沉积金属132之前执行清洁工艺。清洁工艺可以去除原生氧化物并且可以包括干法清洁工艺和/或湿法清洁工艺。
参考图15C，根据一些实施例，可以在金属-半导体合金区域134上形成可选的氮化物层133。例如，可以通过在金属132上沉积金属氮化物 (例如，TiN等)层并且然后执行热退火工艺来形成氮化物层133。其他技术是可能的。氮化物层133可以包括金属氮化物材料和/或金属硅氮化物材料，例如TiSiN等。其他材料是可能的。
金属132可以是能够与外延源极/漏极区域88的半导体材料(例如，硅、硅-锗、锗等)反应以形成低电阻金属-半导体合金的任何金属，例如镍、钴、钛、钽、铂、钨、其他贵金属、其他难熔金属、稀土金属或它们的合金。可以通过诸如ALD、CVD、PVD等的沉积工艺来沉积金属132。金属氮化物层可以是氮化钛层等，并且可以使用ALD、CVD等形成。在其他实施例中，可以通过氮化金属132的顶部而不使金属132的底部氮化来形成金属氮化物层。
在热退火工艺期间，金属132可以与外延源极/漏极区域88反应以形成金属-半导体合金区域134。在执行热退火工艺之后，金属132(和金属氮化物层，如果存在的话)的在外延源极/漏极区域88上的反应部分在外延源极/漏极区域88上形成金属-半导体合金区域134。在一些实施例中，金属132(和金属氮化物层，如果存在的话)的未反应部分可以保留在栅极掩模116、CESL 92和第一ILD 94的表面上。在一些实施例中，金属 132(和金属氮化物层，如果存在的话)的未反应部分可能保留在金属-半导体合金区域134的表面上。在一些实施例中，外延源极/漏极区域88上的金属-半导体合金区域134可以具有在约4nm至约8nm的范围内的厚度，但其他厚度是可能的。在沉积金属氮化物层的实施例中，金属-半导体合金区域134的上部可以包括氮。例如，上部可以包括TiSiN等，但其他材料也是可能的。在一些实施例中，含氮上部的厚度可以在约
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的范围内，但其他厚度也是可能的。在一些实施例中，金属-半导体合金区域134可以延伸得低于鳍52的顶表面一深度D2，该深度D2在约8nm至约14nm的范围内，但其他深度也是可能的。
根据一些实施例，在图16A-图16B中，导电材料136沉积在金属层 132和金属-半导体合金区域134上。导电材料136可以共形地沉积并且可以在栅极掩模116、CESL 92和第一ILD 94的上表面之上延伸；在CESL 92和第一ILD 94的在接触开口122内的侧壁之上延伸；以及在接触开口 122内的金属-半导体合金区域134之上延伸。导电材料136可以是铜、铜合金、银、金、钨、钴、铝、镍、钌、钼等或它们的组合。可以通过诸如 PVD、CVD、ALD等的沉积工艺来沉积导电材料136。在一些情况下，沉积在相对水平的表面上(例如，在栅极掩模116或第一ILD 94的顶表面之上)的导电材料136可以比沉积在相对竖直的表面上(例如，在CESL 92或第一ILD 94的侧壁之上)的导电材料136更厚。在一些实施例中，金属 -半导体合金区域134上的第一导电材料136可以具有在约3nm至约6nm 的范围内的厚度，但是其他厚度也是可能的。在一些情况下，在金属-半导体合金区域134之上沉积第一导电材料136在随后的工艺步骤期间保护金属-半导体合金区域134。
根据一些实施例，在图17A-图17B中，执行蚀刻工艺以从接触开口 122的侧壁去除导电材料136和金属132。在一些实施例中，蚀刻工艺可以包括湿法蚀刻工艺。湿法蚀刻工艺可以包括蚀刻剂，例如H2SO4、HCl、 NH4OH、H2O2、DIO3等或其组合。其他蚀刻剂或蚀刻工艺是可能的。在一些实施例中，湿法蚀刻工艺可以包括定时蚀刻。湿法蚀刻工艺可以执行约10秒至约150秒之间，但其他蚀刻持续时间也是可能的。例如，该结构可以暴露于蚀刻剂，直到在竖直表面上(例如，在接触开口122的侧壁上)的相对薄的导电材料136和金属132被去除之后，但在顶表面上(例如，在栅极掩模116和/或第一ILD 94上)的相对厚的导电材料136和金属132被去除之前停止。在执行蚀刻工艺之后，可以暴露接触开口122内的CESL 92的侧壁和/或第一ILD 94的侧壁。在一些情况下，通过从接触开口122内的侧壁去除导电材料136和金属132但留下导电材料136和金属132的保留在上表面上的部分，可以减少蚀刻时间的持续时间。在一些情况下，以这种方式减少蚀刻时间可以减少暴露金属-半导体合金区域134的机会。在一些情况下，减少蚀刻时间还可以减少蚀刻剂损坏或氧化接触开口122内的导电材料136或金属-半导体合金区域134的机会。
如图17A-图17B所示，蚀刻工艺留下导电材料136的上部导电区域 135和导电材料136的下部导电区域137。上部导电区域135可以在栅极掩模116、第一ILD 94和/或CESL 92的上表面之上延伸。在一些情况下，上部导电区域135可以在栅极掩模116的弯曲侧壁和/或CESL 92的弯曲顶表面之上延伸。上部导电区域135可以覆盖金属132的剩余部分。下部导电区域137可以填充接触开口122的底部部分并且可以覆盖金属-半导体合金区域134。在一些情况下，金属132和/或金属-半导体合金区域134的剩余部分可以在下部导电区域137的侧壁和接触开口122的侧壁(例如， CESL 92或第一ILD 94的侧壁)之间延伸。在一些实施例中，下部导电区域137可以具有在约3nm至约9nm的范围内的厚度，但其他厚度也是可能的。在一些情况下，在金属-半导体合金区域134之上留下下部导电区域 137可以在随后的工艺步骤期间保护金属-半导体合金区域134。
根据一些实施例，在图18A-图18B中，隔离材料138共形地沉积在接触开口122内和上部导电区域135之上。在一些实施例中，沉积在接触开口122内的隔离材料138可以在CESL92的侧壁上、在第一ILD 94的侧壁上以及在下部导电区域137上延伸。由于金属132先前已经从接触开口 122的侧壁被去除，因此隔离材料138可以实体地接触CESL 92或第一 ILD94的侧壁表面。在一些情况下，隔离材料138也可以在金属132的暴露表面上延伸。
隔离材料138可以由一种或多种电介质材料形成，这些电介质材料对导电材料136的蚀刻具有高蚀刻选择性。可接受的电介质材料可以包括氮化硅、碳氮化硅、氮氧化硅、碳氮氧化硅等，其可以通过诸如CVD、 PECVD、ALD、PEALD等的共形沉积工艺形成。在一些实施例中，隔离材料138由与CESL 92相同的材料形成。可以使用通过任何可接受的工艺形成的其他电介质材料。在一些实施例中，隔离材料138使用ALD由氮化硅形成。在一些实施例中，隔离材料138可以被形成为具有在约
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的范围内的厚度。其他厚度也是可能的。
根据一些实施例，在图19A-图19B中，使接触开口122延伸贯通隔离材料138以暴露下部导电区域137。可以使用任何可接受的蚀刻工艺来延伸接触开口122，例如对隔离材料138的材料具有选择性的蚀刻工艺(例如，以比导电材料136更快的速率选择性地蚀刻隔离材料138)。蚀刻工艺可以包括干法蚀刻工艺，并且可以是各向异性的。例如，蚀刻工艺可以是干法蚀刻工艺，包括蚀刻剂，例如NH3、NF3、C4F6、C4F8、CH3F等或其组合。在一些实施例中，蚀刻工艺包括约100℃至约120℃范围内的温度、约3托至约10托范围内的压力或约10秒至约100秒范围内的时间。
其他蚀刻剂或蚀刻参数是可能的。在一些实施例中，可以在执行蚀刻工艺之后执行一个或多个清洁工艺。清洁工艺可以包括干法工艺(例如，灰化工艺)和/或湿法化学工艺。
在一些实施例中，在蚀刻工艺期间在结构的表面上形成聚合物层(未示出)。聚合物层可以包括例如CxFy聚合物等，或其他聚合物或类聚合物材料。聚合物层的成分可以取决于蚀刻工艺中使用的蚀刻剂。在一些实施例中，很少或没有聚合物层形成在接触开口122内的表面上，例如接触开口122底部处或附近的表面。在一些实施例中，被聚合物层覆盖的表面至少部分地被保护以免受在蚀刻工艺期间的蚀刻剂的影响，并且因此未被聚合物层覆盖的表面可能比被覆盖的表面被蚀刻得更多。这在图19A-图19B 中示出，其中在接触开口122底部处的隔离材料138上很少或没有形成聚合物层，因此蚀刻工艺去除了接触开口122底部处的隔离材料138。被聚合物层覆盖的隔离材料138在蚀刻工艺之后留下。在一些情况下，被聚合物层覆盖的隔离材料138的一些部分可以通过蚀刻工艺去除，例如在聚合物层不足够厚以针对蚀刻提供保护的区域中。
在一些实施例中，在执行蚀刻工艺之后，下部导电区域137的部分被暴露，但上部导电区域135和接触开口122的侧壁仍然被隔离材料138覆盖。在一些实施例中，在执行蚀刻工艺之后，隔离材料138可以部分地在下部导电区域137的顶表面之上延伸。例如，如图19A-图19B所示，下部导电区域137的靠近接触开口122的侧壁的部分在执行蚀刻工艺之后仍然被隔离材料138覆盖。以这种方式，下部导电区域137可以暴露，而隔离材料138覆盖接触开口122之外或接触开口122的侧壁上的所有其他金属材料(例如，金属132、导电材料136或其残余物)。在一些实施例中，在执行蚀刻工艺之后，下部导电区域137的厚度可以在约3nm至约9nm 的范围内。在一些实施例中，在执行蚀刻工艺之后，下部导电区域137和下面的金属-半导体合金区域134的总厚度T1可以在约7nm至约16nm的范围内。其他厚度也是可能的。
值得注意的是，在形成金属-半导体合金区域134和下部导电区域137 之后对隔离材料138进行沉积和蚀刻。以这种方式，下部导电区域137可以保护金属-半导体合金区域134和外延源极/漏极区域88以免在蚀刻隔离材料138期间也被蚀刻。如先前针对图7A-图7B和图14A-图14B所述的，外延源极/漏极区域88的上部区域可以被高度掺杂以降低接触电阻。因此，蚀刻外延源极/漏极区域88可以去除这些高度掺杂上部区域的部分，这可以增加接触电阻。因此，在形成金属-半导体合金区域134和下部导电区域 137之后沉积和蚀刻隔离材料138可以允许很少或不蚀刻外延源极/漏极区域88，这可以提高接触电阻和/或随后形成的源极/漏极接触件140的可靠性(参见图22A-图23B)。
根据一些实施例，在图20A-图20B中，导电材料139沉积在接触开口122中的下部导电区域137上。导电材料139可以类似于先前针对图16A- 图16B描述的导电材料136。例如，导电材料139可以是铜、铜合金、银、金、钨(例如，无氟钨(FFW))、钴、铝、镍、钌、钼等或它们的组合。在一些实施例中，导电材料139可以是与导电材料136相同的材料。例如，在一些实施例中，导电材料136和导电材料139两者都可以是钨，但其他材料也是可能的。在其他实施例中，导电材料136和导电材料139可以包括不同的材料。在一些实施例中，导电材料139可以沉积在下部导电区域 137上至在约5nm至约20nm范围内的厚度，但其他厚度也是可能的。
可以通过诸如PVD、CVD、ALD等的沉积工艺来沉积导电材料139。在一些实施例中，可以使用选择性沉积工艺来沉积导电材料139，该选择性沉积工艺选择性地将导电材料139沉积在下部导电区域137的导电材料 136上并且在隔离材料138上沉积很少或不沉积导电材料139。在这种情况下，使用选择性沉积工艺可以减少将导电材料139沉积在不需要的区域中(例如沉积在接触开口122外部的表面上)的机会。值得注意的是，在沉积金属132和导电材料136之后沉积隔离材料138允许隔离材料138覆盖接触开口122外部或接触开口122的侧壁上的金属材料(例如，金属 132、导电材料136或其残余物)。以这种方式覆盖金属材料可以减少选择性沉积的导电材料139沉积在不需要的表面上的机会。例如，如果接触开口122的侧壁上的金属残留物被暴露，则一些不需要的导电材料139可能被选择性地沉积在该金属残留物上，这会导致空隙、缺陷、填充不完全、材料质量较差、电阻增加或其他问题。通过用隔离材料138覆盖接触开口 122外部或接触开口122的侧壁上的金属材料，可以保持选择性并且可以降低导电材料139沉积在不需要的区域中的机会。作为示例，在一些实施例中，导电材料139可以是使用选择性CVD工艺沉积的无氟钨(FFW)。在一些实施例中，选择性CVD工艺可以使用前驱物，例如WCl5、WF6、 WCO6等或其组合。在一些实施例中，选择性CVD工艺可以使用约400℃至约500℃范围内的温度、约20托至约30托范围内的压力或约100秒至约300秒范围内的时间。其他前驱物或沉积工艺是可能的。
根据一些实施例，在图21A-21B中，附加的导电材料139被沉积以至少部分地填充接触开口122的剩余区域。附加的导电材料139可以沉积在图20A-图20B所示的先前沉积的导电材料139上。附加的导电材料139可以使用与用于图20A-图20B所示的先前沉积的导电材料139相同的沉积工艺来沉积，或者可以使用不同的沉积工艺来沉积。例如，可以通过诸如 PVD、CVD(包括选择性CVD)、ALD等的沉积工艺来沉积附加的导电材料139。在一些实施例中，图20A-图20B中所示的导电材料139和图 21A-图21B中所示的导电材料139在相同的连续沉积步骤中沉积。在沉积附加的导电材料139之后，导电材料139的顶表面可以低于、高于隔离材料138的顶表面或大约与隔离材料138的顶表面齐平。
根据一些实施例，在图22A-图22B中，执行去除工艺以去除隔离材料138、导电材料139、上部导电区域135和金属132的多余部分，从而形成源极/漏极接触件140和接触间隔件142。在一些实施例中，去除工艺包括平坦化工艺，例如化学机械抛光(CMP)、回蚀工艺、它们的组合等。去除工艺可以去除隔离材料138、导电材料139、上部导电区域135和/或金属132的在栅极掩模116、CESL 92和/或第一ILD 94的顶表面之上的部分。以这种方式，去除工艺可以暴露栅极掩模116。在一些实施例中，去除工艺去除栅极掩模116、CESL 92和/或第一ILD 94的部分。图22C示出了与图22A中所示的实施例类似的实施例，除了在金属-半导体合金区域134上形成氮化物层133(参见图15C)之外。
在去除工艺之后，剩余的导电材料139和下面的下部导电区域137形成源极/漏极接触件140。以这种方式，源极/漏极接触件140可以包括由剩余的导电材料139形成的上部接触区域141和由下部导电区域137形成的下部接触区域143。在一些实施例中，源极/漏极接触件140可以具有在约 35nm到约50nm范围内的高度，并且相邻的源极/漏极接触件140可以分隔开在约10nm至约20nm范围内的距离。其他高度或间隔距离也是可能的。在一些实施例中，上部接触区域141可以具有在约20nm到约30nm 范围内的高度H1，并且下部接触区域143可以具有在约2.5nm到约5nm 范围内的高度H2。在一些实施例中，H1:H2的比例可以在约4:1到约12:1 之间。在一些实施例中，源极/漏极接触件140的高度H1在其总高度(例如，等于H1+H2的高度)的约70％到约90％之间。
在一些实施例中，上部接触区域141具有的宽度W1可以小于下部接触区域143的宽度W2。可能由于在上部接触区域141的侧壁上形成接触间隔件142(如下所述)而使得上部接触区域141的宽度W1小于下部接触区域143的宽度W2。在一些情况下，形成具有较大宽度的下部接触区域143可以增加源极/漏极接触件140的接触面积并降低接触电阻。在一些情况下，宽度W1和W2之间的差异可以使源极/漏极接触件140具有“倒置蘑菇”形状，如图22A-图22B所示。图22D示出了图22A的截面视图的简化图示，其中强调了源极/漏极接触件140，突出了“倒置蘑菇”形状。上部接触区域141或下部接触区域143各自可以具有基本上竖直的侧壁或成斜角的侧壁。在一些实施例中，上部接触区域141可以具有在约8nm 到约11nm范围内的宽度W1，并且下部接触区域143可以具有在约12 nm到约16nm范围内的宽度W2。在一些实施例中，下部接触区域143可以从上部接触区域141突出距离D3，该距离D3在约0.5nm至约2.5nm 的范围内。在一些实施例中，W1:W2的比例可以在约1:1到约2:1之间。其他宽度、距离或比例是可能的。在一些实施例中，上部接触区域141的靠近下部接触区域143的地方相对于水平的角度A1可以在约40°至约105°的范围内，但其他角度也是可能的。
在去除工艺之后，隔离材料138的剩余部分形成接触间隔件142。接触间隔件142围绕源极/漏极接触件140的上部接触区域141。在一些情况下，接触间隔件142可以减少源极/漏极接触件140和栅极电极114之间的泄漏的机会或严重性。接触间隔件142可以在源极/漏极接触件140的位于下部导电区域137和源极/漏极接触件140的顶表面之间的侧壁上延伸，并且接触间隔件142可以在源极/漏极接触件140的下部导电区域137的顶表面上延伸。接触间隔件142可以在栅极掩模116、CESL 92和/或第一ILD 94的表面上实体地延伸。在一些实施例中，接触间隔件142通过CESL 92 与栅极掩模116的侧壁实体地分隔开。在一些实施例中，接触间隔件142 的侧壁不含金属132，尽管在一些情况下接触间隔件142的底表面可以实体地接触金属132的部分。以这种方式，接触间隔件142可以将上部接触区域141与栅极掩模116、CESL 92和/或第一ILD 94分隔开。在一些实施例中，接触间隔件142可以具有在约0.4nm至约3.5nm范围内的厚度T2。接触间隔件142的厚度T2可以是基本均匀的或者可以在接触间隔件142 的顶部和底部之间改变。例如，在一些实施例中，接触间隔件142可以在接触间隔件142的顶部附近具有厚度T2，该厚度T2大于接触间隔件142 底部附近的厚度T2。接触间隔件142的顶部附近的厚度T2可以比接触间隔件142的底部附近的厚度T2大约0.5nm到约2nm之间。在一些情况下。其他厚度或厚度变化是可能的。
在去除工艺之后，栅极掩模116、第一ILD 94、接触间隔件142和源极/漏极接触件140的顶表面可以是共平面的(在工艺变化内)。在一些实施例中，去除工艺暴露了CESL 92的顶表面，该顶表面也可以与其他顶表面共平面。在一些实施例中，降低栅极掩模116的高度，直到栅极掩模 116和CESL 92的顶表面共平面(在工艺变化内)，使得接触间隔件142 与栅极掩模116的侧壁通过CESL 92实体地分隔开。
在一些实施例中，在去除工艺之后，导电材料136和/或金属132的部分可以保留在栅极掩模116和/或CESL 92上。图23A-图23B示出了示例实施例，其中导电材料136的剩余部分136’和金属132的剩余部分132’在去除工艺之后存在。在一些情况下，剩余部分132’和/或136’可以位于接触间隔件142和栅极掩模116之间和/或接触间隔件142和CESL 92之间。在一些实施例中，接触间隔件142通过剩余部分132’和/或136’与栅极掩模 116的侧壁实体地分隔开。剩余部分132’和136’可以来自先前沉积在栅极掩模116或CESL 92的上部上(例如在栅极掩模116或CESL 92的弯曲侧壁或弯曲顶表面上)的导电材料136或金属132。在一些情况下，导电材料136的剩余部分136’可以具有在约0.5nm到约2nm范围内的宽度或在约0.5nm到约4nm范围内的高度，尽管剩余部分136’具有其他尺寸或形状是可能的。在一些情况下，剩余部分132’或136’可以具有与栅极掩模 116、接触间隔件142和/或源极/漏极接触件140共平面的顶表面。
在图24A-图24B中，第二ILD 154沉积在第一ILD 94、栅极掩模116、源极/漏极接触件140和接触间隔件142之上。在一些实施例中，第二ILD 154是通过可流动CVD方法形成的可流动膜。在一些实施例中，第二ILD 154由诸如PSG、BSG、BPSG、USG等的电介质材料形成，该电介质材料可以通过诸如CVD、PECVD等的任何合适的方法来沉积。在一些实施例中，蚀刻停止层(ESL)152形成在第二ILD 154与第一ILD 94、栅极掩模116、源极/漏极接触件140和接触间隔件142之间。ESL 152可以包括电介质材料，例如氮化硅、氧化硅、氧氮化硅等，该电介质材料具有对第二ILD 154的蚀刻的高蚀刻选择性。
在图25A-图25B中，源极/漏极接触件162和栅极接触件164被形成为分别接触源极/漏极接触件140和栅极电极114。源极/漏极接触件162实体地并电气地耦合到源极/漏极接触件140。栅极接触件164实体地并电气地耦合到栅极电极114。在一些实施例中，一个或多个源极/漏极接触件 162和一个或多个栅极接触件164可以一起形成为连续导电特征(未示出)。
作为形成源极/漏极接触件162和栅极接触件164的示例，形成贯通第二ILD 154和ESL 152的开口。可以使用可接受的光刻和蚀刻技术来形成此开口。诸如扩散阻挡层、粘合层等的内衬(未单独示出)和导电材料形成在开口中。内衬可以包括钛、氮化钛、钽、氮化钽等。导电材料可以是铜、铜合金、银、金、钨、钴、铝、镍等。在一些实施例中，该导电材料与源极/漏极接触件140的导电材料139相同，这可以降低界面电阻。可以执行诸如CMP之类的平坦化工艺以从第二ILD 154的顶表面去除多余的材料。剩余的内衬和导电材料在开口中形成源极/漏极接触件162和栅极接触件164。源极/漏极接触件162和栅极接触件164可以在不同的工艺中形成，或者可以在相同的工艺中形成。尽管被显示为形成在相同的截面中，但是应该理解，源极/漏极接触件162和栅极接触件164中的每一者可以形成在不同的截面中，这可以避免接触件的短路。
图26A至图35B示出了根据一些实施例的形成与外延源极/漏极区域 88电接触的源极/漏极接触件240(参见图35A-35B)的中间步骤。图 26A-图35B的工艺中描述的用于形成源极/漏极接触件240的一些材料、特征或步骤类似于图2-图22B的工艺中描述的用于形成源极/漏极接触件 140的材料、特征或步骤。因此，类似材料、特征或步骤的一些细节可能不再重复。例如，针对图26A-图26B描述的步骤可以在类似于图16A-图 16B中所示的结构上执行，该结构可以使用类似于针对图2-图16B描述的那些技术的技术形成。因此，图26A-图26B之前的一些步骤可以与先前针对图2-图16B描述的那些步骤相似并且不再重复。图26A、图27A、图 28A、图29A、图30A、图31A、图32A、图33A、图34A和图35A是沿着与图1中的参考截面A-A’相似的截面示出的截面图。图26B、图27B、图28B、图29B、图30B、图31B、图32B、图33B、图34B和图35B是沿着与图1中的参考截面B-B’相似的截面示出的截面图。
图26A-图35B的用于形成源极/漏极接触件240的工艺具有一些与图 2-图22B的用于形成源极/漏极接触件140的工艺相似的优点。例如，通过在形成金属-半导体合金区域134并在接触开口122中沉积导电材料136 (参见图16A-图16B)之后沉积隔离材料138(参见图32A-图32B)，可以在蚀刻隔离材料138(参见图33A-图33B)期间避免对外延源极/漏极区域88或金属-半导体合金区域134的蚀刻。此外，隔离材料138可以沉积为均厚层，该均厚层覆盖接触开口122外部和接触开口122的侧壁上的所有金属材料，从而后续的选择性沉积工艺(参见图34A-图34B)不太可能在不需要的区域沉积导电材料。
图26A-图26B示出了根据一些实施例的在类似于图16A-图16B中所示结构的结构之上沉积光致抗蚀剂210。光致抗蚀剂210可以填充接触开口122(参见图16A-图16B)并覆盖导电材料136。在一些实施例中，光致抗蚀剂210可以包括沉积在管芯之上的多层光致抗蚀剂结构的一层或多层。例如，在一些情况下，光致抗蚀剂210可以是底部抗反射涂层(BARC)。
根据一些实施例，在图27A-图27B中，光致抗蚀剂210被部分地凹陷的。可以使用例如湿法化学工艺等使光致抗蚀剂210部分地凹陷。在一些实施例中，使光致抗蚀剂210凹陷将暴露覆盖栅极掩模116、第一ILD 94 和/或CESL 92的上部的导电材料136。在使光致抗蚀剂210凹陷之后，接触开口122的下部内的导电材料136仍然被光致抗蚀剂210覆盖。
在图28A-图28B中，根据一些实施例，执行蚀刻工艺以去除导电材料136和金属132的多余部分。蚀刻工艺可以包括例如湿法蚀刻工艺，该湿法蚀刻工艺可以类似于先前针对图17A-图17B描述的湿法蚀刻工艺。在一些情况下，光致抗蚀剂210可以保护导电材料136的覆盖部分免受蚀刻工艺的影响。以这种方式，蚀刻工艺可以去除导电材料136和金属132 的未被光致抗蚀剂210覆盖的部分。蚀刻工艺可以暴露栅极掩模116、第一ILD 94和/或CESL92的表面。图28A-图28B示出导电材料136和金属 132的剩余部分具有与光致抗蚀剂210的顶表面大致齐平的顶表面，但在其他情况下，下部导电材料136和/或金属132的顶表面可以高于或低于光致抗蚀剂210的顶表面。
在图29A-图29B中，可以使用合适的工艺(例如灰化工艺)去除光致抗蚀剂210。在一些情况下，可以在去除光致抗蚀剂210之后执行清洁工艺。在去除光致抗蚀剂210之后，金属132和导电材料136可以部分地或完全地覆盖接触开口122的侧壁。
根据一些实施例，在图30A-图30B中，执行蚀刻工艺以从接触开口 122的侧壁去除导电材料136和金属132。在一些实施例中，蚀刻工艺可以包括湿法蚀刻工艺。湿法蚀刻工艺可以类似于针对图17A-图17B描述的工艺。在执行蚀刻工艺之后，导电材料136的下部导电区域245保留在接触开口122中。下部导电区域245可以基本上覆盖金属-半导体合金区域134和外延源极/漏极区域88。
根据一些实施例，在图31A-图31B中，导电材料沉积在接触开口122 中的下部导电区域245上，形成中间导电区域243。该导电材料可以类似于先前针对图20A-图20B描述的导电材料139，并且可以使用类似的技术来沉积。例如，该导电材料可以是使用选择性CVD工艺沉积的无氟钨 (FFW)。其他材料或沉积技术是可能的。在一些情况下，在形成中间导电区域243之后，接触开口122的侧壁、栅极掩模116的上部和/或第一 ILD 94的上部可以不含导电材料。由于金属132先前已经从接触开口122 的侧壁被去除，因此中间导电区域243的导电材料可以实体地接触CESL 92和/或第一ILD 94的侧壁表面。
根据一些实施例，在图32-图32B中，隔离材料138共形地沉积在接触开口122内和中间导电区域243之上。隔离材料138可以类似于先前针对图18A-图18B描述的隔离材料138，并且可以使用类似的技术来形成。在一些实施例中，沉积在接触开口122内的隔离材料138也可以在CESL 92的侧壁和第一ILD 94的侧壁上延伸。由于金属132先前已经从接触开口122的侧壁被去除，因此隔离材料138可以实体地接触CESL 92和/或第一ILD 94的侧壁表面。
在图33A-图33B中，执行蚀刻工艺以使接触开口122延伸贯通隔离材料138以暴露中间导电区域243。蚀刻工艺可以类似于先前针对图19A-图 19B描述的蚀刻工艺。在执行蚀刻工艺之后，中间导电区域243的一些部分被暴露，但接触开口122的侧壁仍然被隔离材料138覆盖，并且栅极掩模116、CESL 92和第一ILD 94的上部仍然被隔离材料138覆盖。通过在沉积隔离材料138之前形成中间导电区域243和下部导电区域245，可以在对隔离材料138的蚀刻期间避免对外延源极/漏极区域88或金属-半导体合金区域134的蚀刻。
根据一些实施例，在图34A-图34B中，附加的导电材料214被沉积以至少部分地填充接触开口122的剩余区域。附加的导电材料214可以沉积在先前沉积的中间导电区域243的导电材料上。附加的导电材料214可以使用与用于先前沉积的中间导电区域243的导电材料的沉积工艺相同的沉积工艺来沉积，或者可以使用不同的沉积工艺来沉积。附加的导电材料 214可以类似于针对图21A-图21B描述的附加的导电材料139，并且可以使用类似的技术来沉积。
根据一些实施例，在图35A-图35B中，执行去除工艺以去除隔离材料138和导电材料214的多余部分，从而形成源极/漏极接触件240和接触间隔件242。在一些实施例中，去除工艺包括平坦化工艺，例如化学机械抛光(CMP)、回蚀工艺、它们的组合等。去除工艺可以类似于先前针对图22A-图22B描述的去除工艺。去除工艺可以暴露栅极掩模116、CESL 92和/或第一ILD 94。在一些实施例中，去除工艺去除栅极掩模116、 CESL 92和/或第一ILD 94的一些部分。
在去除工艺之后，剩余的导电材料214在中间导电区域243上形成上部导电区域241。上部导电区域241、中间导电区域243和下面的下部导电区域245形成源极/漏极接触件240。在一些实施例中，下部导电区域 245的侧壁至少部分地被金属132覆盖。在一些实施例中，中间导电区域 243的侧壁不含金属132，并且可以实体地接触CESL 92和第一ILD 94。在一些实施例中，上部导电区域241不含金属132并且通过接触间隔件 242与CESL 92和第一ILD 94分隔开(见下文)。在一些实施例中，上部导电区域241可以具有在约10nm到约20nm范围内的高度H3，中间导电区域243可以具有在约5nm到约15nm范围内的高度H4，并且下部导电区域245可以具有在约3nm到约6nm范围内的高度H5。其他高度也是可能的。
在一些实施例中，上部导电区域241具有的宽度可以小于中间导电区域243的宽度和/或下部导电区域245的宽度。在一些情况下，上部导电区域241、中间导电区域243和下部导电区域245的宽度之间的差异可以使源极/漏极接触件240具有“倒置蘑菇”形状，如图35A-图35B所示。在一些实施例中，中间导电区域243可以从上部导电区域241突出距离D4，该距离D4在约0.5nm至约2.5nm的范围内。其他宽度或距离也是可能的。在一些实施例中，上部导电区域241的靠近中间导电区域243的地方可以相对于水平具有在约40°至约105°的范围内的角度A2，但其他角度也是可能的。
在去除工艺之后，隔离材料138的剩余部分形成接触间隔件242。接触间隔件242围绕源极/漏极接触件240的上部导电区域241。接触间隔件 242可以实体地在栅极掩模116、CESL 92和/或第一ILD 94的表面上延伸。在一些实施例中，接触间隔件242通过CESL 92与栅极掩模116的侧壁实体地分隔开。在一些实施例中，接触间隔件242不含金属132。以这种方式，接触间隔件242可以将上部导电区域241与栅极掩模116、CESL 92 和/或第一ILD 94分隔开。在去除工艺之后，栅极掩模116、第一ILD 94、接触间隔件242和源极/漏极接触件240的顶表面可以是共平面的(在工艺变化内)。在一些实施例中，去除工艺暴露了CESL 92的顶表面，该顶表面也可以与其他顶表面共平面。在一些实施例中，栅极掩模116的高度被降低，直到栅极掩模116和CESL 92的顶表面共平面(在工艺变化内)，使得接触间隔件142通过CESL 92与栅极掩模的侧壁实体地分隔开116。
所公开的FinFET实施例还可以应用于纳米结构器件，例如纳米结构 (例如，纳米片、纳米线、全环绕栅极结构等)场效应晶体管(NSFET)。在一个NSFET实施例中，鳍被纳米结构替代，纳米结构通过图案化沟道层和牺牲层的交替层的堆叠而形成。以类似于上述实施例的方式形成虚设栅极结构和源极/漏极区域。在去除虚设栅极结构之后，可以部分地或完全地去除沟道区域中的牺牲层。替换栅极结构以与上述实施例类似的方式形成，替换栅极结构可以部分地或完全地填充去除牺牲层而留下的开口，并且替换栅极结构可以部分地或完全地围绕NSFET器件的沟道区域中的沟道层。ILD和与替换栅极结构和源极/漏极区域相接触的接触件可以以与上述实施例类似的方式形成。可以如美国专利申请公开No.2016/0365414中所公开的那样形成纳米结构器件，该美国专利申请公开以全文引用的方式并入本文。
作为示例，图36A、图36B和图36C示出了根据一些实施例的 NSFET器件的截面图。图36A示出了沿着与图1中的参考截面A-A’类似的截面的截面，图36B示出了沿着与图1中的参考截面B-B’类似的截面的截面，并且图36C示出了沿着与图1中的参考截面C-C’类似的截面的截面。图36A-图36C中所示的结构类似于图25A-图25B中所示的结构，除了纳米结构302(见下文)代替鳍52，相似的特征由相似的附图标记标示。因此，本文不再重复对类似特征的描述。例如，图36A-图36C中所示的 NSFET包括源极/漏极接触件140，其类似于图25A-图25B中所示的源极/ 漏极接触件140并且可以使用类似的工艺形成。在其他实施例中，源极/漏极接触件140可以与本文描述的其他实施例类似并且可以使用类似的工艺形成。
代替鳍52(参见图25A-图25B)，图36A-图36C中所示的结构包括纳米结构302，使得栅极堆叠(例如，栅极电介质112和栅极电极114) 的一些部分环绕纳米结构302。在一些实施例中，栅极堆叠的环绕纳米结构302的部分通过间隔件306与相邻的外延源极/漏极区域88相隔离。在一些实施例中，纳米结构302可以使用与衬底50相似的材料形成，并且本文不再重复描述。在一些实施例中，纳米结构302和衬底50包括相同的材料。在其他实施例中，纳米结构302和衬底50包括不同的材料。间隔件306可以包括诸如氮化硅或氮氧化硅之类的材料，尽管可以使用任何合适的材料，例如具有小于约3.5的k值的低介电常数(低k)材料。
实施例可以实现优势。源极/漏极接触件140(和源极/漏极接触件240) 可以被形成为具有改善的良率和降低的电阻。在沉积隔离材料138之前初始沉积导电材料136以在接触开口122内形成下部导电区域137可以允许在蚀刻隔离材料138以形成接触间隔件142期间很少或不蚀刻外延源极/漏极区域88或金属-半导体合金区域134。以这种方式减少外延源极/漏极区域88的蚀刻可以允许源极/漏极接触件140接触具有较高掺杂的外延源极/ 漏极区域88的区域，这可以降低接触电阻。通过在金属-半导体合金区域 134之上沉积导电材料136，可以降低金属-半导体合金区域134被损坏或蚀刻的机会。此外，隔离材料138可以在随后选择性地沉积导电材料139 期间覆盖金属材料或金属残留物，从而降低导电材料139沉积在器件的不需要的区域中(例如沉积在接触开口122外部的表面上)的机会，。因此可以改善制造良率和器件性能。
根据本公开的实施例，一种方法包括：在源极/漏极区域之上沉积层间电介质(ILD)；形成贯通所述ILD的接触开口，其中，所述接触开口暴露所述源极/漏极区域；在被暴露的所述源极/漏极区域上形成金属-半导体合金区域；在所述金属-半导体合金区域上沉积第一导电材料层；沿着所述接触开口的侧壁以及在所述第一导电材料层之上沉积隔离材料；蚀刻所述隔离材料以暴露所述第一导电材料层，其中，在蚀刻所述隔离材料之后，所述隔离材料沿着所述接触开口的侧壁延伸；以及在被暴露的所述第一导电材料层上沉积第二导电材料层。在一个实施例中，所述第一导电材料层在所述ILD的顶表面之上延伸。在一个实施例中，沉积所述第一导电材料层还在所述接触开口的侧壁上沉积所述第一导电材料层，并且所述方法还包括：在沉积所述隔离材料之前，执行蚀刻工艺以从所述接触开口的侧壁去除所述第一导电材料层。在一个实施例中，所述隔离材料包括氮化硅。在一个实施例中，在对所述隔离材料的蚀刻期间不发生对所述源极/漏极区域的蚀刻。在一个实施例中，沉积所述第二导电材料层包括选择性CVD 工艺。在一个实施例中，形成金属-半导体合金区域包括：在所述接触开口的侧壁上和所述源极/漏极区域上沉积金属层，其中，所述金属层在所述第一导电材料层与所述ILD之间延伸。在一个实施例中，所述第一导电材料层具有的宽度大于所述第二导电材料层的宽度。在一个实施例中，所述隔离材料的侧壁实体地接触所述ILD。
根据本公开的实施例，一种方法包括：形成邻近栅极结构的源极/漏极区域；在源极/漏极区域上沉积接触蚀刻停止层(CESL)；形成贯通所述 CESL的接触开口，所述接触开口暴露所述源极/漏极区域和所述CESL的侧壁；在被暴露的所述源极/漏极区域上形成硅化物区域；在所述栅极结构之上、所述硅化物区域上和被暴露的所述CESL的侧壁上共形地沉积导电材料；对所述导电材料执行第一蚀刻工艺以暴露所述CESL的侧壁，其中，所述第一蚀刻工艺之后，所述导电材料保留在所述硅化物区域上；在保留的所述导电材料上和所述CESL的被暴露的侧壁上共形地沉积隔离材料；对所述隔离材料执行第二蚀刻工艺以暴露保留的所述导电材料，其中，所述第二蚀刻工艺之后，所述隔离材料保留在所述CESL上；以及在所述第二蚀刻工艺之后，用所述导电材料填充所述接触开口。在一个实施例中，所述隔离材料通过所述导电材料与所述硅化物区域分隔开。在一个实施例中，在所述第一蚀刻工艺之后，所述导电材料的一部分保留在所述栅极结构上，其中，所述隔离材料沉积在所述导电材料的所述一部分上。在一个实施例中，所述第一蚀刻工艺包括湿法蚀刻工艺。在一个实施例中，所述硅化物区域包括硅氮化物区域。在一个实施例中，所述导电材料是钨。
根据本公开的实施例，一种器件包括：栅极结构，位于衬底的沟道区域上；栅极掩模，位于所述栅极结构上；源极/漏极区域，邻接所述沟道区域；源极/漏极接触件，连接到所述源极/漏极区域，所述源极/漏极接触件包括：下部接触区域，上覆于所述源极/漏极区域；和上部接触区域，位于所述下部接触区域上；以及接触间隔件，围绕所述上部接触区域，其中，所述接触间隔件位于所述下部接触区域之上。在一个实施例中，所述接触间隔件实体地与所述栅极掩模的侧壁分隔开。在一个实施例中，所述器件包括位于所述接触间隔件和所述栅极掩模之间的导电材料区域，其中，所述导电材料区域通过所述接触间隔件与所述源极/漏极接触件分隔开，其中，所述源极/漏极接触件包括所述导电材料。在一个实施例中，所述下部接触区域相对于所述上部接触区域横向突出。在一个实施例中，所述器件包括：位于所述源极/漏极区域和所述源极/漏极接触件的下部接触区域之间的金属-半导体合金区域，其中，所述接触间隔件不接触所述金属-半导体合金区域。
前述内容概述了若干实施例的特征，以便本领域技术人员可以更好地理解本公开的各个方面。本领域技术人员应当意识到，他们可以很容易地将本公开用作设计或修改其他过程和结构的基础，以执行本文介绍的实施例的相同目的和/或实现相同优点。本领域技术人员还应认识到，此类等效构造并不脱离本公开的精神和范围，并且它们可以在不脱离本发明的精神和范围的情况下对本文进行各种更改、替换和变更。

Claims (10)

1.一种方法，包括：
在源极/漏极区域之上沉积层间电介质ILD；
形成贯通所述ILD的接触开口，其中，所述接触开口暴露所述源极/漏极区域；
在被暴露的所述源极/漏极区域上形成金属-半导体合金区域；
在所述金属-半导体合金区域上沉积第一导电材料层；
沿着所述接触开口的侧壁以及在所述第一导电材料层之上沉积隔离材料；
蚀刻所述隔离材料以暴露所述第一导电材料层，其中，在蚀刻所述隔离材料之后，所述隔离材料沿着所述接触开口的侧壁延伸；以及
在被暴露的所述第一导电材料层上沉积第二导电材料层。
2.根据权利要求1所述的方法，其中，所述第一导电材料层在所述ILD的顶表面之上延伸。
3.根据权利要求1所述的方法，其中，沉积所述第一导电材料层还在所述接触开口的侧壁上沉积所述第一导电材料层，并且所述方法还包括：在沉积所述隔离材料之前，执行蚀刻工艺以从所述接触开口的侧壁去除所述第一导电材料层。
4.根据权利要求1所述的方法，其中，所述隔离材料包括氮化硅。
5.根据权利要求1所述的方法，其中，在对所述隔离材料的蚀刻期间不发生对所述源极/漏极区域的蚀刻。
6.根据权利要求1所述的方法，沉积所述第二导电材料层包括选择性CVD工艺。
7.根据权利要求1所述的方法，其中，形成所述金属-半导体合金区域包括：在所述接触开口的侧壁上和所述源极/漏极区域上沉积金属层，其中，所述金属层在所述第一导电材料层与所述ILD之间延伸。
8.根据权利要求1所述的方法，其中，所述第一导电材料层具有的宽度大于所述第二导电材料层的宽度。
9.一种方法，包括：
形成邻近栅极结构的源极/漏极区域；
在所述源极/漏极区域上沉积接触蚀刻停止层CESL；
形成贯通所述CESL的接触开口，所述接触开口暴露所述源极/漏极区域和所述CESL的侧壁；
在被暴露的所述源极/漏极区域上形成硅化物区域；
在所述栅极结构之上、所述硅化物区域上和被暴露的所述CESL的侧壁上共形地沉积导电材料；
对所述导电材料执行第一蚀刻工艺以暴露所述CESL的侧壁，其中，在所述第一蚀刻工艺之后，所述导电材料保留在所述硅化物区域上；
在保留的所述导电材料上和所述CESL的被暴露的侧壁上共形地沉积隔离材料；
对所述隔离材料执行第二蚀刻工艺以暴露保留的所述导电材料，其中，在所述第二蚀刻工艺之后，所述隔离材料保留在所述CESL上；以及
在所述第二蚀刻工艺之后，用所述导电材料填充所述接触开口。
10.一种器件，包括：
栅极结构，位于衬底的沟道区域上；
栅极掩模，位于所述栅极结构上；
源极/漏极区域，邻接所述沟道区域；
源极/漏极接触件，连接到所述源极/漏极区域，所述源极/漏极接触件包括：
下部接触区域，上覆于所述源极/漏极区域；和
上部接触区域，位于所述下部接触区域上；以及
接触间隔件，围绕所述上部接触区域，其中，所述接触间隔件位于所述下部接触区域之上。
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