CN217655884U - 半导体装置 - Google Patents

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Abstract

一种半导体装置包括半导体鳍、半导体衬垫以及浅沟槽隔离区域。半导体鳍自基板延伸，半导体鳍包括第一部分以及第二部分，第二部分位于第一部分下方。半导体衬垫位于半导体鳍的第二部分的多个侧壁上。浅沟槽隔离区域邻近于半导体鳍，其中浅沟槽隔离区域的最顶点所处的平面位于半导体衬垫的最顶表面所处的平面与半导体鳍的第一部分的最底表面所处的平面之间。

Description

半导体装置
技术领域
本揭示内容是关于一种半导体装置。
背景技术
随着消费装置因应消费者需求而变得越来越小，这些装置的各个元件的尺寸也必然会缩小。半导体装置是手机、平板计算机等装置的主要组成部分，它受到需越来越小的压力，半导体装置内的单个装置(如晶体管、光阻器、电容器等)也面临相应的压力，尺寸需要被缩小。
半导体装置制造过程中使用的一种致能技术(enabling technology)是使用微半导体装置用于例如个人计算机、手机、数字相机及其他电子装置的各种电子设备中。半导体装置的制造通常通过将绝缘或介电层、导电层及半导体材料层接续沉积于半导体基板上方并使用微影技术来图案化各种材料层以形成电路组件及元件。
半导体行业通过持续减小最小特征尺寸来持续提高各种电子组件(例如晶体管、二极管、电阻器、电容器等)的整合密度，使更多组件可整合至给定区域中。然而随着最小特征尺寸的减小，出现了应解决的问题。
由于鳍式场效晶体管(fin field-effect transistor，FinFET)的较小尺寸及高效能，FinFET愈来愈多地用于集成电路的制造中。全应变通道(fully strained channel)可进一步提高FinFET效能，但其架构亦可能产生问题需要解决。
实用新型内容
本揭示内容提供一种半导体装置，半导体装置包括半导体鳍、半导体衬垫以及浅沟槽隔离区域。半导体鳍自基板延伸，半导体鳍包括第一部分以及第二部分，第二部分位于第一部分下方。半导体衬垫位于半导体鳍的第二部分的多个侧壁上。浅沟槽隔离区域邻近于半导体鳍，其中浅沟槽隔离区域的最顶点所处的平面位于半导体衬垫的最顶表面所处的平面与半导体鳍的第一部分的最底表面所处的平面之间。
在本揭示内容的一实施例中，其中该半导体鳍的该第二部分的一第一宽度、该半导体衬垫在该半导体鳍的该第二部分的一第一侧壁上的一第二宽度及该半导体衬垫在该半导体鳍的该第二部分的一第二侧壁上的一第三宽度的一总和介于6nm至15nm的一范围内。
在本揭示内容的一实施例中，其中该半导体鳍的该第二部分的该第一宽度大于该半导体鳍的该第一部分的一第四宽度。
在本揭示内容的一实施例中，其中该浅沟槽隔离区域接近于该半导体衬垫的一侧壁的一第一高度大于该浅沟槽隔离区域远离于该半导体衬垫的该侧壁的一第二高度。
在本揭示内容的一实施例中，其中该浅沟槽隔离区域的该最顶点及该浅沟槽隔离区域的一最底表面实体接触该半导体衬垫。
在本揭示内容的一实施例中，其中该半导体衬垫包括介于0.5nm至5nm的一范围内的一厚度。
本揭示内容提供一种半导体装置，半导体装置包括半导体鳍以及半导体衬垫。半导体鳍自基板延伸，半导体鳍包括第一部分以及第二部分，第二部分位于第一部分下方。以及半导体衬垫位于半导体鳍的第二部分的多个侧壁上，其中半导体衬垫包括介于0.5nm至5nm的范围内的第一厚度。
在本揭示内容的一实施例中，半导体装置还包括一栅极堆叠体在该半导体鳍的多个侧壁及一顶表面上，其中该栅极堆叠体与该半导体衬垫实体接触。
本揭示内容提供一种半导体装置，半导体装置包括半导体鳍、半导体衬垫以及浅沟槽隔离区域。半导体鳍自基板延伸，半导体鳍包括第一部分以及第二部分，第二部分位于第一部分下方。半导体衬垫位于半导体鳍的第二部分的多个侧壁上。以及浅沟槽隔离区域的最顶点及浅沟槽隔离区域的最底表面实体接触半导体衬垫。
在本揭示内容的一实施例中，其中该半导体衬垫包括一硅层，该硅层在其于一横截面图中的一最薄点处具有介于0.5nm至5nm的一范围内的一最小厚度。
附图说明
阅读以下详细描述时结合附图可最佳地理解本揭露的各个态样。应注意，根据业界的标准做法，各种特征未按比例绘制。实际上，各种特征尺寸为了使论述更清晰可任意增大或减小。
图1根据一些实施例在三维视图中说明FinFET的示例；
图2至图8A为根据一些实施例制造FinFET的中间阶段的横截面图；
图8B根据一些实施例示出半导体衬垫的最小厚度相对于锗浓度变化的曲线图；
图9至图12B为根据一些实施例制造FinFET的中间阶段的横截面图；
图12C根据一些实施例示出最小鳍宽度相对于锗浓度变化的曲线图；
图13A至图22B为根据一些实施例制造FinFET的中间阶段的横截面图。
【符号说明】
100:基板
100A:第一区域
100B:第二区域
102:n井区域
104:p井区域
106:第一磊晶层
108、132:遮罩层
110:图案化光阻剂
112:第一开口
114:第二磊晶层
116:半导体鳍
116A:第一半导体鳍
116B:第二半导体鳍
118:衬垫
120:介电材料
121:区域
124:隔离区域
128:虚拟介电层
130:虚拟栅极层
131:虚拟栅极
133:遮罩
134:栅极密封间隙物
136:栅极间隙物
138:源极/漏极区域
140:第一层间介电质
142:凹槽
144:栅极介电层
146:栅极电极
147:功函数层
148:填充材料
150:第二层间介电质
152:栅极接触
154:源极/漏极接触
A-A、B-B、C-C:横截面
H1、H2、H3、H4:高度
T1:最小厚度
T2:厚度
W1:第一宽度
W2:第二宽度
W3:最小鳍宽度
W4:第四宽度
W5:第五宽度
具体实施方式
以下揭示内容提供许多不同实施例或示例，用于实施本揭露的不同特征。下文描述组件及配置的具体示例是为了简化本揭露。当然，这些仅仅为示例且不意欲作为限制。举例而言，在以下描述中，在第二特征上方或第二特征上形成第一特征可包括第一特征及第二特征直接接触形成的实施例，亦可包括可在第一特征与第二特征之间形成附加特征，使得第一特征及第二特征可不直接接触的实施例。此外，本揭露可在各种示例中重复附图中的标记及/或字母。此重复是出于简化及清楚的目的，本身并不指示所论述的各种实施例及/或组态之间的关系。
另外，为易于描述，在本文中可使用诸如“在……之下”、“下方“、“下部“、“上方“、“上部”及类似的空间相对术语来描述图中所示的一个元件或特征与另一元件或特征的关系。除了图中所描绘的方向之外，空间相对术语亦意欲涵盖装置在使用或操作中的不同方向。设备可以其他方式定向(旋转90度或处于其他方向)，本文使用的空间相对描述词可同样相应地进行解译。
各种实施例包括在半导体鳍及硅衬垫上方形成绝缘材料之前在半导体鳍的侧壁及顶表面上方形成硅衬垫。半导体鳍至少部分地由硅锗形成。接着对绝缘材料进行退火工艺，且使绝缘材料凹陷以形成包围半导体鳍的浅沟槽隔离(shallow trench isolation，STI)区域。硅衬垫的最小厚度与半导体鳍中的锗的原子百分比浓度成正比。本文中揭示的实施例的有利特征包括在退火工艺期间抑制半导体鳍的氧化，以此形成具有较高锗的原子百分比浓度的半导体鳍，而不具有半导体鳍的显著的氧化，以及改善接线端粗糙度(lineend roughness，LER)。因此，装置效能由于较高的锗的百分比浓度所带来的载流子迁移率增加而改善。
图1根据一些实施例说明三维视图中的FinFET的示例。FinFET包括基板100(例如半导体基板)上的半导体鳍116。隔离区域124设置于基板100中，且半导体鳍116突出于相邻隔离区域124上方且自相邻隔离区域124之间突出。尽管隔离区域124如本文所示被描述且图示为与基板100分离，“基板”一词可用于仅指半导体基板或包括隔离区域124的半导体基板。栅极介电层144沿着半导体鳍116的侧壁且位于半导体鳍116的顶表面上方，以及栅极电极146位于栅极介电层144上方。源极/漏极区域138相对于栅极介电层144及栅极电极146设置于半导体鳍116的相对侧。图1进一步说明在后面的图中所使用的参考横截面。横截面A-A沿着栅极电极146的纵轴且处于例如与FinFET的源极/漏极区域138之间的电流的方向垂直的方向上。横截面B-B与横截面A-A垂直且沿着半导体鳍116的纵轴，且处于例如FinFET的源极/漏极区域138之间的电流的方向上。横截面C-C平行于横截面A-A且延伸穿过FinFET的源极/漏极区域138中的一者。为了清楚起见，随后的图参考这些参考横截面。
本文中讨论的一些实施例使用后栅极工艺形成的FinFET在内文做论述。在其他实施例中，可使用前栅极工艺。此外，在一些实施例中，可考虑平面装置中使用的态样，例如平面晶体管、纳米结构(例如纳米片、纳米线、环绕式栅极或类似者)场效应晶体管(nanostructure field effect transistor，NSFET)或类似者。
图2、图3、图4、图5、图6、图7、图8A、图9、图10、图11、图12A、图12B、图13A、图13B、图14A、图14B、图15A、图15B、图16A、图16B、图16C、图16D、图17A、图17B、图18A、图18B、图19A、图19B、图20A、图20B、图21A、图21B、图22A及图22B是根据一些实施例制造FinFET的中间阶段的横截面图。除了绘示多个鳍/FinFET之外，图2、图3、图4、图5、图6、图7、图8A、图9、图10、图11、图12A及图12B绘示图1所说明的参考横截面A-A。在图13A至图22B中，除了绘示多个鳍/FinFET之外，以“A”标记结尾的图沿着图1中所说明的参考横截面A-A绘示，且以“B”标记结尾的图沿着类似于图1中所说明的横截面B-B绘示。图16C及图16D沿着图1中所说明的参考横截面C-C绘示。
在图2中，提供基板100，基板100具有形成其中的n井区域102及p井区域104。基板100可为半导体基板，诸如体半导体、绝缘体上半导体(semiconductor-on-insulator，SOI)基板或类似者，半导体基板可为掺杂的(例如掺杂有p型掺杂剂或n型掺杂剂)或未经掺杂的。基板100可为晶圆，诸如硅晶圆。通常，SOI基板为形成于绝缘体层上的半导体材料层。绝缘体层可为例如埋入式氧化物(buried oxide，BOX)层、氧化硅层或类似者。绝缘体层设置于基板上，此基板通常为硅或玻璃基板。亦可使用其他基板，诸如多层或梯度基板。在一些实施例中，基板100的半导体材料可包括硅；锗；化合物半导体，包括碳化硅、砷化镓、磷化镓、磷化铟、砷化铟及/或锑化铟；合金半导体，包括硅锗、磷化砷镓、砷化铝铟、砷化铝镓、砷化镓铟、磷化镓铟及/或磷化砷镓铟；或其组合。
基板100具有第一区域100A及第二区域100B。第一区域100A可用于形成p型装置，诸如p型金属氧化物半导体(p-type metal-oxide-semiconductor，PMOS)晶体管，例如p型FinFET。第二区域100B可用于形成n型装置，诸如n型金属氧化物半导体(-type metal-oxide-semiconductor，NMOS)晶体管，例如n型FinFET。第一区域100A可通过分隔物与第二区域100B实体分离，且任何数目的装置特征(例如其他主动装置、掺杂区、隔离结构等)可设置于第一区域100A与第二区域100B之间。
n井区域102可通过用遮罩(诸如光阻剂、氧化物或类似者)覆盖p井区域104且对n井区域102进行离子注入工艺而形成于基板100中。可将诸如砷离子的N型掺杂剂注入至n井区域102中。p井区域104可通过用遮罩(例如光阻剂、氧化物或类似者)覆盖n井区域102且对p井区域104进行离子注入工艺而形成于基板100中。可将诸如硼离子的p型掺杂剂注入至p井区域104中。在一些实施例中，n井区域102可包括n型掺杂硅，且p井区域104可包括p型掺杂硅。
在图3中，第一磊晶层106形成于n井区域102及p井区域104上方，遮罩层108形成于第一磊晶层106上方，且图案化光阻剂110形成于遮罩层108上。第一磊晶层106可为随后形成的NMOS装置中的通道且可用于减少随后形成的第二磊晶层114中的错位缺陷。第一磊晶层106可由诸如磊晶生长或类似者的工艺形成。第一磊晶层106可包括诸如硅或类似者的材料。第一磊晶层106可具有与n井区域102及p井区域104的晶格常数类似或相同的晶格常数。如下文更详细地解说，第一磊晶层106将被图案化以在第二区域100B中形成鳍(例如用于NMOS装置)且将用作晶种层以在第一区域100A中形成另一磊晶层(例如用于PMOS装置)。在一些实施例中，第一磊晶层106具有介于35nm至75nm的范围内的厚度。
遮罩层108可由诸如化学气相沉积(chemical vapor deposition，CVD)、原子层沉积(atomic layer deposition，ALD)或类似者的工艺形成。遮罩层108可包括诸如二氧化硅、氮化硅或类似者的材料。图案化光阻剂110可使用旋涂技术或类似者进行沉积，且通过将光阻剂材料曝露于图案化能源(例如图案化光源、电子束(electron beam/e-beam)源或类似者)及将图案化光阻剂材料曝露于显影剂溶液来进行图案化。显影剂溶液可移除光阻剂材料的一部分，使得遮罩层108的至少一部分被曝露。如图3中所说明，可将图案化光阻剂110图案化，使图案化光阻剂110在p井区域104上方延伸，而不在n井区域102上方延伸。然而，在各种其他实施例中，图案化光阻剂110可重叠n井区域102的至少一部分或可不完全覆盖p井区域104。
在图4中，将图案化光阻剂110用作遮罩来蚀刻遮罩层108，且将遮罩层108用作遮罩来蚀刻第一磊晶层106以形成第一开口112。可通过合适的蚀刻工艺(诸如非等向性蚀刻工艺)来蚀刻遮罩层108及第一磊晶层106。在一些实施例中，可通过干式蚀刻工艺(诸如反应离子蚀刻(reactive-ion etching，RIE)、中性束蚀刻(neutral-beam etching，NBE)、其组合或类似者)来蚀刻遮罩层108及第一磊晶层106。在蚀刻遮罩层108之后，可使用合适的光阻剂剥离技术(诸如化学溶剂清洗、电浆灰化、干式剥离及/或类似者)移除图案化光阻剂110。可在蚀刻第一磊晶层106之前或之后移除图案化光阻剂110。如图4中所说明，第一开口112可形成于n井区域102上方，而不在p井区域104上方延伸。然而，在一些实施例中，第一开口112可在p井区域104的至少一部分上方延伸。如图4中所说明，第一磊晶层106的至少一部分可保留于第一开口112下方。第一磊晶层10保留于n井区域102上方的部分可用于生长第二磊晶层114，下面参考图5以进行说明。在一些实施例中，第一磊晶层106的剩余部分可在蚀刻第一开口112之后具有介于10nm至30nm的范围内的厚度。在一些实施例中，第一开口112的深度可介于30nm至65nm的范围内。
在图5中，在第一开口112中形成第二磊晶层114。第二磊晶层114可由诸如磊晶生长或类似者的工艺形成。第二磊晶层114可包括诸如硅锗(silicon germanium，SiGe)或类似者的材料。在第一区域100A为PMOS区域的实施例中，第二磊晶层114可包括具有比第一磊晶层106的晶格常数更大的晶格常数的材料。举例而言，在一些实施例中，第二磊晶层114可包括SiGe。SiGe包括比Si更低的能隙，从而为随后形成的PMOS装置提供更大的电洞迁移率。在实施例中，第二磊晶层114可具有介于20％至80％的范围内的锗的原子百分比浓度。
如图5中所说明，第二磊晶层114可填充第一开口112，使得第二磊晶层114的顶表面设置于第一磊晶层106的顶表面上方。第二磊晶层114可形成为一定厚度，使得第一磊晶层106及第二磊晶层114的后续平坦化工艺产生平坦表面。在一些实施例中，第二磊晶层114的至少一部分可在遮罩层108上方延伸。
在图6中，移除遮罩层108且对第一磊晶层106及第二磊晶层114进行平坦化工艺。可使用合适的蚀刻工艺(诸如湿式蚀刻工艺(例如稀氢氟酸(dilute hydrofluoric，dHF)或类似者))移除遮罩层108。第一磊晶层106及第二磊晶层114可由任何合适的平坦化工艺(诸如化学机械研磨(chemical mechanical polish，CMP)、回蚀工艺、其组合或类似者)进行平坦化。如图6中所说明，在平坦化工艺之后，第一磊晶层106的顶表面可与第二磊晶层114的顶表面齐平。在一些实施例中，在平坦化工艺之后，第二磊晶层114可具有介于35nm至65nm的范围内的厚度，且第二区域100B中的第一磊晶层106可具有介于45nm至70nm的范围内的厚度。
在图7中，蚀刻第二磊晶层114、第一磊晶层106、n井区域102及p井区域104以在第一区域100A中形成第一半导体鳍116A且在第二区域100B中形成第二半导体鳍116B。在一些实施例中，第一半导体鳍116A及第二半导体鳍116B可通过在第二磊晶层114、第一磊晶层106、n井区域102及p井区域104中蚀刻沟槽来形成。蚀刻可为任何可接受的蚀刻工艺(诸如反应离子蚀刻(reactive ion etch，RIE)、中性束蚀刻(neutral beam etch，NBE)、类似者或其组合)中的一或多者。蚀刻可为非等向性的。尽管将第一半导体鳍116A及第二半导体鳍116B绘示为具有圆角及线性边缘，但第一半导体鳍116A及第二半导体鳍116B可具有任何其他合适的形状，诸如具有锥形侧壁。在一些实施例中，第一半导体鳍116A及第二半导体鳍116B可具有介于70nm至130nm的范围内的高度H1。
第一晶体管鳍116A及第二晶体管鳍116B可由任何合适的方法图案化。举例而言，可使用包括双图案化或多图案化工艺的一或多种光微影技术工艺来图案化第一半导体鳍116A及第二半导体鳍116B。通常，双图案化或多图案化工艺组合了光微影技术及自对准工艺，从而允许产生具有例如比可使用单个直接光微影技术工艺获得的间距更小的间距的图案。尽管未单独图示双图案化或多图案化工艺，但在一个实施例中，双图案化或多图案化工艺可包括在基板上方形成牺牲层。使用光微影技术工艺来图案化牺牲层。使用自对准工艺在牺牲层旁边形成间隙物。然后移除牺牲层且使用剩余的间隙物来图案化第一半导体鳍116A及第二半导体鳍116B。
在图8A中，衬垫118可形成于n井区域102以及第一区域100A中的第一半导体鳍116A的顶表面及侧壁上方。衬垫可包括硅或类似者。在实施例中，在衬垫118的最薄点处，衬垫118的最小厚度T1可介于0.5nm至5nm的范围内。为了形成衬垫118，可形成且图案化光阻剂以在第二区域100B中的第二半导体鳍116B及p井区域104上方延伸，而不在第一区域100A上方延伸。可使用CVD、炉管CVD、ALD、磊晶生长或类似者在介于350℃至500℃的范围内的工艺温度下及介于0.5毫托至3毫托的范围内的工艺压力下沉积衬垫118。可用于沉积衬垫118的前驱物包括硅烷(SiH4)、二硅烷(Si2H6)、其组合或类似者。衬垫118可形成为共形层，其中衬垫118可在衬垫118的最薄点处具有厚度变化，该厚度变化至多可为最小厚度T1的20％。在沉积衬垫118之后，可使用合适的光阻剂剥离技术(诸如化学溶剂清洗、电浆灰化、干式剥离及/或类似者)移除光阻剂。图8B示出最小厚度T1相对于第二磊晶层114的锗浓度变化的曲线图。衬垫118的最小厚度T1根据第二磊晶层114的锗浓度来选择，使最小厚度T1自20％锗原子浓度下的0.5nm增加至80％锗原子浓度下的5nm。
在图9中，介电材料120形成于第一区域100A中的第一半导体鳍116A、衬垫118及n井区域102以及第二区域100B中的第二半导体鳍116B及p井区域104上方，从而填充第一半导体鳍116A与第二半导体鳍116B之间的开口。介电材料120可过度填充第一半导体鳍116A与第二半导体鳍116B之间的开口，使得介电材料120的一部分在第一半导体鳍116A及第二半导体鳍116B的顶表面上方延伸。在一些实施例中，介电材料120可包括氧化硅、碳化硅、氮化硅、类似者或其组合，且可使用可流动化学气相沉积(flowable chemical vapordeposition，FCVD)、旋涂、CVD、ALD、高密度电浆化学气相沉积(high-density plasmachemical vapor deposition，HDPCVD)、低压化学气相沉积(low pressure chemicalvapor deposition，LPCVD)、类似者或其组合来形成。在沉积介电材料120之后，可进行退火/固化步骤，这可将可流动的介电材料120转化为固体的介电材料。在进行退火步骤的实施例中，可在介于400℃至700℃的范围内的工艺温度下进行退火步骤。在退火步骤期间，衬垫118的一部分被介电材料120氧化及消耗，从而导致将衬垫118的厚度减小至厚度T2。在实施例中，厚度T2可比最小厚度T1小了介于0.3nm至2nm的范围内的值。
在图10中，将平坦化工艺应用于介电材料120。在一些实施例中，平坦化工艺包括化学机械研磨(chemical mechanical polish，CMP)、回蚀工艺、其组合或类似者。如图10中所说明，平坦化工艺可曝露第一半导体鳍116A及第二半导体鳍116B的顶表面。第一半导体鳍116A及第二半导体鳍116B的部分亦可由平坦化工艺平坦化。第一半导体鳍116A、第二半导体鳍116B及介电材料120的顶表面在平坦化工艺完成之后齐平。
在图11中，使介电材料120凹陷以形成浅沟槽隔离(shallow trench isolation，STI)区域124。介电材料120的凹陷使得第一区域100A中第一半导体鳍116A包括第二磊晶层114的部分及第二区域100B中第二半导体鳍116B包括第一磊晶层106的部分自相邻的浅沟槽隔离区域124之间突出。可使用可接受的蚀刻工艺(诸如对浅沟槽隔离区域124的材料具有选择性的蚀刻工艺)来使浅沟槽隔离区域124凹陷。举例而言，可使用化学氧化物移除，其使用了无电浆气体蚀刻工艺(例如使用氟化氢(hydrogen fluoride，HF)气体、氨(NH3)气或类似者的蚀刻工艺)、远端电浆辅助干式蚀刻工艺(例如使用氢气(H2)、三氟化氮(NF3)及氨副产物或类似者)或稀氢氟酸(dilute hydrofluoric，dHF)。
在图12A及图12B中，使用可接受的蚀刻工艺来移除在浅沟槽隔离区域124上方的第一半导体鳍116A的顶表面及侧壁上的衬垫118的顶部部分。蚀刻工艺可包括湿式蚀刻工艺，此湿式蚀刻工艺包括稀氢氟酸(dilute hydrofluoric acid，dHF)、臭氧(O3)、氢氧化铵(NH4OH)或类似者，进行湿式蚀刻工艺以移除衬垫118的顶部部分。在实施例中，亦在移除衬垫118的顶部部分的蚀刻工艺期间蚀刻在浅沟槽隔离区域124上方的第一半导体鳍116A的侧壁及/或顶表面的部分，使得第一半导体鳍116A在浅沟槽隔离区域124的顶表面上方具有第一宽度W1。第一宽度W1小于第一半导体鳍116A位在浅沟槽隔离区域124下方的部分所具有的第二宽度W2。在实施例中，在每一第一半导体鳍116A在浅沟槽隔离区域124下方的部分及衬垫118在浅沟槽隔离区域124下方的部分的位置处具有最小组合宽度，最小鳍宽度W3。浅沟槽隔离区域124下方的最小鳍宽度W3(其亦可称为最小鳍临界尺寸(criticaldimension，CD)W3)可等于第一半导体鳍116A在浅沟槽隔离区域124的顶表面下方的宽度W2与衬垫118在第一半导体鳍116A的每一侧壁上的厚度T2之和。第一半导体鳍116A在浅沟槽隔离区域124下方的部分(该部分具有比第一半导体鳍116A在浅沟槽隔离区域124上方的部分更大的宽度W2)允许第一半导体鳍116A的稳定性提高及克服潜在鳍弯曲或摇晃问题的能力。此外，可调整第一半导体鳍116A在浅沟槽隔离区域124上方的部分的宽度，从而允许相应地调整装置效能。在实施例中，亦在移除衬垫118的顶部部分的蚀刻工艺期间蚀刻第二半导体鳍116B在浅沟槽隔离区域124上方的侧壁及/或顶表面的部分，使得第二半导体鳍116B在浅沟槽隔离区域124的顶表面上方具有第四宽度W4。第四宽度W4小于第二半导体鳍116B在浅沟槽隔离区域124下方的部分所具有的第五宽度W5。
图12B示出图12A的区域121，在移除衬垫118位于浅沟槽隔离区域124上方的顶部部分之后。第一区域100A中的第一半导体鳍116A的部分可自相邻的浅沟槽隔离区域124之间突出且可包括第二磊晶层114。在实施例中，衬垫118的顶部部分高于第一磊晶层106及n井区域102的最顶表面。在实施例中，衬垫118的顶部部分高于浅沟槽隔离区域124的最顶点。在实施例中，浅沟槽隔离区域124的最顶点处于衬垫118的最顶表面的平面与第二磊晶层114的最底表面的平面之间的平面。在实施例中，浅沟槽隔离区域124的最顶点与衬垫118实体接触。在实施例中，接近衬垫118的侧壁的浅沟槽隔离区域124的高度H2大于远离衬垫118的侧壁的浅沟槽隔离区域124的高度H3。在实施例中，第一半导体鳍116A在衬垫118的最顶表面上方的部分可具有介于35nm至65nm的范围内的高度H4。在实施例中，在第一半导体鳍116A在浅沟槽隔离区域124下方的部分及衬垫118在浅沟槽隔离区域124下方的部分的位置处具有最小组合宽度，最小鳍宽度W3。浅沟槽隔离区域124下方的最小鳍宽度W3(其亦可称为最小鳍临界尺寸(critical dimension，CD)W3)可等于第一半导体鳍116A在浅沟槽隔离区域124的顶表面下方的宽度W2与衬垫118在第一半导体鳍116A的每一侧壁上的厚度T2之和。因此，最小鳍宽度W3包括第一半导体鳍116A在浅沟槽隔离区域124的顶表面下方(参考宽度W2)、衬垫118在第一半导体鳍116A的第一侧壁上(参考T2)及衬垫118在第一半导体鳍116A的第二侧壁上(参考T2)的组合宽度及厚度。最小鳍宽度W3可介于6nm至15nm的范围内。在实施例中，第一半导体鳍116A可在浅沟槽隔离区域124的顶表面上方具有第一宽度W1。第一半导体鳍116A在浅沟槽隔离区域124下方的部分及衬垫118在浅沟槽隔离区域124下方的部分具有组合最小鳍宽度W3，最小鳍宽度W3大于第一半导体鳍116A在浅沟槽隔离区域124上方的部分的第一宽度W1，使第一半导体鳍116A的稳定性提高及具有克服潜在鳍弯曲或摇晃问题的能力。此外，可使用上面在图12A中描述的蚀刻工艺调整第一半导体鳍116A在浅沟槽隔离区域124上方的部分的第一宽度W1，从而允许相应地调整装置效能。
图12C示出最小鳍宽度W3相对于第二磊晶层114的锗浓度的曲线图。最小鳍宽度W3亦可称为鳍的最小临界尺寸(critical dimension，CD)W3。最小鳍宽度W3与第二磊晶层114的锗浓度成正比，使得最小鳍宽度W3自20％的锗原子浓度下的6nm增加至80％的锗原子浓度下的15nm。在实施例中，最小鳍宽度W3的值可使用下式计算：
W3＝(2*T1)-(2*(T1-T2))+W6
其中(2*(T1-T2))为氧化(消耗)的衬垫118的厚度，且W6为第一半导体鳍116A用于克服鳍弯曲或摇晃问题的最小鳍宽度。在实施例中，氧化(消耗)的衬垫118的厚度(2*(T1-T2))为约1nm，且第一半导体鳍116A用于克服鳍弯曲或摇晃问题的最小鳍宽度W6为约6nm。
由于在第一半导体鳍116A的侧壁及顶表面上方形成衬垫118而可实现优势，其中衬垫118的最小厚度T1(例如可介于0.5nm至5nm的范围内)与第一半导体鳍116A中的锗的原子百分比浓度(例如可介于20％至80％的范围内)成正比。这些优势包括在对形成于第一半导体鳍116A及衬垫118上方的介电材料120进行后续的退火工艺期间抑制第一半导体鳍116A的氧化，使第一半导体鳍116A形成为具有较高的锗原子百分比浓度，而不具有显著的氧化效应，且第一半导体鳍116A具有改善的接线端粗糙度(line end roughness，LER)。因此，装置效能由于锗的较高百分比浓度而引起载流子迁移率增加而改善。
在图13A及图13B中，虚拟介电层(dummy dielectric layer)128形成于浅沟槽隔离区域124上方以及第一半导体鳍116A及第二半导体鳍116B的顶表面及侧壁上方。虚拟介电层128可为例如氧化硅、氮化硅、其组合或类似者，且可由CVD、PVD或类似者沉积。在实施例中，虚拟介电层128可根据可接受的技术而热生长。虚拟栅极层130形成于虚拟介电层128上方，且遮罩层132形成于虚拟栅极层130上方。虚拟栅极层130可沉积于虚拟介电层128上方，然后由诸如CMP进行平坦化。遮罩层132可沉积于虚拟栅极层130上方。虚拟栅极层130可为导电材料且可选自由非晶硅、多晶硅(聚硅)、多晶硅锗(聚SiGe)、金属氮化物、金属硅化物、金属氧化物及金属所组成的群组。虚拟栅极层130可由物理气相沉积(physical vapordeposition，PVD)、CVD、溅射沉积或此项技术中已知且用于沉积导电材料的其他技术来沉积。遮罩层132可包括例如SiN、SiON或类似者，且可由PVD、CVD或类似者沉积。在此实例中，单个虚拟栅极层130及单个遮罩层132跨越形成第一半导体鳍116A及第二半导体鳍116B的区域而形成。在一些实施例中，可在形成第一半导体鳍116A的区域及形成第二半导体鳍116B的区域中形成单独虚拟栅极层130及单独遮罩层132。
在图14A及图14B中，可使用可接受的光微影技术及蚀刻技术图案化遮罩层132以形成遮罩133。可通过可接受的蚀刻技术将遮罩133的图案转移至虚拟栅极层130以形成虚拟栅极131。在一些实施例中，遮罩133的图案亦可转移至虚拟介电层128。虚拟栅极131覆盖第一半导体鳍116A及第二半导体鳍116B的各别通道区。遮罩133的图案可用于将虚拟栅极131中的每一者与邻近的虚拟栅极131实体分离。虚拟栅极131亦可具有与第一半导体鳍116A及第二半导体鳍116B的纵向方向基本上垂直的纵向方向。
如图14B中进一步所说明，栅极密封间隙物134可形成于虚拟栅极131、遮罩133及/或第一半导体鳍116A及第二半导体鳍116B的曝露侧壁上。接续非等向性蚀刻的热氧化或沉积可用于形成栅极密封间隙物134。尽管在图14B中仅说明一个栅极密封间隙物134，但栅极密封间隙物134可包括多层。
在形成栅极密封间隙物134之后，可进行用于轻掺杂源极/漏极(lightly dopedsource/drain，LDD)区域(未明确图示)的注入。在具有不同装置类型的实施例中，诸如光阻剂的遮罩可形成于第一区域100A上方，同时曝露第二区域100B，且可将适当类型(例如n型)杂质注入至第二区域100B中曝露的第二半导体鳍116B。然后可移除遮罩。随后，诸如光阻剂的遮罩可形成于第二区域100B上方，同时曝露第一区域100A，且可将适当类型(例如p型)杂质注入至第一区域100A中曝露的第一半导体鳍116A。然后可移除遮罩。n型杂质可为磷、砷或类似者，而p型杂质可为硼、BF2或类似者。轻掺杂源极/漏极区可具有自约1015cm-3至约1016cm-3的杂质浓度。退火可用于激活注入的杂质。
在图15A及图15B，栅极间隙物136沿着虚拟栅极131及遮罩133的侧壁形成于栅极密封间隙物134上。可通过共形地沉积材料且随后非等向性地蚀刻此材料来形成栅极间隙物136。栅极间隙物136的材料可为氮化硅、SiCN、其组合或类似者。栅极间隙物136可包括单层或多层。
在图16A至图16D中，磊晶源极/漏极区域138形成于第一半导体鳍116A及第二半导体鳍116B中。磊晶源极/漏极区域138形成于第一半导体鳍116A及第二半导体鳍116B中，使得每一虚拟栅极131设置于各别相邻的一对磊晶源极/漏极区域138之间。在一些实施例中，磊晶源极/漏极区域138可延伸至第一半导体鳍116A及第二半导体鳍116B中。在一些实施例中，栅极间隙物136用于将磊晶源极/漏极区域138与虚拟栅极131分隔开适当的横向距离，使磊晶源极/漏极区域138不会使随后形成的栅极在最终的FinFET中短路。
第一区域100A(例如PMOS区)中的磊晶源极/漏极区域138可通过遮罩第二区域100B(例如NMOS区)且蚀刻第一区域100A中的第一半导体鳍116A的源极/漏极区来形成，以在第一半导体鳍116A中形成凹槽。然后，第一区域100A中的磊晶源极/漏极区域138在凹槽中磊晶生长。在一些实施例中，磊晶源极/漏极区域138可延伸穿过第二磊晶层114及第一磊晶层106并进入第一区域100A中的n井区域102。磊晶源极/漏极区域138可包括适用于p型FinFET的任何可接受的材料。举例而言，第一区域100A中的磊晶源极/漏极区域138可包括SiGe、SiGeB、Ge、GeSn或类似者。第一区域100A中的磊晶源极/漏极区域138可由具有比第二磊晶层114的晶格常数更大的晶格常数的材料形成，从而在通道区中产生压缩应力(compressive stress)以增加PMOS装置的电洞迁移率。第一区域100A中的磊晶源极/漏极区域138可具有自第一半导体鳍116A的各别表面抬高的表面且可具有刻面(facet)。
第二区域100B(例如NMOS区)中的磊晶源极/漏极区域138可通过遮罩第一区域100A(例如PMOS区)且蚀刻第二区域100B中的第二半导体鳍116B的源极/漏极区来形成，以在第二半导体鳍116B中形成凹槽。然后，第二区域100B中的磊晶源极/漏极区域138在凹槽中磊晶生长。磊晶源极/漏极区域138可包括诸如适用于n型FinFET的任何可接受的材料。举例而言，第二区域100B中的磊晶源极/漏极区域138可包括硅、SiC、SiCP、SiP或类似者。第二区域100B中的磊晶源极/漏极区域138可由具有比第一磊晶层106的晶格常数更小的晶格常数的材料形成，从而在通道区中产生拉伸应力(tensile stress)以增加NMOS装置的电子迁移率。第二区域100B中的磊晶源极/漏极区域138亦可具有自第二半导体鳍116B的各别表面抬高的表面且可具有刻面。
磊晶源极/漏极区域138及/或第一半导体鳍116A及第二半导体鳍116B可注入掺杂剂以形成源极/漏极区，类似于先前论述的用于形成轻掺杂源极/漏极区的工艺，接着进行退火。源极/漏极区可具有在约1019cm-3与约1021cm-3之间的杂质浓度。源极/漏极区的n型及/或p型杂质可为先前论述的杂质中的任一者。在一些实施例中，磊晶源极/漏极区域138可在生长期间原位掺杂。
由于用于在第一区域100A及第二区域100B中形成磊晶源极/漏极区域138的磊晶工艺，磊晶源极/漏极区域138的上表面具有横向向外扩展超过第一半导体鳍116A及第二半导体鳍116B的侧壁的刻面。在一些实施例中，这些刻面使第一半导体鳍116A中邻近源极/漏极区域138合并，如图16C所说明。在其他实施例中，第一半导体鳍116A中相邻的源极/漏极区域138在磊晶工艺完成之后保持分离，如图16D所说明。类似地，第二半导体鳍116B中相邻的源极/漏极区域138可在磊晶工艺完成之后合并或保持分离。
在图17A及图17B中，第一层间介电质(interlayer dielectric，ILD)140设置于图16A及图16B中所说明的结构上方。第一层间介电质140可由介电材料或半导体材料形成，且可由诸如CVD、电浆增强CVD(plasma-enhanced CVD，PECVD)或可流动CVD(flowable CVD，FCVD)的任何合适的方法沉积。介电材料可包括磷硅酸盐玻璃(phosphosilicate glass，PSG)、硼硅酸盐玻璃(borosilicate glass，BSG)、硼掺杂的磷硅酸盐玻璃(boron-dopedphosphosilicate glass，BPSG)、未经掺杂的硅酸盐玻璃(ndoped silicate glass，USG)或类似者。半导体材料可包括非晶硅(amorphous silicon，a-Si)、硅锗(SixGe1-x，其中x可在大约0与1之间)、纯锗或类似者。可使用由任何可接受的工艺形成的其他绝缘或半导体材料。在一些实施例中，接触蚀刻终止层(contact etch stop layer，CESL，未单独图示)设置于第一层间介电质140与磊晶源极/漏极区域138、遮罩133及栅极间隙物136之间。
在图18A及图18B中，可进行诸如CMP的平坦化工艺以使第一层间介电质140的顶表面与虚拟栅极131的顶表面齐平。平坦化工艺亦可移除虚拟栅极131上的遮罩133以及沿着遮罩133的侧壁的栅极密封间隙物134及栅极间隙物136的部分。在平坦化工艺之后，虚拟栅极131、栅极密封间隙物134、栅极间隙物136及第一层间介电质140的顶表面为齐平的。因此，虚拟栅极131的顶表面经由第一层间介电质140曝露。
在图19A及图19B中，在蚀刻步骤中移除虚拟栅极131及直接位于虚拟栅极131之下的虚拟介电层128的部分，以形成凹槽142。在一些实施例中，虚拟栅极131由非等向性干式蚀刻工艺移除。举例而言，蚀刻工艺可包括使用选择性地蚀刻虚拟栅极131而不蚀刻第一层间介电质140或栅极间隙物136的反应气体的干式蚀刻工艺。每一凹槽142曝露各别的第一半导体鳍116A或第二半导体鳍116B的通道区域。每一通道区域设置于相邻的一对磊晶源极/漏极区域138之间。在移除期间，当蚀刻虚拟栅极131时，虚拟介电层128可用作蚀刻终止层。然后可在移除虚拟栅极131之后移除虚拟介电层128。
在图20A及图20B中，形成栅极介电层144及栅极电极146以用于替换栅极。栅极介电层144共形地沉积于凹槽142中，诸如在第一半导体鳍116A及第二半导体鳍116B的顶表面及侧壁上以及在栅极密封间隙物134/栅极间隙物136的侧壁上。栅极介电层144亦可形成于第一层间介电质140的顶表面上。根据一些实施例，栅极介电层144包括氧化硅、氮化硅或其多层。在一些实施例中，栅极介电层144为高k介电材料，且在这些实施例中，栅极介电层144可具有大于约7.0的k值且可包括Hf、Al、Zr、La、Mg、Ba、Ti、Pb及其组合的金属氧化物或硅酸盐。栅极介电层144的形成方法可包括分子束沉积(molecular beam deposition，MBD)、ALD、PECVD及类似者。
栅极电极146沉积于栅极介电层144上方且填充凹槽142的剩余部分。栅极电极146可为含有金属的材料，诸如TiN、TaN、TaC、Co、Ru、Al、其组合或其多层。栅极电极146可包括一或多层导电材料，诸如功函数层147及填充材料148。在填充栅极电极146之后，可进行诸如CMP的平坦化工艺以移除栅极介电层144及栅极电极146的过量部分，这些过量部分位于第一层间介电质140的顶表面上方。栅极电极146及栅极介电层144的剩余部分因此形成最终FinFET的替换栅极。栅极电极146及栅极介电层144可统称为“栅极”或“栅极堆叠体”。栅极及栅极堆叠体可沿着第一半导体鳍116A及第二半导体鳍116B的通道区域的侧壁延伸。
第一区域100A及第二区域100B中的栅极介电层144的形成可同时发生，使得每一区域中的栅极介电层144由相同材料形成，且栅极电极146的形成可同时发生，使得每一区域中的栅极电极146由相同材料形成。在一些实施例中，每一区域中的栅极介电层144可由不同工艺形成，使得栅极介电层144可为不同材料，及/或每一区域中的栅极电极146可由不同工艺形成，使得栅极电极146可为不同材料。当使用不同工艺时，可使用各种遮罩步骤来遮罩及曝露适当的区域。
在图21A及图21B中，第二层间介电质150沉积于第一层间介电质140上方。在实施例中，第二层间介电质150为由可流动CVD方法形成的可流动膜。在一些实施例中，第二层间介电质150由诸如PSG、BSG、BPSG、USG或类似者的介电材料形成，且可由诸如CVD及PECVD的任何合适的方法沉积。
在图22A及图22B中，栅极接触152及源极/漏极接触154经由第二层间介电质150及第一层间介电质140形成。用于源极/漏极接触154的开口(未单独图示)经由第二层间介电质150及第一层间介电质140形成，且用于栅极接触152的开口(未单独图示)经由第二层间介电质150形成。可使用可接受的光微影技术及蚀刻技术形成开口。视情况地，在形成栅极接触152及源极/漏极接触154之前，可形成硅化物接触(未单独图示)。硅化物接触可包括钛、镍、钴或铒，且可用于降低栅极接触152及源极/漏极接触154的肖特基(Schottky)阻障层高度。然而，亦可使用其他金属，诸如铂、钯及类似者。硅化可通过适当金属层的毯覆沉积来进行，接着为使金属与下伏曝露的硅反应进行退火步骤。然后移除未反应的金属，诸如经由选择性蚀刻工艺。
栅极接触152及源极/漏极接触154可由诸如Al、Cu、W、Co、Ti、Ta、Ru、TiN、TiAl、TiAlN、TaN、TaC、NiSi、CoSi、这些的组合或类似者的导电材料形成，虽然任何合适的材料亦可使用。可使用诸如溅射、化学气相沉积、电镀、无电电镀或类似者的沉积工艺将栅极接触152及源极/漏极接触154的材料沉积于第二层间介电质150及第一层间介电质140中的开口中，以填充及/或过度填充开口。一旦经填充或过度填充，便可使用诸如化学机械研磨(chemical mechanical polishing，CMP)的平坦化工艺移除开口外部的任何沉积材料。
栅极接触152实体地且电性地连接栅极电极146，且源极/漏极接触154实体地且电性地连接磊晶源极/漏极区域138。图22A及图22B以相同的横截面说明栅极接触152及源极/漏极接触154；然而，在其他实施例中，栅极接触152及源极/漏极接触154可设置于不同横截面中。另外，图22A及图22B中的栅极接触152及源极/漏极接触154的位置仅仅为说明性的，不意欲以任何方式作为限制。举例而言，栅极接触152可如所说明的与第一半导体鳍116A中的一者垂直对准，或可设置于栅极电极146上的不同位置处。此外，可在形成栅极接触152之前，与其同时或在其之后形成源极/漏极接触154。
本揭露的实施例具有一些有利特征。实施例包括在半导体鳍的侧壁及顶表面上方形成硅衬垫，接着在半导体鳍及硅衬垫上方形成绝缘材料。半导体鳍至少部分地由硅锗形成。然后对绝缘材料进行退火工艺，且然后使绝缘材料凹陷以形成包围半导体鳍的浅沟槽隔离(shallow trench isolation，STI)区域。硅衬垫的最小厚度与半导体鳍中的锗的原子百分比浓度成正比。本文中所揭示的一或多个实施例可包括在退火工艺期间抑制半导体鳍的氧化。使形成的半导体鳍具有较高的锗原子百分比浓度，而不具有半导体鳍的显著的氧化效应，及改善接线端粗糙度(line end roughness，LER)。因此，装置效能由于锗的较高百分比浓度所引起的载流子迁移率的增加而得以改善。
根据实施例，一种形成半导体装置的方法包括：形成自基板延伸的鳍；沉积衬垫于鳍的顶表面及多个侧壁上方，其中衬垫的最小厚度根据鳍的第一锗浓度来选择；形成邻近于鳍的浅沟槽隔离(shallow trench isolation，STI)区域；移除衬垫在鳍的这些侧壁上的第一部分，衬垫的第一部分位于浅沟槽隔离区域的最顶表面上方；以及在鳍的多个侧壁及顶表面上形成栅极堆叠体，其中栅极堆叠体与衬垫实体接触。在实施例中，鳍包括硅锗。在实施例中，衬垫包括硅，且其中衬垫包括介于0.5nm至5nm的范围内的第一厚度。在实施例中，沉积衬垫在介于350℃至500℃的范围内的工艺温度下及介于0.5毫托至3毫托的范围内的工艺压力下发生。在实施例中，方法进一步包括蚀刻位于浅沟槽隔离区域的最顶表面上方的鳍的多个部分。在实施例中，鳍包括浅沟槽隔离区域的最顶表面上方的第一部分及浅沟槽隔离区域的最顶表面下方的第二部分，其中第一部分包括硅锗且第二部分包括硅。在实施例中，浅沟槽隔离区域的最顶点所处的平面位于衬垫的最顶表面所处的平面与鳍的第一部分的最底表面所处的平面之间。
根据实施例，一种形成半导体装置的方法包括：图案化基板，使得半导体鳍自基板的主表面突出，其中半导体鳍包括第一部分及位于该第一部分下方的第二部分，其中半导体鳍的第一部分的第一材料与半导体鳍的第二部分的第二材料不同；沿着半导体鳍的第一部分且沿着半导体鳍的第二部分沉积半导体衬垫于基板上方；沉积介电材料于半导体衬垫、基板及半导体鳍上方；凹陷介电材料以形成邻近于半导体鳍的浅沟槽隔离(shallowtrench isolation，STI)区域，其中在凹陷之后，半导体鳍的第一部分在浅沟槽隔离区域的顶表面上方突出；以及自半导体鳍的第一部分的多个侧壁蚀刻半导体衬垫。在实施例中，第一材料为硅锗且第二材料为硅。在实施例中，半导体鳍的第二部分在浅沟槽隔离区域的顶表面下方延伸。在实施例中，沉积半导体衬垫包括沉积硅层，硅层在其于横截面图中的最薄点处具有介于0.5nm至5nm的范围内的最小厚度。在实施例中，最小厚度根据半导体鳍的第一部分的第一锗浓度来选择。在实施例中，半导体鳍的第一部分的第一锗浓度介于20原子百分比至80原子百分比的范围内。在实施例中，浅沟槽隔离区域接近于半导体衬垫的侧壁的第一高度大于浅沟槽隔离区域远离于半导体衬垫的侧壁的第二高度。
根据实施例，一种半导体装置包括：半导体鳍，自基板延伸；半导体鳍包括：第一部分；以及位于第一部分下方的第二部分，其中第一部分包括硅锗，且第二部分包括硅；半导体衬垫，位于半导体鳍的第二部分的侧壁上；以及浅沟槽隔离(shallow trenchisolation，STI)区域，邻近于半导体鳍，其中浅沟槽隔离区域的最顶点所处的平面位于半导体衬垫的最顶表面所处的平面与半导体鳍的第一部分的最底表面所处的平面之间。在实施例中，半导体鳍的第一部分的锗浓度介于20原子百分比至80原子百分比的范围内。在实施例中，半导体鳍的第二部分的第一宽度、半导体衬垫在半导体鳍的第二部分的第一侧壁上的第二宽度及半导体衬垫在半导体鳍的第二部分的第二侧壁上的第三宽度的总和介于6nm至15nm的范围内。在实施例中，半导体鳍的第二部分的第一宽度大于半导体鳍的第一部分的第四宽度。在实施例中，半导体衬垫包括硅。在实施例中，浅沟槽隔离区域接近于半导体衬垫的侧壁的第一高度大于浅沟槽隔离区域远离于半导体衬垫的侧壁的第二高度。在实施例中，浅沟槽隔离区域的最顶点及浅沟槽隔离区域的最底表面实体接触半导体衬垫。在前述任一实施例中，半导体衬垫包括介于0.5nm至5nm的范围内的厚度。
本揭示内容提供一种半导体装置，半导体装置包括半导体鳍以及半导体衬垫。半导体鳍自基板延伸，半导体鳍包括第一部分以及第二部分，第二部分位于第一部分下方。以及半导体衬垫位于半导体鳍的第二部分的多个侧壁上，其中半导体衬垫包括介于0.5nm至5nm的范围内的第一厚度。在一些实施方式中，半导体装置还包括栅极堆叠体在半导体鳍的多个侧壁及顶表面上，其中栅极堆叠体与半导体衬垫实体接触。
本揭示内容提供一种半导体装置，半导体装置包括半导体鳍、半导体衬垫以及浅沟槽隔离区域。半导体鳍自基板延伸，半导体鳍包括第一部分以及第二部分，第二部分位于第一部分下方。半导体衬垫位于半导体鳍的第二部分的多个侧壁上。以及浅沟槽隔离区域的最顶点及浅沟槽隔离区域的最底表面实体接触半导体衬垫。在一些实施方式中，半导体衬垫包括硅层，硅层在其于横截面图中的最薄点处具有介于0.5nm至5nm的范围内的最小厚度。
前述内容概述了若干实施例的特征，使得本领域通常知识者可更佳地理解本揭露的各个态样。本领域通常知识者应了解，他们可容易地使用本揭露作为设计或修改以用于实现本文中所引入的实施例的相同目的及/或达成相同优势的其他工艺及结构的基础。本领域通常知识者应认识到，此类等效构造并不脱离本揭露的精神及范畴，且在不脱离本揭露的精神及范畴的情况下可在本文中进行各种改变、替换及变更。

Claims (10)

1.一种半导体装置，其特征在于，包括：
一半导体鳍，自一基板延伸，该半导体鳍包括：
一第一部分；以及
一第二部分，位于该第一部分下方；
一半导体衬垫，位于该半导体鳍的该第二部分的多个侧壁上；以及
一浅沟槽隔离区域，邻近于该半导体鳍，其中该浅沟槽隔离区域的一最顶点所处的一平面位于该半导体衬垫的一最顶表面所处的一平面与该半导体鳍的该第一部分的一最底表面所处的一平面之间。
2.如权利要求1所述的半导体装置，其特征在于，其中该半导体鳍的该第二部分的一第一宽度、该半导体衬垫在该半导体鳍的该第二部分的一第一侧壁上的一第二宽度及该半导体衬垫在该半导体鳍的该第二部分的一第二侧壁上的一第三宽度的一总和介于6nm至15nm的一范围内。
3.如权利要求2所述的半导体装置，其特征在于，其中该半导体鳍的该第二部分的该第一宽度大于该半导体鳍的该第一部分的一第四宽度。
4.如权利要求1所述的半导体装置，其特征在于，其中该浅沟槽隔离区域接近于该半导体衬垫的一侧壁的一第一高度大于该浅沟槽隔离区域远离于该半导体衬垫的该侧壁的一第二高度。
5.如权利要求1所述的半导体装置，其特征在于，其中该浅沟槽隔离区域的该最顶点及该浅沟槽隔离区域的一最底表面实体接触该半导体衬垫。
6.如权利要求1至5任一项所述的半导体装置，其特征在于，其中该半导体衬垫包括介于0.5nm至5nm的一范围内的一厚度。
7.一种半导体装置，其特征在于，包括：
一半导体鳍，自一基板延伸，该半导体鳍包括：
一第一部分；以及
一第二部分，位于该第一部分下方；以及
一半导体衬垫，位于该半导体鳍的该第二部分的多个侧壁上，其中该半导体衬垫包括介于0.5nm至5nm的一范围内的一第一厚度。
8.如权利要求7所述的半导体装置，其特征在于，还包括一栅极堆叠体在该半导体鳍的多个侧壁及一顶表面上，其中该栅极堆叠体与该半导体衬垫实体接触。
9.一种半导体装置，其特征在于，包括：
一半导体鳍，自一基板延伸，该半导体鳍包括：
一第一部分；以及
一第二部分，位于该第一部分下方；
一半导体衬垫，位于该半导体鳍的该第二部分的多个侧壁上；以及
一浅沟槽隔离区域，该浅沟槽隔离区域的一最顶点及该浅沟槽隔离区域的一最底表面实体接触该半导体衬垫。
10.如权利要求9所述的半导体装置，其特征在于，其中该半导体衬垫包括一硅层，该硅层在其于一横截面图中的一最薄点处具有介于0.5nm至5nm的一范围内的一最小厚度。
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