JP3218642B2 - 大電流集積回路の配線構造 - Google Patents

大電流集積回路の配線構造

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Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は大電流集積回路の配線構
造に関し、特に、多層配線構造を利用したオン抵抗低減
技術に関する。
【０００２】
【従来の技術】近年のＦＡ，ＯＡ機器などの分野におけ
る小型化，低価格化，高機能化および高信頼化などの実
現は、構成部品のサイズ、機能および性能などの向上に
因るところが大きく、さらに一層の向上が期待される。
たとえば、パーソナルコンピューターなどに搭載される
ハードディスク装置においては、数年の間に２．５イン
チ化から１．８インチ化に小型化されることは確実であ
り、これに用いるＬＳＩに対しては、ドライバ部とコン
トロール部とがワンチップ化され、しかも、ドライバ部
が処理可能な電流として１Ａを超えるものも必要になっ
てくる。かかる状況下にあって、大電流集積回路におけ
るオン抵抗は、ＬＳＩの処理電流とサイズとの関係など
を規定する重要な因子である。
【０００３】ここに、３相モータ駆動用の３相ハーフブ
リッジ回路を有する集積回路を例に、従来の配線構造と
オン抵抗の関係を説明する。この集積回路のハーフブリ
ッジ回路は、図９に示すように、負荷としてのコイル７
１６の各々に対応する第１相〜第３相ハイサイドトラン
ジスタ７０１〜７０３および第１相〜第３相ローサイド
トランジスタ７０４〜７０６によって構成されており、
制御部からの制御信号に基づいて、各トランジスタ７０
１〜７０６がスイッチング動作を行うことによって、た
とえば、一点鎖線で示す電流径路７１７を形成して各コ
イル７１６を順次駆動し、回転に必要なトルクをモータ
に与えるようになっている。ここで、第１相〜第３相ハ
イサイドトランジスタ７０１〜７０３は、寄生抵抗７０
９を有するハイサイド共通端子配線層を介して電源側
（ドレイン電位ＶDD）に導電接続している一方、第１相
〜第３相ローサイドトランジスタ７０４〜７０６は、寄
生抵抗７１０を有するローサイド共通端子配線層を介し
てアース（ソース電位Ｖss）されるが、第１相〜第３相
ローサイドトランジスタ７０４〜７０６のオン抵抗がば
らつく場合など、必要に応じて、電流制御用トランジス
タ７０７を介在させることもある。なお、７１１は電流
制御用トランジスタ７０７とアース端子との間に発生す
る寄生抵抗であり、７１２〜７１４は各相の出力用配線
層の寄生抵抗である。かかる構成の３相ハーフブリッジ
回路において、寄生抵抗７０９〜７１４は、集積回路の
電流容量などに大きな影響を及ぼす。
【０００４】つぎに、大電流集積回路の各構成部分にお
ける配線構造を以下に説明する。
【０００５】まず、大電流集積回路に用いられるＭＯＳ
ＦＥＴの各電極領域（ソース領域およびドレイン領域）
に対する従来の配線構造を説明する。このＭＯＳＦＥＴ
においては、ソース領域が電源側端子に、また、ドレイ
ン領域が出力側端子に接続される。図１０において、出
力用ＭＯＳＦＥＴ１７に対し、そのドレイン領域１６に
は、多層配線構造の下層たる第１出力用配線層１３およ
び上層たる第２出力用配線層１４が並列接続状態で電極
端子１５に導電接続している。一方、ソース領域１８に
は、同様に多層配線構造の下層たる第１電源用配線層１
９および第２電源用配線層２０が並列接続状態で形成さ
れている。このように、第１出力用配線層１３および第
２出力用配線層１４と、第１電源用配線層１９および第
２電源用配線層２０とをそれぞれ並列状態に形成してオ
ン抵抗、特に、電極端子から遠い領域１１に比して高電
流が流入する電極端子１５に近い領域１２と、電極端子
１５との間におけるオン抵抗を低減している。しかしな
がら、この配線構造においては、各出力用配線層１３，
１４および電源用配線層１９，２０のいずれもが、出力
用ＭＯＳＦＥＴ１７の形成領域とは別の領域に形成され
ているため、電源用配線層２０の引回し距離が長く、配
線抵抗が高い。また、配線層の形成領域が占める領域が
広く、小型化にも好ましくない。しかも、この配線構造
に対し、たとえば、出力用配線層１３，１４を単層化し
て、その上方位置に電源用配線層２０を通過させると、
小型化には有利であるが、配線抵抗の上昇を招く。すな
わち、この配線層は、集積密度を犠牲にして配線抵抗が
低減されている。
【０００６】さらに、図１１を参照して、別の配線構造
を説明する。
【０００７】図１１（ａ）にその配線構造の平面、ま
た、図１１（ｂ）にＩ−Ｉ線における断面を示すよう
に、半導体領域８０３の表面側には、ｎ+ 型のドレイン
領域８０６と、ｐ型のベース層８０５の内部のｎ+ 型の
ソース領域８０４と、ゲート電極層８０７とを備えるＦ
ＥＴセルが、それぞれ格子状に配置されている。ここ
で、第１の層間絶縁膜８１１の表面側に形成されたソー
ス配線層８０８がソース用接続孔８０１を介して各ソー
ス領域８０４に導電接続する一方、第２の層間絶縁膜８
１２の表面側に形成されたドレイン配線層８０９がドレ
イン用接続孔８０２を介して各ドレイン領域８０６に導
電接続して、出力用ＭＯＳＦＥＴ８００が構成されてい
る。かかる出力用ＭＯＳＦＥＴ２００において、ドレイ
ン配線層８０９の電極端子側８０９ａから矢印Ａの方向
に電流が流入し、各ドレイン領域８０６，各ソース領域
８０４および各ソース配線層８０８を通ってソース配線
層８０８の電極端子側８０８ａに（矢印Ｂの方向）電流
が流出する。この場合には、ドレイン配線層８０９のう
ち入力端子側８０９ａの方に電流が集中するため、電流
密度の分布の不均一に起因して、出力用ＭＯＳＦＥＴの
２００は、オン抵抗が高いものとなる。この問題を解消
するとしても、各配線層８０８，８０９の配置位置は、
各ＦＥＴセルの配置構造に対応する接続孔の分布に規定
されているため、この構成の配線構造を前提に、各配線
層８０８，８０９の配線抵抗を低減するとすれば、集積
度を犠牲にするか、配線層を厚くする必要がある。しか
しながら、配線層を厚くして配線抵抗を低減する場合に
は、従来の数倍の厚さにする必要があり、平坦性などが
犠牲になるなど、新たな問題が発生する。
【０００８】
【発明が解決しようとする課題】以上のとおり、従来の
配線構造においては、いずれの出力用ＭＯＳＦＥＴ１
７，８００を用いた集積回路においても、オン抵抗が高
く、しかも、オン抵抗を改善すると、他の特性が犠牲に
なるなどの問題点がある。
【０００９】さらに、従来の大電流集積回路において
は、ＭＯＳＦＥＴから負荷側への配線構造などについて
も、オン抵抗に関し、以下の問題点を有している。たと
えば、図１２には、図９のハーフブリッジ回路における
破線領域Ｃで示す回路に対応する配線構造を示してあ
る。第１相ローサイドトランジスタ９０１と第１相ハイ
サイドトランジスタ９０４との間には、第１相出力用配
線層９０９が並列配置され、第２相および第３相ローサ
イドトランジスタ９０２，９０３と第２相および第３相
ハイサイドトランジスタ９０５，９０６との間にも、そ
れぞれ、第２相および第３相出力用配線層９１０，９１
１が並列配置されている。ここで、各トランジスタ９０
１〜９０６の配置順は、いずれも隣接するトランジスタ
が、ローサイドトランジスタ同士またはハイサイドトラ
ンジスタ同士が対向する状態に配置され、それらに隣接
するように、ローサイド共通端子配線層９０７およびハ
イサイド共通端子配線層９０８の端部が屈曲している。
なお、図示を省略してあるが、各ローサイドトランジス
タ９０１〜９０３は、一方の電極領域（ソース領域）が
ローサイド共通端子配線層９０７に導電接続し、他方の
電極領域（ドレイン領域）が各相の出力用配線層９０９
〜９１１に導電接続している。また、各ハイサイドトラ
ンジスタ９０４〜９０６は、一方の電極領域（ドレイン
領域）がハイサイド共通端子配線層９０８に導電接続
し、他方の電極領域（ソース領域）が各相の出力用配線
層９０９〜９１１に導電接続している。さらに、各共通
端子配線層９０７，９０８および各相の出力用配線層９
０９〜９１１は、電源用パッド９１２，ローサイド共通
端子用パッド９１３または出力用パッド９１４〜９１６
を備える。ここで、各共通端子配線層９０７，９０８
は、その形状を屈曲させることにより、各トランジスタ
９０１〜９０６の近傍にまで配置するようにして、それ
らの間の接続に用いた配線層の抵抗を低減している。こ
のため、共通端子配線層９０７，９０８の引き回し距離
が長く、この引回しに起因する配線抵抗が大きいという
逆効果が生じている。たとえば、ドレイン電位ＶDDおよ
びソース電位ＶSSの条件下において、その間に発生する
ＩＣ内部でのオン抵抗を約１Ωに目標設定したにもかか
わらず、配線抵抗だけで、その約５０％を占めているの
が現状である。この問題を解消するために、配線層の厚
さをたとえば約３〜５倍にも厚くする対策、または配線
層の幅を拡張する対策などが考えられるが、これらの対
策を施すと、平坦化への障害，工数の増大，チップ面積
の増大あるいはスクライブライン−パッド間距離の拡大
に起因する配線ワイヤのエッジタッチの発生など、新た
な問題が発生してしまう。
【００１０】以上のとおり、トランジスタ群から電極端
子への配線など、いずれにおいても、従来の配線構造に
はオン抵抗が高いという問題がある一方で、それを解消
するために対策を施すと、集積度などが犠牲になってし
まうものであった。
【００１１】以上の問題点に鑑みて、本発明の課題は、
他の配線層の非形成領域を利用して、多層配線構造を構
成する配線層を最適位置に配置することによって、集積
回路の集積度などを犠牲とすることなく、オン抵抗を低
減可能な大電流集積回路の配線構造を実現することにあ
る。
【００１２】
【課題を解決するための手段】上記課題を解決するため
に、本発明に係る大電流集積回路の配線構造において講
じた手段は、他の特性を犠牲にすることなく、配線層の
非形成領域を設けて、電極領域と配線層、または配線層
同士の交差配線構造を形成することである。
【００１３】まず、第１の手段として、トランジスタの
電極領域と電極端子との配線構造としては、半導体領域
の表面側に形成された出力用トランジスタについて、そ
の第１電極領域には多層配線構造を構成する下層側であ
って該第１電極領域の表面積より面積が大きい第１配線
層が導電接続すると共に、この第１電極領域の表面のう
ち、第１配線層が導電接続する電極端子側の表面領域の
上方位置では、上層側で電極端子に導電接続する第２配
線層が第１配線層表面に導電接続しており、その他の表
面領域に対応する前記第１配線層の上方位置に、出力用
トランジスタの第２電極領域に導電接続し当該第２電極
領域の表面積より面積が大きい下層側の第３配線層を介
して導電接続する上層側の第４配線層が形成され、この
第４配線層は第３配線層のほぼ全域に導電接続している
ことを特徴とする。
【００１４】また、第２の手段としてのトランジスタの
電極領域と電極端子との配線構造としては、半導体領域
の表面側に形成された出力用トランジスタに対し、その
第１電極領域には多層配線構造を構成する下層側の第１
配線層が層間絶縁膜の接続孔を介して導電接続し、その
第２電極領域には上層側の第２配線層が層間絶縁膜の接
続孔を介して導電接続しており、第１配線層が導電接続
する電極端子側の領域において、第２電極領域の上方位
置の層間絶縁膜の一部が第２配線層が対応する接続孔の
非形成領域とされ、この非形成領域を利用して、第１配
線層が第２電極領域の上方位置を通過していることであ
る。
【００１５】つぎに、各トランジスタの電極端子と他の
領域との配線構造において講じた手段（第３の手段）
は、半導体領域の表面側に形成されて高電位が印加され
るべきハイサイドトランジスタおよび低電位が印加され
るべきローサイドトランジスタからなるトランジスタ対
を各負荷に対応してｎ対備えるｎ相のハーフブリッジ回
路を有する大電流集積回路において、いずれの相のハイ
サイドトランジスタおよびローサイドトランジスタも行
方向に形成された状態で、各相のトランジスタ対が列方
向に形成されており、それらの表面側には、出力用パッ
ドをそれぞれ備える各相の出力用配線層が行方向に延び
て、各相毎のハイサイドトランジスタおよびローサイド
トランジスタの一方側の電極領域に導電接続していると
共に、共通端子用パッドを備えるハイサイド共通端子配
線層およびローサイド共通端子配線層がそれぞれ列方向
に延びて、対応する各トランジスタの他方側の電極領域
に導電接続しており、ハイサイド共通配線層およびロー
サイド共通配線層と、出力用配線層とは交差型多層配線
構造を形成していることである。
【００１６】
【００１７】ここで、共通端子用パッドおよび出力用パ
ッドは、各配線層の端部に形成されてトランジスタの形
成領域の最外周側に位置するようにして、多ピン化を容
易することが好ましい。また、ハイサイドトランジスタ
およびローサイドトランジスタのスイッチング動作を制
御すべき制御回路が、これらのトランジスタと同一半導
体基板上に形成されている場合には、この制御回路の入
出力用パッドが共通端子用パッドまたは出力用パッドに
隣接する領域に形成されていることが、多ピン化をすす
める上で望ましい。
【００１８】
【作用】トランジスタの電極領域への配線構造につい
て、第１の手段を講じた配線構造においては、出力用ト
ランジスタの第１電極領域には多層配線構造を構成する
下層側の第１配線層が導電接続すると共に、この第１電
極領域の表面側のうち、第１配線層が導電接続する電極
端子側の領域には上層側の第２配線層が電極端子に導電
接続する状態で導電接続しているが、その他の領域の第
１配線層の上方位置には、第２配線層が形成されていな
い状態にあるため、出力用トランジスタの第２電極領域
に導電接続する第４配線層を交差配線構造として配置し
ているので、配線層の形成領域が狭い。ここで、配線層
のうち電極端子側に近い領域には、大きな電流が流れる
ため、この領域の配線構造によって集積回路の電流容量
が規定されるが、この領域には並列接続された第１配線
層および第２配線層で導電接続が行われるため、電流集
中がなく、大電流集積回路のオン抵抗を低減することが
できる。特に、第１電極領域には当該第１電極領域の表
面積より面積が大きい第１配線層が導電接続している一
方、第２電極領域には当該第２電極領域の表面積より面
積が大きい下層側の第３配線層が導電接続すると共に、
この第４配線層は第３配線層のほぼ全域に導電接続して
いるため、電極領域の接触抵抗の低減ばかりではなく、
配線のオン抵抗を低減できる。
【００１９】同じく、トランジスタの電極領域への配線
構造に対し、第２の手段を講じた配線構造においては、
多層配線構造を構成する第１配線層および第２配線層の
うち、第２配線層に対応する接続孔の非形成領域を利用
して第１配線層の形成領域が確保されている。ここで、
接続孔の非形成領域を設けることは、接続面積の縮小と
なって、電流が局部的に集中しやすくなるが、本発明に
おいては、第１配線層が導電接続する電極端子側の領
域、すなわち、第２の配線層が導電接続する電極端子側
とは反対側の領域が、第２配線層に対応する接続孔の非
形成領域とされ、通過する電流がもとより少なく、オン
抵抗に関与しにくい領域に接続孔の非形成領域が設けら
れているため、オン抵抗が増大することがない。それ
故、集積密度を高く保持すると共に、平坦性も確保した
状態のままで、大集積回路の許容電流を向上させること
ができる。
【００２０】一方、各トランジスタと各配線層との配線
構造に、第３の手段を講じた配線構造においては、ハイ
サイドトランジスタおよびローサイドトランジスタが格
子状に配置され、これらに対し、列方向に延びるハイサ
イド共通端子配線層およびローサイド共通端子配線層
と、行方向に延びる出力用配線層相とが交差型多層配線
構造を形成しているため、互いの配線層同士が形成領域
を規制し合うことなく、最短距離での配線、すなわち、
高集積化配線が可能になっている、それ故、集積密度を
高く保持したままで、集積回路のオン抵抗を低減するこ
とができる。
【００２１】
【００２２】
【実施例】つぎに、添付図面に基づいて、本発明の実施
例に係る配線構造を説明する。
【００２３】〔実施例１〕図１は本発明の実施例１に係
るＭＯＳＦＥＴに対する配線構造の平面図、図２はその
主要部の断面図である。このＭＯＳＦＥＴにおいては、
ソース領域が電源側端子に、ドレイン領域が出力側端子
に接続される。ここで、実施例１は本発明において講じ
た第１の手段を利用した配線構造の一実施例である。
【００２４】これらの図において、半導体領域の表面側
に形成された出力用ＭＯＳＦＥＴ２０に対し、そのドレ
イン領域２６（第１電極領域）には、アルミニウム多層
配線構造の下層側を形成している第１出力用配線層２３
（第１配線層）が第１層目の層間絶縁膜の接続孔（図示
せず）を介して導電接続し、この第１出力用配線層２３
は、電極端子２５に導電接続している。さらに、ドレイ
ン領域２６のうち、電極端子２５に近い第１領域２２を
含むように、多層配線構造の上層側たる第２出力用配線
層２４（第２配線層）が、図２に示すように、層間絶縁
膜３１の接続孔３１ａを介して、第１出力用配線層２３
の表面の第１領域２２に対応する領域に導電接続し、こ
の第２出力用配線層２４も電極端子２５に導電接続して
いる。このため、第１領域２２は、並列に接続状態にあ
る第１出力用配線層２３および第２出力用配線層２４に
よって２重に電極端子２５に導電接続する。これに対
し、ドレイン領域２６のうち、第１領域２２の他の領
域、すなわち、電極端子２５から遠い第２領域２１は第
１出力用配線層２４のみを介して、電極端子２５に導電
接続する状態にある。すなわち、第２領域２１の上方位
置は、第２出力用配線層２４の非形成領域になってい
る。
【００２５】一方、ソース領域２８（第２電極領域）に
は、多層配線構造の下層側たる第１電源用配線層２９
（第３配線層）が、層間絶縁膜の接続孔を介して導電接
続している。さらに、第１電源用配線層２９の表面に
は、多層配線構造の上層側たる第２電源用配線層３０
（第４配線層）が、張出部分３０ａをもって、層間絶縁
膜３１の接続孔を介して導電接続しており、さらに、電
源端子の側に延びている。ここで、第２電源用配線層３
０は、図２に示すように、ドレイン領域２６の第２領域
２１の上方位置を通っており、第２電源用配線層３０と
第１出力用配線層２３とは、層間絶縁膜３１を介して交
差配線構造になっている。
【００２６】このように、本例の配線構造においては、
各配線層２３，２４，２９，３０は、いずれも、出力用
ＭＯＳＦＥＴ２０の形成領域の範囲内に形成されてお
り、その領域から不必要にはみ出していない。従って、
集積回路の高集積化が実現されている。ここで、本例に
おいては、ドレイン領域２６のうち、電極端子２５に近
い側の第１領域２２は、第１出力用配線層２３および第
２出力用配線層２４によって２重に電極端子２５に導電
接続する状態にあるが、電極端子２５から遠い第２領域
２１は第１出力用配線層２４のみを介して電極端子２５
に導電接続する状態にある。それでも、この配線構造を
採用した集積回路においては、オン抵抗が低いままであ
る。その理由は、２重配線構造で電極端子２５に導電接
続する第１領域２２は、電極端子２５に近いため、他の
領域、例えば、第２領域２１の側を通過するソース−ド
レイン間電流も通過するため、動作時における電流の流
入が大きい。これに対し、第２領域２１では、この領域
側を通過するソース−ドレイン間電流のみが通過するた
め、動作時における電流の流入が小さい。すなわち、第
１領域２２は高電流領域であるのに対し、第２領域２１
は低電流領域であるため、この出力用ＭＯＳＦＥＴ２０
における配線抵抗に起因するオン抵抗は、第１領域２２
と電極端子２５との間に配置された第１および第２出力
用配線層２３，２４の配線抵抗に規定され、第２領域２
１を２重配線構造にしても、オン抵抗への改善効果が小
さい。逆に、第２領域２１の上方位置に第２出力用配線
層２３を形成することは、出力用配線層３０の形成位置
を制限することになる結果、出力用配線層３０を引き回
す必要性を招く。これに対し、本例では、必要領域のみ
を２重配線構造として、ドレイン領域２６の上方位置に
第２出力用配線層２３の非形成領域を設けることによっ
て、交差配線構造を実現可能としている。従って、高集
積化を妨げることなく、低抵抗配線が可能になってい
る。しかも、張出部分３０ａの張出距離も圧縮している
ので、配線抵抗が低減され、集積回路のオン抵抗が低
い。
【００２７】〔実施例２〕図３（ａ）は実施例２に係る
出力用ＭＯＳＦＥＴへのアルミニウム配線構造の平面
図、図３（ｂ）はそのII−II線における断面図である。
ここで、実施例２は本発明において講じた第２の手段を
利用した配線構造の一実施例である。
【００２８】これらの図に示すように、半導体領域１０
３の表面側には、ｐ型のベース層１０５の内部に形成さ
れたｎ+ 型のソース領域１０４（第１電極領域）と、ｎ
+ 型のドレイン領域１０６（第２電極領域）と、ゲート
電極層１０７とを備えるＤＭＯＳ構造のＦＥＴセルが、
それぞれ格子状に配置されている。かかるＦＥＴセルに
対し、第１の層間絶縁膜１１１の表面側に形成されたソ
ース配線層１０８（第１配線層）がソース用接続孔１０
１を介して所定のソース領域１０４に導電接続する一
方、第２の層間絶縁膜１１２の表面側に形成されたドレ
イン配線層１０９（第２配線層）がドレイン用接続孔１
０２を介して所定のドレイン領域１０６に導電接続し
て、出力用ＭＯＳＦＥＴ１００が構成されている。
【００２９】ここで、出力用ＭＯＳＦＥＴ１００のソー
ス−ドレイン間電流は、ドレイン配線層１０９に対し
て、矢印Ｄの方向に電流が流入し、各ドレイン接続孔１
０２，ドレイン領域１０６，ソース領域１０４および各
ソース用接続孔１０１を介して、ソース配線層１０８か
ら矢印Ｅの方向の電流が流出する。従って、ドレイン配
線層１０９のうち電極端子側１０９ａおよびソース配線
層１０８の電極端子側１０８ａの方に電流が集中しやす
いが、本例では、出力用ＭＯＳＦＥＴ１００におけるド
レイン配線層１０９およびソース配線層１０８の各ＦＥ
Ｔセルへの接続密度は、この電流集中によるオン抵抗の
増大を緩和可能な分布になっている。すなわち、層間絶
縁膜の接続孔が形成されていない非接続ドレイン領域１
１３を所定の分布で設けることによって、図３（ａ）に
向かって右側領域であるドレイン配線層１０９の電極端
子側１０９ａでは、他方側領域に比してドレイン用接続
孔１０２の形成密度を相対的に高密度化する一方、図３
（ａ）に向かって左側領域であるソース配線層１０８の
電極端子側１０８ａでは、他方側領域に比してソース用
接続孔１０１の形成密度を相対的に高密度化することに
よって、高電流領域における配線層の配線抵抗を低く維
持している。ここで、ソース配線層１０８の形成領域
は、ドレイン用接続孔１０２の形成によって規制される
関係にあるが、非接続ドレイン領域１１３、すなわち、
ドレイン用接続孔１０２の非形成領域を設けることによ
って、ソース配線層１０８の形成領域に対する制限を緩
和し、ソース配線層１０８をドレイン領域１０６の直上
位置にまで拡張している。
【００３０】従って、本例の配線構造においては、各接
続孔１０１，１０２の形成分布を高電流領域側で高密度
化すると共に、ドレイン用接続孔１０２の非形成領域を
利用して非接続ドレイン領域１１３の上方位置にソース
配線層１０８の形成領域を拡張しているため、ドレイン
配線層１０７およびソース配線層１０８のいずれにおい
ても電流集中によるオン抵抗の増大が生じない。よっ
て、高集積密度のままで、オン抵抗を低減し、集積回路
の電流容量を改善することが可能である。
【００３１】〔実施例３〕実施例２の出力用ＭＯＳＦＥ
Ｔと同様に、層間絶縁膜を介しての接続構造を最適化し
た配線構造は、以下に述べるように、ストライプ・ソー
ス構造のＭＯＳＦＥＴにも応用できる。
【００３２】図４（ａ）は実施例３の出力用ＭＯＳＦＥ
Ｔへの配線構造の平面図、図４（ｂ）はその III−III
線のおける断面図である。
【００３３】これらの図において、ｐ型の半導体基板２
１５の表面側には、ｎ+ 型の埋込層２１４と、その表面
に形成された島状のｎ型のエピタキシャル形成領域２０
３とを有し、エピタキシャル形成領域２０３の表面側に
形成されたｐ型のベース層２０５およびストライプ型の
ｎ型のソース領域２０４（第１電極領域）と、ｎ+ 型の
ドレイン領域２０６（第２電極領域）と、ゲート電極層
２０７とによってＭＯＳＦＥＴが形成されている。これ
らの表面側には第１の層間絶縁膜２１０が形成されてお
り、その表面側には、多層配線構造の下層を構成するソ
ース配線層２０８（第１配線層）が形成され、ソース配
線層２０８は第１の層間絶縁膜２１０のソース用接続孔
２０１を介してソース領域２０４に導電接続している。
さらに、それらの表面側には、第２の層間絶縁膜２１２
が形成されており、その表面側には、多層配線構造の上
層を構成するドレイン配線層２０９（第２配線層）が形
成され、ドレイン配線層２０９は第１の層間絶縁膜２１
０および第２の層間絶縁膜２１２に形成されたドレイン
用接続孔２０２（ドレイン用接続孔２０２ａ，２０２
ｂ，２０２ｃ）を介してドレイン領域２０６に導電接続
している。かかる構造のＭＯＳＦＥＴが集積されて、大
電流集積回路の出力用ＭＯＳＦＥＴ２００が形成されて
おり、図４（ｂ）には、そのうちの一部が示されてい
る。
【００３４】この出力用ＭＯＳＦＥＴ２００において、
ドレイン側の電極端子２００ａは図１（ａ）に向かって
左上側に、ソース側の電極端子２００ｂは右下側に配置
されており、電流は上方から下方へ、かつ、左側から右
側に向かって流入する。従って、ドレイン配線層２０９
では左上側、ソース配線層２０８では右下側に高電流が
集中する構造になっている。すなわち、電極端子２００
ａ，２００ｂが形成されている側の領域が高電流領域に
なる。この電流分布に対応できるように、本例において
は、ドレイン配線層２０９とドレイン領域２０６との接
続構造において、ドレイン用接続孔２０２ａ，２０２
ｂ，２０２ｃのうち、ドレイン用接続孔２０２ｂ，２０
２ｃの開口面積は、ドレイン用接続孔２０２ａに比して
小さく、いずれも電極端子２００ａの側（左側）に偏っ
て開口され、他端側（右側）は開口されていない状態の
ドレイン層表面の非開口領域２１３ｂ，２１３ｃになっ
ているが、電極端子２００ａに近い領域では、ドレイン
領域２０６がドレイン配線層２０９に直接に導電接続す
る領域を充分広く確保している。さらに、本例において
は、ドレイン用接続孔２０２ｂ，２０２ｃの非形成領域
を利用して、ソース配線層２０８がドレイン領域２０６
の上方位置にまで形成され、電極端子２００ｂに近い領
域では、ソース配線層２０８の形成領域が拡張されてい
る。従って、ドレイン配線層２０９およびソース配線層
２０８は、いずれも、高集積化された回路構成のなかに
あっても、電極端子２００ａ，２００ｂの側での形成領
域が充分確保されているため、ドレイン配線層２０９お
よびソース配線層２０８の電極端子２００ａ，２００ｂ
の側に電流が集中しても、オン抵抗の増大が発生せず、
集積回路の許容電流の増大が可能である。
【００３５】しかも、ドレイン用接続孔の非開口領域２
１３ｂ，２１３ｃの直下の電流は、ドレイン領域２０６
を通ってドレイン配線層２０９に流入するため、いずれ
のＭＯＳＦＥＴにおいても、各部位がＦＥＴとしての機
能を発揮するので、かかる配線構造に非開口領域２１３
ｂ，２１３ｃを形成したことが、ＭＯＳＦＥＴの特性を
低下させることがない。
【００３６】〔実施例４〕つぎに、大電流集積回路にお
ける各構成要素間に対する配線構造の実施例を、図９に
示したハーフブリッジ回路を例として説明する。ここ
で、実施例４は本発明において講じた第３の手段を利用
した配線構造の一実施例である。
【００３７】図５は本発明の実施例４に係るアルミニウ
ム多層配線構造の平面図である。
【００３８】この図に示すように、各負荷に対応するハ
イサイドトランジスタ３０１〜３０３およびローサイド
トランジスタ３０４〜３０６は、いずれも、ハイサイド
トランジスタおよびローサイドトランジスタが対になっ
て、行方向に配置されていると共に、各相のトランジス
タ対は列方向に配置されている。また、第１相ハイサイ
ドトランジスタ３０１の一方側の電極領域（ソース領
域）およびローサイドトランジスタ３０４の一方側の電
極領域（ドレイン領域）に対しては、行方向に配置され
た第１相出力用配線層層３０９が、層間絶縁膜の接続孔
を介して導電接続しており、その端部には、第１相出力
用パッド３１４を有している。同様に、第２相および第
３相ハイサイドトランジスタ３０２，３０３の一方側の
電極領域（ソース領域）およびローサイドトランジスタ
３０５，３０６の一方側の電極領域（ドレイン領域）に
対しても、同様に、行方向に配置された第２相および第
３相出力用配線層層３１０，３１１が導電接続してお
り、それらの端部には、第１相出力用パッド３１５，第
２相出力用パッド３１６を有している。ここで、各出力
用配線層層３０９〜３１１は、多層配線構造の下層を構
成している。さらに、各ハイサイドトランジスタ３０１
〜３０３の他方側の電極領域（ソース領域）に対して
は、列方向に延びるハイサイド共通端子配線層３０８
が、層間絶縁膜の接続孔を介して導電接続しており、そ
の端部には、ハイサイド共通端子用パッド３１２を有す
る。同様に、各ローサイドトランジスタ３０４〜３０６
の他方側の電極領域（ドレイン領域）に対しても、列方
向に配置されたローサイド共通端子配線層３０７が導電
接続しており、その端部には、ローサイド共通端子用パ
ッド３１３を有している。ここで、各共通端子配線層３
０７，３０８は多層配線構造の上層を構成し、上層側と
下層側の配線層は交差型多層配線構造を形成している。
【００３９】以上のとおり、本例においては、図１２に
示した配線構造のように各トランジスタ３０１〜３０６
を並列配置するのではなく、行方向および列方向に各ト
ランジスタ３０１〜３０６を格子状に配置し、これらに
対し行方向に配置された各出力用配線層３０９〜３１１
および列方向に配置された各共通端子配線層３０７，３
０８が導電接続するようになっている。このため、配線
層３０９〜３１１，３０７，３０８の引き回し距離が短
くなっているので、配線層抵抗が小さく、オン抵抗が低
減する。それ故、配線抵抗の低減を目的に、配線層層の
厚さや幅を拡大することによる平坦化への障害や工数の
増大、あるいはチップ面積の増大やスクライブライン−
パッド間距離の拡大に起因するワイヤ配線への問題など
も解消できる。
【００４０】〔参考例１〕 つぎに、図１２に示した各トランジスタの並列配置構造
に対する本発明の参考例１に係る配線構造を説明する。
【００４１】図６は本発明の参考例１に係るアルミニウ
ム配線構造の平面図である。
【００４２】この図に示すように、第１相ローサイドト
ランジスタ４０１と第１相ハイサイドトランジスタ４０
４との間には、第１相出力用配線層４０９が並列配置さ
れ、第２相および第３相ローサイドトランジスタ４０
２，４０３と第２相および第３相ハイサイドトランジス
タ４０５，４０６との間にも、それぞれ、第２相および
第３相出力用配線層４１０，４１１が並列配置されてい
る。ここで、各トランジスタ４０１〜４０６の配置順
は、いずれも隣接するトランジスタが、ローサイドトラ
ンジスタ同士またはハイサイドトランジスタ同士が対向
する状態に配置されている。また、第１相ハイサイドト
ランジスタ４０４と第２相ハイサイドトランジスタ４０
５との間には、接続用パッド４１９ａおよび電源用パッ
ド４１２を有する電源配線層４０８ａ（ハイサイド共通
配線層）が配置され、第３相ハイサイドトランジスタ４
０６に隣接する位置にも、接続用パッド４１９ｂを有す
る電源配線層４０８ｂが配置されている。同様に、第２
相ローサイドトランジスタ４０２と第３相ローサイドト
ランジスタ４０３との間には、接続用パッド４１９ｃお
よびローサイド共通端子用パッド４１３を有するローサ
イド共通端子配線４０７ａが配置され、第１相ローサイ
ドトランジスタ４０１に隣接する位置にも、接続用パッ
ド４１９ｄを有する電源配線層４０７ｂが配置されてい
る。ここで、電源配線層４０８ａ，４０８ｂと各ハイサ
イドトランジスタ４０４〜４０６とは接続配線層４２０
ａ，４２０ｂ（破線で示す）によって導電接続し、ロー
サイド共通端子配線４０７ａ，４０７ｂと各ハイサイド
トランジスタ４０４〜４０６とは接続配線層４２０ｃ，
４２０ｄ（破線で示す）によって導電接続している。
【００４３】本例においては、図１２に示した従来例と
異なり、電源配線層４０８ａ，４０８ｂおよびローサイ
ド共通端子配線４０７ａ，４０７ｂは、各トランジスタ
４０１〜４０６の形成領域の周囲に引き回された状態に
形成されておらず、各トランジスタ４０１〜４０６と並
列配置された状態にあり、離間配置された電源配線層４
０８ａ，４０８ｂ同士は、それらの接続用パッド４１９
ａ，４１９ｂの間に配線された電源配線用ワイヤ４１７
によって導電接続する状態になっており、同様に、ロー
サイド共通端子配線４０７ａ，４０７ｂ同士も、それら
の接続用パッド４１９ｃ，４１９ｄの間に配線されたロ
ーサイド共通端子配線用ワイヤ４１８によって導電接続
された状態にある。すなわち、各配線層と電源配線用ワ
イヤ４１７とは交差配線構造になっている。従って、電
源配線層およびローサイド共通端子配線を引き回して配
線した場合のような配線抵抗の増大がない。また、抵抗
値を自由に選択可能なワイヤ配線構造を採用しているの
で、配線抵抗が低く、オン抵抗の低減が可能になってい
る。しかも、各相の出力用配線層４０９〜４１１に形成
された各相の出力用パッド４１４〜４１６，電源配線層
４０８ｂに形成された電源用パッド４１２およびローサ
イド共通端子配線４０７ｂに形成されたローサイド共通
端子用パッド４１３は、いずれも最外周縁に配置されて
いるため、チップを多ピン化する場合にも、ワイヤ配線
距離を短くすることが可能である。また、出力用パッド
４１４〜４１６，電源用パッド４１２およびローサイド
共通端子用パッド４１３は、それぞれ所定の間隔をもっ
て位置しているため、ワイヤ配線に適した構造になって
いる。
【００４４】〔参考例２〕 つぎに、実施例４または参考例１の配置構造などを利用
して、ワンチップ上に形成された駆動部たる大電流出力
回路およびその論理制御回路の各パッドの配置関係に関
する本発明の参考例２を説明する。
【００４５】図７は参考例２に係る大電流出力集積回路
の配線構造の平面図である。
【００４６】この図に示すように、本例においては、各
相の出力用トランジスタ５０１が、それらの間に各相の
出力用配線層５０２を配置した状態で並列配置されてい
る。
【００４７】そして、実施例４または参考例１に示した
配線構造など、たとえば、フルブリッジ回路に対しても
実施例４または参考例１に示した配線構造を応用するこ
とによって、それらの周囲には電源配線層などが配置さ
れておらず、その一方端側に各出力用配線層５０２の出
力用パッド５０３が形成されている。また、これらの回
路を制御するための論理制御回路に対し、ポリシリコン
などからなる制御部用配線５０６を介して導電接続する
制御部入出力用パッド５０４は、各出力用パッド５０３
に隣接するように配置されている。ここで、各出力用パ
ッド５０３および制御部入出力用パッド５０４は、半導
体基板のチップ端５０５の側に形成されている。
【００４８】かかる構成の配線構造においては、実施例
４または参考例１の配線構造を採用しているため、各出
力用トランジスタ５０１が配置された領域の周囲には、
図１２に示した従来の配線構造のような電源配線層また
はローサイド共通端子配線が配置されていないため、制
御部入出力用パッド５０４の配置位置に対する制限がな
く、チップ端５０５の近傍に配置できる。従って、実施
例４または参考例１で得られる効果に加えて、多ピン化
するときのワイヤ間隔を短くできるという効果も奏す
る。
【００４９】〔参考例３〕 つぎに、参考例２におけるパッドの配置構造に代えて、
出力用パッドと制御部入出力用パッドとを一方方向に直
列配置した構造のものを、本発明の参考例３として説明
する。本例においても、実施例４または参考例１のよう
に、各トランジスタの配置領域の周囲には、電源配線層
またはローサイド共通端子配線が配置されていないこと
を利用する。
【００５０】図８は参考例３に係る大電流出力集積回路
用の配線構造の平面図であり、出力用トランジスタ６０
１の表面側に出力用配線層６０２が形成されており、出
力用配線層６０２は、多層配線構造の下層側を構成して
いる。また、その端部には、出力用パッド６０３が形成
され、その両側に、制御部に対し制御部用配線６０５を
介して導電接続されている制御部入力用パッド６０４が
配置されている。
【００５１】かかる構成の配線構造においても、実施例
４または参考例１の配線構造を利用しているため、各出
力トランジスタ６０１が配置された領域の周囲に電源配
線層などが配置されていないため、制御部入力用パッド
６０４の配置位置に対する制限がなく、制御部入力用パ
ッド６０４および出力用パッド６０３をチップ端６０６
の近傍に配置できる。従って、実施例４または参考例１
で得られる効果に加えて、参考例２と同様に、多ピン化
するときのワイヤ間隔を短くできるという効果も奏す
る。
【００５２】以上のとおり、実施例１ないし実施例４の
いずれの実施例においても、配線層に規制する寄生抵抗
が低減されているため、大電流集積回路におけるオン抵
抗の低減が実現され、許容電流の増大を図ることができ
る。
【００５３】なお、本実施例はいずれも一実施例を示す
ものであり、たとえば、実施例１ないし実施例３と、実
施例４または参考例１とを組み合わせた配線構造、それ
らの配線構造と参考例２または参考例３を組み合わせた
配線構造などを採用してもよい。
【００５４】
【発明の効果】以上のとおり、本発明においては、出力
用トランジスタの第１電極領域のうち、第１配線層が導
電接続する電極端子側の電極領域にのみ２重配線構造と
し、他の領域の上方位置を利用して交差配線構造を形成
している。従って、本発明によれば、高電流領域のみを
２重配線構造にして、電流集中によるオン抵抗の増大を
抑制しながら、交差配線構造を可能としているため、高
集積化を損なうことなく、集積回路の配線層のオン抵抗
を低減できる。特に、第１電極領域には当該第１電極領
域の表面積より面積が大きい第１配線層が導電接続して
いる一方、第２電極領域には当該第２電極領域の表面積
より面積が大きい下層側の第３配線層が導電接続すると
共に、この第４配線層は第３配線層のほぼ全域に導電接
続しているため、電極領域の接触抵抗の低減ばかりでは
なく、配線のオン抵抗を低減できる。
【００５５】また、出力用トランジスタの各電極領域に
導電接続する第１配線層および第２配線層のうち、第１
配線層が導電接続する電極端子の側において、第２電極
領域に対応する接続孔の非形成領域を利用して、第１配
線層の形成領域が形成されている場合にも、集積度を低
下させることなく、トランジスタへの配線構造のオン抵
抗を低減でき、集積回路の許容電流の向上が実現でき
る。
【００５６】
【図面の簡単な説明】
【図１】本発明の実施例１に係る出力用ＭＯＳＦＥＴに
対する配線構造を示す平面図である。
【図２】図１に示す大電流集積回路の配線構造の要部を
示す断面図である。
【図３】（ａ）は本発明の実施例２に係る出力用ＭＯＳ
ＦＥＴに対する配線構造を示す平面図、（ｂ）はそのII
−II線における断面図である。
【図４】（ａ）は本発明の実施例３に係る出力用ＭＯＳ
ＦＥＴに対する配線構造を示す平面図、（ｂ）はその I
II−III 線における断面図である。
【図５】本発明の実施例４に係る大電流集積回路の配線
構造を示す平面図である。
【図６】本発明の参考例１に係る大電流集積回路の配線
構造を示す平面図である。
【図７】本発明の参考例２に係る大電流集積回路の配線
構造の一部を示す平面図である。
【図８】本発明の参考例３に係る大電流集積回路の配線
構造の一部を示す平面図である。
【図９】ハーフブリッジ回路を有する大電流集積回路の
回路図である。
【図１０】従来の出力用ＭＯＳＦＥＴに対する配線構造
の平面図である。
【図１１】（ａ）は従来の別の出力用ＭＯＳＦＥＴに対
する配線構造の平面図、（ｂ）はそのＩ−Ｉ線における
断面図である。
【図１２】従来の大電流集積回路における配線構造の平
面図である。
【符号の説明】
２０，１００・・・出力用ＭＯＳＦＥＴ ２１・・・第２領域 ２２・・・第１領域 ２３・・・第１出力用配線層 ２４・・・第２出力用配線層 ２５，１００ａ，１００ｂ・・・電極端子 ２６，１０６，２０６・・・ドレイン領域 ２８，１０４，２０４・・・ソース領域 ２９・・・第１電源用配線層 ３０・・・第２電源用配線層 １０１，２０１・・・ソース用接続孔 １０２，２０２，２０２ａ，２０２ｂ，２０２ｃ・・・
ドレイン用接続孔 １０８，２０８・・・ソース配線層（第１配線層） １０９，２０９・・・ドレイン配線層（第２配線層） １１３・・・非接続ドレイン領域 ２１３ｂ，２１３ｃ・・・非開口領域 ３０４，４０１・・・第１相ローサイドトランジスタ ３０５，４０２・・・第２相ローサイドトランジスタ ３０６，４０３・・・第３相ローサイドトランジスタ ３０１，４０４・・・第１相ハイサイドトランジスタ ３０２，４０５・・・第２相ハイサイドトランジスタ ３０３，４０６・・・第３相ハイサイドトランジスタ ３０９，４０９・・・第１相出力用配線層 ３１０，４１０・・・第２相出力用配線層 ３１１，４１１・・・第３相出力用配線層 ３０７，４０７ａ，４０７ｂ・・・ローサイド共通端子
配線層 ３０８・・・ハイサイド共通端子配線層 ４０８ａ，４０８ｂ・・・電源配線層（ハイサイド共通
端子配線層）
フロントページの続き (56)参考文献 特開 平２−82554（ＪＰ，Ａ) 特開 昭61−148881（ＪＰ，Ａ) 特開 昭60−157238（ＪＰ，Ａ) 特開 昭49−45360（ＪＰ，Ａ) 特開 平２−211062（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/28 - 21/288 H01L 21/3205 - 21/3213 H01L 21/768 H01L 29/78

Claims (3)

    (57)【特許請求の範囲】
  1. 【請求項１】 半導体領域の表面側に形成された出力用
    トランジスタについて、その第１電極領域には多層配線
    構造を構成する下層側であって該第１電極領域の表面積
    より面積が大きい第１配線層が導電接続すると共に、こ
    の第１電極領域の表面のうち、前記第１配線層が導電接
    続する電極端子側の表面領域の上方位置では、前記電極
    端子に導電接続する上層側の第２配線層が前記第１配線
    層表面に導電接続しており、その他の表面領域に対応す
    る前記第１配線層の上方位置に、前記出力用トランジス
    タの第２電極領域に導電接続し当該第２電極領域の表面
    積より面積が大きい下層側の第３配線層を介して導電接
    続する上層側の第４配線層が形成され、この第４配線層
    は第３配線層のほぼ全域に導電接続していることを特徴
    とする大電流集積回路の配線構造。
  2. 【請求項２】 半導体領域の表面側に形成された出力用
    トランジスタに対し、その第１電極領域には多層配線構
    造を構成する下層側の第１配線層が層間絶縁膜の接続孔
    を介して導電接続し、その第２電極領域には上層側の第
    ２配線層が層間絶縁膜の接続孔を介して導電接続してお
    り、前記第１配線層が導電接続する電極端子側の領域に
    おいて、前記第２電極領域の上方位置の層間絶縁膜の一
    部が前記第２配線層が対応する接続孔の非形成領域とさ
    れ、この非形成領域を利用して、前記第１配線層が前記
    第２電極領域の上方位置に拡張して形成されていること
    を特徴とする大電流集積回路の配線構造。
  3. 【請求項３】 半導体領域の表面側に形成されて高電位
    が印加されるべきハイサイドトランジスタおよび低電位
    が印加されるべきローサイドトランジスタからなるトラ
    ンジスタ対を各負荷に対応してｎ対備えるｎ相のハーフ
    ブリッジ回路を有する大電流集積回路において、いずれ
    の相のハイサイドトランジスタおよびローサイドトラン
    ジスタも行方向に形成された状態で、各相のトランジス
    タ対が列方向に形成されており、それらの表面側には、
    出力用パッドをそれぞれ備える各相の出力用配線層が行
    方向に延びて、各相毎のハイサイドトランジスタおよび
    ローサイドトランジスタの一方側の電極領域に導電接続
    していると共に、共通端子用パッドを備えるハイサイド
    共通端子配線層およびローサイド共通端子配線層がそれ
    ぞれ列方向に延びて、対応する各トランジスタの他方側
    の電極領域に導電接続しており、前記ハイサイド共通配
    線層およびローサイド共通配線層と、前記出力用配線層
    とは交差型多層配線構造を形成していることを特徴とす
    る大電流集積回路の配線構造。
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