JP2577729B2 - 論理ゲート - Google Patents

Description

【発明の詳細な説明】 産業上の利用分野 本発明は、インバータを組み合わせた論理ゲートに関
する。

従来の技術及び問題点 半導体基板の表面に沿つて水平方向に部品が半導体基
板内に形成される様な現在の集積回路製造方法は、この
様にして形成される装置の寸法を縮小する点で越え難い
限界に近づきつつある。写真製版方法は、紫外線でも、
そのフリンジ効果によつて制約を受ける様になつてお
り、間隔が密な水平電界効果トランジスタは次第にラツ
チアツプを起し易くなつている。従つて、この発明の目
的は、こういう問題を避ける方法を提供することであ
る。

個別の電界効果トランジスタの為に開発された１つの
解決策は、縦形構造を使うことである。その例が、IBM
テクニカル・デイスクロジヤー、第22巻、第8B号（1980
年１月号）所載のチヤンネル他の論文「深いトレンチ隔
離を用いる縦形FETランダムアクセス・メモリ」及び198
4年12月７日に出願された係属中の米国特許出願通し番
号第679,663号に記載されている。然し、縦形トランジ
スタを製造する従来の方法は、選ばれた１種類の導電型
を持つ１個のトランジスタにしか適用されない。この
為、従来の縦形トランジスタ製造方法を用いて、消費電
力が小さく且つ論理セルの配置寸法が小さいCMOSを使う
ことは、不可能ではないにしても、困難である。

問題点を解決する為の手段及び作用 本発明の１実施例は縦形インバータを含む。Ｎ＋形基
板の表面にＰ−形材料の層が形成され、その後Ｎ＋層、
Ｐ−層、Ｎ−層及びＰ＋層を形成する。（勿論、異なる
ドーピング形式を用いてもこの発明の範囲内である。）
次に、こうして形成された積重ねの片側に沿つてトレン
チをエツチし、中心のＰ＋及びＮ＋層に対するコネクタ
を形成する。ゲート絶縁体及びゲートを形成する所に別
のトレンチを形成する。ゲートがこうして形成されるＮ
チヤンネル及びＰチヤンネル・トランジスタの両方に対
するゲートとして作用する。この発明の別の実施例は、
上に述べた縦形インバータに利用し得る相互接続点を用
いて論理ノア・ゲートとする回路である。

第１図は、本発明の論理ゲートを製造する方法の処理
工程を示す簡略側面図である。例えば分子ビーム・エピ
タキシヤル法を用いて、基板１の表面にエピタキシヤル
層２乃至６が製造される。こういう方法を用いると、Ｎ
形及びＰ形ドーピング材料の間に非常に急峻な遷移を作
ることが出来る。例えば、現在の方法を用いると、Ｐ−
形層２の厚さは約2,000乃至5,000Åであつてよく、Ｎ−
層３の厚さは1,000乃至2,000Åであつてよい。Ｐ−層４
の厚さは1,000乃至2,000Åであつてよく、Ｎ−層５の厚
さは2,000乃至5,000Åであつてよく、Ｐ＋層６の厚さは
約1,000乃至2,000Åである。勿論、各層をこれより薄く
しても厚くしても、この発明の範囲内である。これらの
層の厚さが、とりわけトランジスタのチヤンネル長を決
定する。この実施例では、Ｎチヤンネル・トランジスタ
のチヤンネル長が、層２の厚さによつて決定され、この
実施例では、Ｐチヤンネル・トランジスタのチヤンネル
長が層５の厚さによつて決定される。Ｐ＋層６の表面の
上で、マスク層７を適当なマスク材料で形成し、普通に
知られた写真製版方法を用いてパターンを定める。マス
ク層７は、第1B図に示す様に、トレンチを製造するエツ
チング過程の間に使われる。

トレンチ８は２つの目的を念頭において製造される。
１番目の目的は、後で詳しく説明する様に、縦形インバ
ータの間の相互接続層を作ることである。２番目の目的
は、後で説明する様にして作られる縦形インバータの間
を分離することである。分離領域20（第２図の平面図に
示す）をマスクして、２酸化シリコンで完全に埋められ
た区域をトレンチ８内に作る。第1C図に示す様に、例え
ば化学反応気相成長を用いて、第1B図の構造の表面に２
酸化シリコン層９を形成する。２酸化シリコン層９をエ
ツチバツクして、特定の縦形インバータを互いに電気的
に分離すべき領域でトレンチ８を埋める２酸化シリコン
分離領域20（第２図）を設ける。集積回路の他の区域で
は、２酸化シリコン層９をエツチバツクして、第1D図に
示す２酸化シリコンの栓10を設ける。同様な埋め及びエ
ツチバツク方法を用いて、タングステン層11及び２酸化
シリコン層12を作る。層11は１例としてタングステンで
あるが、層11のタングステンを他の導電材料に置き換え
てもよい。タングステンに代る材料の有利な性質は、代
りの材料を同形（コンフオーマルに即ち、下層の表面形
状がそのまま上層の表面形状となるようにデポジツトす
ることが出来ることである。この性質は、トレンチにデ
ポジツトする時の特別の問題である、デポジツトされた
材料とその上にデポジツトする面の間の空所を避けるの
に役立つ。この後、マスク層７を除去し、第1D図の構造
の表面にマスク層13を形成する。

マスク層13を使つて、第1E図に示す様に、トレンチ14
を作るのに使われるエツチング過程をマスクする。この
後、第1E図の構造を熱酸化過程にかけて、第1E図に示す
様に２酸化シリコン層15を作る。この工程では、縦形イ
ンバータに対する適切なゲート絶縁物が得られる様にす
るが、層２乃至６にドーパントの過大な拡散が起つて、
縦形トランジスタの明確度を破壊しない様に、注意を払
わなければならない。この後、前に層９について説明し
たようなトレンチの埋め及びエツチバツク方法を用い
て、トレンチ14にタングステン・ゲート16を形成する。
その後、第1G図に示す様に第1F図の構造の表面の上に適
当な相互接続部を作る。

タングステン・ゲート16が第1G図に示す様に、入力及
び出力接続部17,18として作用する。Ｐ＋層６に正の電
圧を印加し、基板１にアース電圧を印加して、縦形相補
形金属酸化物半導体インバータを作る。Ｐチヤンネル・
トランジスタが、ソースとして作用するＰ＋層６、ドレ
インとして作用するＰ＋層４及びチヤンネル領域となる
Ｎ−層５によつて形成される。Ｐチヤンネル・トランジ
スタのゲートがタングステン・ゲート16によつて形成さ
れる。Ｎチヤンネル・トランジスタが、ドレインとして
作用するＮ＋層３、ソースとして作用するＮ＋基板１及
びチヤンネル領域となるＰ−層２によつて形成される。
Ｎチヤンネル・トランジスタのゲートがタングステン・
ゲート16によつて形成される。

タングステン・ゲート16の寸法、及び層２乃至６と相
互接続領域11によつて構成されるトランジスタの積重ね
の水平方向の制約が、この発明のこの実施例を製造する
のに使われる写真製版方法によつて加えられる。第２図
はインバータ・チエーン内の縦形インバータの配置を示
す平面図である。現在の方法（即ち、最小形状を１ミク
ロンにすることが出来る写真製版方法）を使うと、縦形
インバータ全体は、第1G図の水平方向に見て、幅が約３
ミクロンを占め、図面の平面に垂直な方向を厚さとする
と、厚さが約１ミクロンであり、それに分離領域20の１
ミクロンの別の厚さが加わる。この為、CMOSインバータ
全体が、第２図に示す様に約６平方ミクロンの面積内に
構成される。更に、インバータが正の電圧源とアースの
間に５層の積重ねで構成されていて、Ｎ−タンク及びＰ
−タンクの間に介在する接合がないから、このインバー
タはラツチアツプの問題が殆んどない。シリコン制御整
流器を形成する４層PNPN（又はNPNP）の積重ねが電圧源
端子とアースの間でターンオンした時に、ラツチアツプ
が起る。この実施例では、電圧源とアースの間に５層の
積重ね（基板を含むと６層）があるから、この問題が完
全に避けられる。

第２図は第1A図乃至第1G図の工程を用いて作られた構
造の平面図である。

実施例 第3A図は第1G図に示す様に形成された縦形インバータ
を３個用いて形成される論理ノア・ゲートの回路図であ
る。入力信号Ａがインバータ31のゲートに印加される。
インバータ31のＰチヤンネル・トランジスタのソースが
インバータ33の出力導線に接続される。インバータ31の
出力導線が信号OUTを発生する。入力信号Ｂがインバー
タ32及びインバータ33のゲートに印加される。インバー
タ32の出力導線も信号OUTを発生する。インバータ32の
Ｐチヤンネル・トランジスタのソースは開放のままであ
り、インバータ33のＰチヤンネル・トランジスタのソー
スが正の電圧源V_DDに接続される。インバータ31,32,33
のＮチヤンネル・トランジスタのソースがアースに接続
される。

論理１（約５ボルト）信号が入力信号Ａとして印加さ
れると、インバータ31のＮチヤンネル・トランジスタが
導電し、信号OUTはアース電位に引下げられる。論理１
入力信号がこの時入力信号Ｂとして印加されると、イン
バータ32のＮチヤンネル装置がオンになり、インバータ
33のＮチヤンネル装置がオンになる。インバータ33のＮ
チヤンネル・トランジスタがオンであるから、インバー
タ31のＰチヤンネル・トランジスタのソースにアース電
位が印加される。しかし、インバータ31のＰチヤンネル
・トランジスタがオフであり、この為、インバータ33か
ら発生される出力信号は信号OUTに影響しない。この後
入力信号Ａを論理０（約０ボルト）に変えると、インバ
ータ31のＮチヤンネル・トランジスタがターンオフにな
り、インバータ31のＰチヤンネル・トランジスタがター
ンオフになり、この為、インバータ33から発生される出
力信号が信号OUTになる。この場合（入力信号Ａが論理
０、入力信号Ｂが論理１）、インバータ32及びインバー
タ33の両方が信号OUTとして、論理０の出力信号を発生
する。入力信号Ａが論理１で入力信号Ｂが論理０である
場合、インバータ31のＮチヤンネル・トランジスタがオ
ンであり、インバータ32及び33のＰチヤンネル・トラン
ジスタがオンである。インバータ31のＮチヤンネル・ト
ランジスタがオンであるから、論理０の出力信号が信号
OUTとして印加される。インバータ32のＰチヤンネル・
トランジスタはそのソースが開路しているから、インバ
ータ32は信号OUTに対して何の出力信号も発生しない。
インバータ33のＰチヤンネル・トランジスタがオンであ
るから、インバータ33の出力導線から論理１の出力信号
が発生される。しかし、インバータ31のＰチヤンネル・
トランジスタがオフであるから、インバータ33の出力信
号は信号OUTには何の影響もない。入力信号Ａ及び入力
信号Ｂの両方が論理０である場合、インバータ31,32,33
のＰチヤンネル・トランジスタがオンである。インバー
タ32のＰチヤンネル・トランジスタのソースが開路して
いるから、インバータ32は信号OUTに何の影響もない。
インバータ33のＰチヤンネル・トランジスタがオンであ
るから、インバータ33の出力信号が論理１であり、これ
がインバータ31のソースに印加される。インバータ31の
Ｐチヤンネル・トランジスタがオンであるから、インバ
ータ33の出力信号が信号OUTとして印加される。この
為、回路30は論理ノア・ゲートとして作用する。

第3B図は、ノア・ゲート30（第3A図）と同じ基本的な
設計を用いているが、ゲートの動作で入力信号Ｃを追加
することが出来る様に、インバータ34,35を追加した３
入力ノア・ゲート30Aの回路図である。こうして、任意
の数の入力信号を用いるノア・ゲートを作ることが出来
る。追加の入力信号には余分の２つのインバータが必要
であり、その１つのインバータのＰチヤンネル・トラン
ジスタをV_DDと出力導線の間に直列に接続し、他方のイ
ンバータのＮチヤンネル・トランジスタを出力導線とア
ースの間に並列に接続しなければならない。

第４図は第1G図に示した構造を用いて構成したノア・
ゲート30の平面図である。タングステン領域16が、イン
バータ31,32,33のゲートになるだけでなく、集積回路の
表面と埋込み出力導線11の間の接続部になることに注意
されたい。

第5A図は、第1G図に示す様に形成した３つの縦形イン
バータを用いて形成される論理ナンド・ゲートの回路図
である。入力信号Ａがインバータ51のゲートに印加され
る。インバータ51のＮチヤンネル・トランジスタのソー
スがインバータ53の出力導線に接続される。インバータ
51の出力導線が信号OUTを発生する。入力信号Ｂがイン
バータ52及びインバータ53のゲートに印加される。イン
バータ52の出力導線も信号OUTを発生する。インバータ5
2のＮチヤンネル・トランジスタのソースは開路のまま
であり、インバータ53のＮチヤンネル・トランジスタの
ソースがアースに接続される。インバータ51,52,53のＰ
チヤンネル・トランジスタのソースが正の電圧源V_DDに
接続される。

論理０（約０ボルト）の信号が入力信号Ａとして印加
される時、インバータ51のＰチヤンネル・トランジスタ
が導電し、信号OUTは大体５ボルト（論理０）のV_DDに引
張られる。この時、論理０の入力信号を入力信号Ｂとし
て印加すると、インバータ52のＰチヤンネル装置がオン
であり、インバータ53のＰチヤンネル装置がオンであ
る。インバータ53のＰチヤンネル・トランジスタがオン
であるから、電位V_DDがインバータ51のＮチヤンネル・
トランジスタのソースに印加される。然し、インバータ
51のＮチヤンネル・トランジスタがオフであり、従つ
て、インバータ53から発生される出力信号は信号OUTに
影響しない。この後入力信号Ａを論理１に変更すると、
インバータ51のＰチヤンネル・トランジスタがターンオ
フになり、インバータ51のＮチヤンネル・トランジスタ
がターンオフになり、この為インバータ53によつて発生
される出力信号が信号OUTになる。この場合（入力信号
Ａが論理１、入力信号Ｂが論理０）、インバータ52及び
インバータ53の両方が信号OUTとして、論理１の出力信
号を発生する。入力信号Ａが論理０であり、入力信号Ｂ
が論理１である場合、インバータ51のＰチヤンネル・ト
ランジスタがオンであり、インバータ52,53のＮチヤン
ネル・トランジスタがオンである。インバータ51のＰチ
ヤンネル・トランジスタがオンであるから、論理１の出
力信号が信号OUTとして印加される。インバータ52のＮ
チヤンネル・トランジスタのソースが開路しているか
ら、インバータ52は信号OUTに対して何の出力信号も発
生しない。インバータ53のＮチヤンネル・トランジスタ
がオンであるから、インバータ53の出力導線から論理０
の出力信号が発生される。然し、インバータ51のＮチヤ
ンネル・トランジスタがオフであるから、インバータ53
の出力信号は信号OUTに何の影響もない。入力信号Ａ及
び入力信号Ｂの両方が論理１である場合、インバータ5
1,52,53のＮチヤンネル・トランジスタがオンである。
インバータ52のＮチヤンネル・トランジスタのソースが
開路しているから、インバータ52は信号OUTに何の影響
もない。インバータ53のＮチヤンネル・トランジスタが
オンであるから、論理１であるインバータ53の出力信号
がインバータ51のソースに印加される。インバータ51の
Ｎチヤンネル・トランジスタがオンであるから、インバ
ータ53の出力信号が信号OUTとして印加される。この
為、回路は論理ナンド・ゲートとして作用する。

第5B図はノア・ゲート50（第5A図）と同じ基本的な設
計を用いているが、ゲート動作で入力信号Ｃを追加出来
る様にインバータ54,55を追加した３入力ノア・ゲート5
0Aの回路図である。こうして任意の数の入力信号を用い
るノア・ゲートを作ることが出来る。追加の入力信号に
は余分の２つのインバータが必要であり、一方のトラン
ジスタのＰチヤンネル・トランジスタをV_DDと出力導線
の間に並列に接続し、他方のインバータのＮチヤンネル
・トランジスタを出力導線とアースの間に直列に接続し
なければならない。

この発明の特定の実施例を説明したが、これはこの発
明の範囲を制約するものと解してはならない。この発明
について以上述べた所から、当業者にはこの発明のこの
他の実施例が容易に考えられよう。この発明は特許請求
の範囲のみによつて限定されるものである。

この発明は集積回路に占める表面積が最小限である極
めて小形の縦形インバータを提供した。更にこの発明は
現在公知の方法の場合に起るラツチアツプの問題が殆ん
どない様な縦形インバータを提供した。

以上の説明に関連して更に下記の項を開示する。

（１） 第１の導電型を持つ基板と、該基板の表面に形
成された第２の導電型を持つ第１のチヤンネル層と、該
第１のチヤンネル層の表面に形成された前記第１の導電
型の第１のドレイン層と、該第１のドレイン層の表面に
形成された前記第２の導電型の第２のドレイン層と、該
第２のドレイン層の表面に形成された前記第１の導電型
の第２のチヤンネル層と、該第２のチヤンネル層の表面
に形成された前記第２の導電型のソース層と、前記第１
及び第２のチヤンネル層、前記第１及び第２のドレイン
層及び前記ソース層の平面に対して縁を垂直にして前記
各層に隣接して垂直に配置され、前記各層から絶縁され
ている導電ゲートと、前記第１及び第２のドレイン層に
接続された導電領域とを有する集積電子装置。

（２） 第（１）項に記載した集積電子装置に於て、前
記第１の導電型がＰ形であり、前記第２の導電型がＮ形
である集積電子装置。

（３） 第（１）項に記載した集積電子装置に於て、供
給電圧が前記ソース層に印加され、基準電圧が前記基板
に印加される集積電子装置。

（４） 第（３）項に記載した集積電子装置に於て、入
力信号が前記ゲートに印加され、出力信号が前記導電領
域に発生される集積電子装置。

（５） 第１の導電型を持つ基板内に形成された複数個
の集積電子装置を有し、各々の装置は、前記基板の表面
に形成された第２の導電型を持つ第１のチヤンネル層
と、該第１のチヤンネル層の表面に形成された前記第１
の導電型を持つ第１のドレイン層と、該第１のドレイン
層の表面に形成された前記第２の導電型を持つ第２のド
レイン層と、該第２のドレイン層の表面に形成された前
記第１の導電型を持つ第２のチヤンネル層と、該第２の
チヤンネル層の表面に形成された前記第２の導電型のソ
ース層と、前記第１及び第２のチヤンネル層、前記第１
及び第２のドレイン層及び前記ソース層に隣接してその
平面に対して縁を垂直にして垂直に配置され、前記各層
から絶縁された導電ゲートと、前記第１及び第２のドレ
イン層に接続された導電領域とを有し、該導電領域が、
選ばれたセルでは、隣接するセルの導電ゲートに接続さ
れている複数個の集積電子装置。

（６） 第（５）項に記載した複数個の集積電子装置に
於て、前記第１の導電型がＰ形であり、前記第２の導電
型がＮ形である複数個の集積電子装置。

（７） 第（５）項に記載した複数個の集積電子装置に
於て、供給電圧が前記ソース層に印加され、基準電圧が
前記基板に印加される複数個の集積電子装置。

（８） 第（７）項に記載した複数個の集積電子装置に
於て、入力信号が前記ゲートに印加され、出力信号が前
記導電領域に発生される複数個の集積電子装置。

（９） 第１の導電型を持つ結晶シリコン基板と、該基
板の表面に形成された第２の導電型を持つ結晶シリコン
の第１のチヤンネル層と、該第１のチヤンネル層の表面
に形成された前記第１の導電型を持つ結晶シリコンの第
１のドレイン層と、該第１のドレイン層の表面に形成さ
れた前記第２の導電型を持つ結晶シリコンの第２のドレ
イン層と、該第２のドレイン層の表面に形成された前記
第１の導電型を持つ結晶シリコンの第２のチヤンネル層
と、該第２のチヤンネル層の表面に形成された前記第２
の導電型を持つ結晶シリコンのソース層と、前記第１及
び第２のチヤンネル層、前記第１及び第２のドレイン層
及び前記ソース層に隣接してその平面に対して縁を垂直
にして垂直に配置され、前記各層から絶縁されたタング
ステン・ゲートと、前記第１及び第２のドレイン層に接
続されたタングステン領域とを有する集積電子装置。

（10） 第（９）項に記載した集積電子装置に於て、前
記第１の導電型がＰ形であり、前記第２の導電型がＮ形
である集積電子装置。

（11） 集積電子装置を形成する方法に於て、第１の導
電型を持つ基板を形成し、該基板の表面に第２の導電型
を持つ第１のチヤンネル層を形成し、該第１のチヤンネ
ル層の表面に前記第１の導電型を持つ第１のドレイン層
を形成し、該第１のドレイン層の表面に前記第２の導電
型を持つ第２のドレイン層を形成し、該第２のドレイン
層の表面に前記第１の導電型を持つ第２のチヤンネル層
を形成し、該第２のチヤンネル層の表面に前記第２の導
電型を持つソース層を形成し、前記第１及び第２のチヤ
ンネル層、前記第１及び第２のドレイン層及び前記ソー
ス層に隣接してその平面に対して縁を垂直にして垂直配
置され、前記各層から絶縁された導電ゲートを形成し、
前記第１及び第２のドレイン層に接続された導電領域を
形成する工程を含む方法。

（12） 集積電子装置を形成する方法に於て、第１の導
電型を持つ結晶シリコンの基板を形成し、該基板の表面
に第２の導電型を持つ結晶シリコンの第１のチヤンネル
層をエピタキシヤルにデポジツトし、前記基板の表面に
前記第１の導電型を持つ結晶シリコンの第１のドレイン
層をエピタキシヤルにデポジツトし、前記基板の表面に
前記第２の導電型を持つ結晶シリコンの第２のドレイン
層をエピタキシヤルにデポジツトし、前記基板の表面に
前記第１の導電型を持つ結晶シリコンの第２のチヤンネ
ル層をエピタキシヤルにデポジツトし、前記基板の表面
に前記第２の導電型を持つ結晶シリコンのソース層をエ
ピタキシヤルにデポジツトし、前記第１及び第２のチヤ
ンネル層、前記第１及び第２のドレイン層及び前記ソー
ス層を通つて基板に達する第１の空所をエツチングし、
該第１の空所の壁を酸化し、前記第１の空所内に導電材
料をデポジツトし、前記第１及び第２のチヤンネル層、
前記第１及び第２のドレイン層及び前記ソース層を通つ
て前記基板に達する第２の空所をエツチングし、該第２
の空所を、前記第１のチヤンネル層の上面より高く且つ
前記第１のドレイン層より低いレベルまで、絶縁材料で
埋め、前記第２の空所の残りを、前記第２のドレイン層
の上面より高く且つ前記第２のチヤンネル層より低いレ
ベルまで、導電材料で埋め、前記第２の空所の残りを絶
縁材料で埋める工程を含む方法。

（13） 第（12）項に記載した方法に於て、前記導電材
料が多結晶シリコン、タングステン及びチタン・シリサ
イドから成る群から選ばれる方法。

（14） 第１の入力節に接続された入力導線、第１の電
力導線、第１の電位に接続された第２の電力導線及び出
力節に接続された出力導線を持つ第１のインバータと、
第２の入力節に接続された入力導線、接続されていない
第１の電力導線、第１の電位に接続された第２の電力導
線及び出力節に接続された出力導線を持つ第２のインバ
ータと、前記第２の入力節に接続された入力導線、第２
の電位に接続された第１の電力導線、第１の電位に接続
された第２の電力導線及び前記第１のインバータの第１
の電力導線に接続された出力導線を持つ第３のインバー
タとを有する論理ゲート。

（15） 第（14）項に記載した論理ゲートに於て、前記
インバータが第１の導電型を持つ基板に形成され、該イ
ンバータは、前記基板の表面に形成された第２の導電型
を持つ第１のチヤンネル層と、該第１のチヤンネル層の
表面に形成された前記第１の導電型を持つ第１のドレイ
ン層と、該第１のドレイン層の表面に形成された前記第
２の導電型を持つ第２のドレイン層と、該第２のドレイ
ン層の表面に形成された前記第１の導電型を持つ第２の
チヤンネル層と、該第２のチヤンネル層の表面に形成さ
れた前記第２の導電型を持つソース層と、前記第１及び
第２のチヤンネル層、前記第１及び第２のドレイン層及
び前記ソース層に隣接して、その平面に対して縁を垂直
にして垂直に配置され、前記各層から絶縁された導電ゲ
ートと、前記第１及び第２のドレイン層に接続された導
電領域とで構成されている論理ゲート。

【図面の簡単な説明】

第1A図乃至第1G図は１つの電子装置を製造するのに必要
な処理工程を示す簡略側面図、第２図は隣接した縦形イ
ンバータがインバータ・チエーンに入つている様に構成
された、第1A図乃至第1G図に示す実施例の平面図、第3A
図及び第3B図は本発明の実施例のノア・ゲートの回路
図、第４図は第3A図に示した回路の平面図、第5A図及び
第5B図は本発明の別の実施例のナンド・ゲートの回路図
である。 主な符号の説明 1:基板 ２乃至6:エピタキシヤル層 11:タングステン層 16:タングステン・ゲート

Claims (1)

(57)【特許請求の範囲】
1. 【請求項１】第１の入力節、第２の入力節、出力節、第
   １の電位、第２の電位を有する論理ゲートであり、更に 上記第１の入力節に接続された入力導線と、第１の電力
   導線と、上記第１の電位に接続された第２の電力導線
   と、上記出力節に接続された出力導線と、を持つ第１の
   インバータと、 上記第２の入力節に接続された入力導線と、接続されて
   いない第１の電力導線と、上記第１の電位に接続された
   第２の電力導線と、上記出力節に接続された出力導線
   と、を持つ第２のインバータと、 上記第２の入力節に接続された入力導線と、上記第２の
   電位に接続された第１の電力導線と、上記第１の電位に
   接続された第２の電力導線と、上記第１のインバータの
   上記第１の電力導線に接続された出力リードを持つ第３
   のインバータと、 を有する論理ゲート。