JPH05114649A - マスクプログラマブルゲートアレイ製造方法 - Google Patents
マスクプログラマブルゲートアレイ製造方法Info
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- JPH05114649A JPH05114649A JP4087241A JP8724192A JPH05114649A JP H05114649 A JPH05114649 A JP H05114649A JP 4087241 A JP4087241 A JP 4087241A JP 8724192 A JP8724192 A JP 8724192A JP H05114649 A JPH05114649 A JP H05114649A
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- 238000004519 manufacturing process Methods 0.000 title description 15
- 239000004065 semiconductor Substances 0.000 claims abstract description 15
- 239000000758 substrate Substances 0.000 claims abstract description 13
- 238000000034 method Methods 0.000 claims description 42
- 238000005530 etching Methods 0.000 claims description 18
- 238000009413 insulation Methods 0.000 abstract description 4
- 238000003491 array Methods 0.000 abstract 1
- 229910052710 silicon Inorganic materials 0.000 description 11
- 239000010703 silicon Substances 0.000 description 11
- 238000012986 modification Methods 0.000 description 7
- 230000004048 modification Effects 0.000 description 7
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 6
- 238000005468 ion implantation Methods 0.000 description 5
- 238000012546 transfer Methods 0.000 description 5
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 4
- 230000015572 biosynthetic process Effects 0.000 description 4
- 230000000295 complement effect Effects 0.000 description 4
- 238000013461 design Methods 0.000 description 4
- 238000000151 deposition Methods 0.000 description 3
- 239000002019 doping agent Substances 0.000 description 3
- 238000002955 isolation Methods 0.000 description 3
- 239000000463 material Substances 0.000 description 3
- 229910052751 metal Inorganic materials 0.000 description 3
- 239000002184 metal Substances 0.000 description 3
- 150000004767 nitrides Chemical class 0.000 description 3
- 238000004140 cleaning Methods 0.000 description 2
- 238000009792 diffusion process Methods 0.000 description 2
- 239000011810 insulating material Substances 0.000 description 2
- 230000000873 masking effect Effects 0.000 description 2
- 229910044991 metal oxide Inorganic materials 0.000 description 2
- 150000004706 metal oxides Chemical class 0.000 description 2
- 238000000059 patterning Methods 0.000 description 2
- 235000012239 silicon dioxide Nutrition 0.000 description 2
- 239000000377 silicon dioxide Substances 0.000 description 2
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 2
- 229910052721 tungsten Inorganic materials 0.000 description 2
- 239000010937 tungsten Substances 0.000 description 2
- 229910052581 Si3N4 Inorganic materials 0.000 description 1
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 238000000137 annealing Methods 0.000 description 1
- 239000011248 coating agent Substances 0.000 description 1
- 238000000576 coating method Methods 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 238000010348 incorporation Methods 0.000 description 1
- 229920002120 photoresistant polymer Polymers 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
- 238000002360 preparation method Methods 0.000 description 1
- 230000000717 retained effect Effects 0.000 description 1
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
- 238000003860 storage Methods 0.000 description 1
- 239000010936 titanium Substances 0.000 description 1
- 229910052719 titanium Inorganic materials 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
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- H01L27/118—Masterslice integrated circuits
- H01L27/11803—Masterslice integrated circuits using field effect technology
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-
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- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
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- H01L23/528—Geometry or layout of the interconnection structure
-
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- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
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Abstract
(57)【要約】 (修正有)
【目的】 マスクプログラマブルなゲートを備えたゲー
トアレイ基本セルを得る。 【構成】 半導体基板上に絶縁領域16によって分離さ
れた複数個のモート領域12と14を形成し、その各々
はチャネル領域22、28とそれらの上に形成された絶
縁層とを含む。複数個のゲート30が形成されて、各ゲ
ート30が前記チャネル領域22の1つを覆う第1の部
分30a、前記チャネル領域の前記1つに隣接するチャ
ネル領域28を覆う第2の部分30b、そして前記2つ
のチャネル領域間の絶縁領域16を覆う第3の部分30
cを含み、各チャネル領域が1つのゲートの下へくるよ
うに形成される。次に、選ばれた数のゲートがエッチさ
れて望みのゲート形状が作成される。最後に、アレイ全
体に絶縁層が形成され、この層中にコンタクトホールが
形成されて、望みのトランジスタデバイスを構成するよ
うに相互接続が行われる。
トアレイ基本セルを得る。 【構成】 半導体基板上に絶縁領域16によって分離さ
れた複数個のモート領域12と14を形成し、その各々
はチャネル領域22、28とそれらの上に形成された絶
縁層とを含む。複数個のゲート30が形成されて、各ゲ
ート30が前記チャネル領域22の1つを覆う第1の部
分30a、前記チャネル領域の前記1つに隣接するチャ
ネル領域28を覆う第2の部分30b、そして前記2つ
のチャネル領域間の絶縁領域16を覆う第3の部分30
cを含み、各チャネル領域が1つのゲートの下へくるよ
うに形成される。次に、選ばれた数のゲートがエッチさ
れて望みのゲート形状が作成される。最後に、アレイ全
体に絶縁層が形成され、この層中にコンタクトホールが
形成されて、望みのトランジスタデバイスを構成するよ
うに相互接続が行われる。
Description
【0001】
【産業上の利用分野】本発明は一般的には半導体装置と
それの製造に関するものであり、更に詳細にはマスクプ
ログラマブル(mask−programmable)
なゲートアレイ構造とそれを作成するための方法とに関
するものである。
それの製造に関するものであり、更に詳細にはマスクプ
ログラマブル(mask−programmable)
なゲートアレイ構造とそれを作成するための方法とに関
するものである。
【0002】
【従来の技術】集積回路製造において、しばしば、単一
のチップ上に非常に多数のトランジスタを作製すること
が必要となる。それらのトランジスタは相互接続され
て、論理ゲート、フリップチップ、メモリセル、その他
広範囲の各種デバイスが構成される。ゲートアレイは、
多くの応用に対応できるように、同一の基本セルを利用
したトランジスタ回路のアレイである。その構成におい
て、多重レベルデバイスの最終の相互接続レベルのみを
使用して、任意の与えられた応用に対応するように特定
の設計が実現されるようになっている。基本セルとして
の初期のレベルは、どの場合でも同じである。典型的な
応用において、基本セルは低濃度にドープされたチャネ
ル領域によって分離された高濃度にドープされたモート
領域(moat region)と、前記チャネル領域
を覆ってそれから絶縁されたゲートとを含んでいる。
のチップ上に非常に多数のトランジスタを作製すること
が必要となる。それらのトランジスタは相互接続され
て、論理ゲート、フリップチップ、メモリセル、その他
広範囲の各種デバイスが構成される。ゲートアレイは、
多くの応用に対応できるように、同一の基本セルを利用
したトランジスタ回路のアレイである。その構成におい
て、多重レベルデバイスの最終の相互接続レベルのみを
使用して、任意の与えられた応用に対応するように特定
の設計が実現されるようになっている。基本セルとして
の初期のレベルは、どの場合でも同じである。典型的な
応用において、基本セルは低濃度にドープされたチャネ
ル領域によって分離された高濃度にドープされたモート
領域(moat region)と、前記チャネル領域
を覆ってそれから絶縁されたゲートとを含んでいる。
【0003】1つの型のゲートアレイでは、p形にドー
プされたシリコンを含むモート領域と、n形にドープさ
れたシリコンを含む他のモート領域とが含まれている。
これらの領域はそれぞれpチャネルデバイスとnチャネ
ルデバイスを形成するために使用される。両方の伝導形
のチャネルを使用した1つの応用例はCMOS(相補型
金属酸化物半導体)デバイスである。
プされたシリコンを含むモート領域と、n形にドープさ
れたシリコンを含む他のモート領域とが含まれている。
これらの領域はそれぞれpチャネルデバイスとnチャネ
ルデバイスを形成するために使用される。両方の伝導形
のチャネルを使用した1つの応用例はCMOS(相補型
金属酸化物半導体)デバイスである。
【0004】多くのゲートアレイ応用では隣接する基本
セルのゲートを電気的に接続することが必要である。こ
の電気的な接続は、しばしば基本セルの製造中のゲート
形成時に行われる。接続済みのゲートは、例えば、イン
バータやNANDゲートのようなCMOSデバイスで共
通している。
セルのゲートを電気的に接続することが必要である。こ
の電気的な接続は、しばしば基本セルの製造中のゲート
形成時に行われる。接続済みのゲートは、例えば、イン
バータやNANDゲートのようなCMOSデバイスで共
通している。
【0005】しかし、例えばいくつかのダイナミック回
路や、単一もしくは相補型の転送ゲートのようなその他
の応用では、隣接するセルを“予め接続する”(すなわ
ち、基本セルの製造時に接続する)ことは非効率的であ
る。
路や、単一もしくは相補型の転送ゲートのようなその他
の応用では、隣接するセルを“予め接続する”(すなわ
ち、基本セルの製造時に接続する)ことは非効率的であ
る。
【0006】接続されたゲートと接続されていないゲー
トとの両方を含むことの問題点を解決するために、各々
の応用に対応して基本セル全体の再設計が行われる。し
かし、このようなカスタム設計方式は、各々の特定の用
途毎に多重レベル製造のそれ以上のレベルを構築せねば
ならず、コスト的に高くつく。
トとの両方を含むことの問題点を解決するために、各々
の応用に対応して基本セル全体の再設計が行われる。し
かし、このようなカスタム設計方式は、各々の特定の用
途毎に多重レベル製造のそれ以上のレベルを構築せねば
ならず、コスト的に高くつく。
【0007】別の1つの解決法は、すべてのセルゲート
の対を接続してしまうか、またはすべてのセルゲートの
対を接続しないでおくかのいずれかを選ぶことである。
しかし、この解決法は非効率的な基本セルの利用につな
がることになる。
の対を接続してしまうか、またはすべてのセルゲートの
対を接続しないでおくかのいずれかを選ぶことである。
しかし、この解決法は非効率的な基本セルの利用につな
がることになる。
【0008】従って現時点で、ここに述べた問題点の任
意のものや、すべてのものを克服する改善が望まれる。
意のものや、すべてのものを克服する改善が望まれる。
【0009】
【発明の概要】その他の目的や特長点は明かであろう
が、以下に部分的に述べられるであろう。それらは、マ
スクプログラマブルなゲートを備えたゲートアレイ基本
セルを提供する本発明によって実現されよう。
が、以下に部分的に述べられるであろう。それらは、マ
スクプログラマブルなゲートを備えたゲートアレイ基本
セルを提供する本発明によって実現されよう。
【0010】半導体基板上に半導体ゲートアレイ構造を
形成する方法は複数個のモート領域を形成する工程を含
み、その各々のモート領域にはチャネル領域と、そのチ
ャネル領域を覆って形成された絶縁層とが含まれてい
る。モート領域は絶縁領域によって分離されている。複
数個のゲートが形成され、各々のゲートは前記チャネル
領域の1つの上にある第1の部分と、前記チャネル領域
の前記1つに隣接するチャネル領域上にある第2の部分
と、前記2つのチャネル領域の間を覆う絶縁領域の上に
ある第3の部分を含んでいる。ゲートは各チャネル領域
が1つのゲートの下にくるように形成される。次に、選
ばれた数のゲートの第3の部分がエッチされて望ましい
ゲート形状に加工される。最後に、アレイ全体を覆うよ
うに付加的な絶縁層が形成され、その層中にコンタクト
ホールが形成され、望みのトランジスタデバイスを構成
するように相互接続が形成される。多重レベルの相互接
続を採用することもできる。
形成する方法は複数個のモート領域を形成する工程を含
み、その各々のモート領域にはチャネル領域と、そのチ
ャネル領域を覆って形成された絶縁層とが含まれてい
る。モート領域は絶縁領域によって分離されている。複
数個のゲートが形成され、各々のゲートは前記チャネル
領域の1つの上にある第1の部分と、前記チャネル領域
の前記1つに隣接するチャネル領域上にある第2の部分
と、前記2つのチャネル領域の間を覆う絶縁領域の上に
ある第3の部分を含んでいる。ゲートは各チャネル領域
が1つのゲートの下にくるように形成される。次に、選
ばれた数のゲートの第3の部分がエッチされて望ましい
ゲート形状に加工される。最後に、アレイ全体を覆うよ
うに付加的な絶縁層が形成され、その層中にコンタクト
ホールが形成され、望みのトランジスタデバイスを構成
するように相互接続が形成される。多重レベルの相互接
続を採用することもできる。
【0011】本発明の特長は、それが付加的な相互接続
レベルを要求することなく本質的な面積の節約を提供す
るということである。相互接続の配置は従来技術の構造
よりもずっと柔軟である。この特長は付加的な製造コス
トを何等必要とせずに保持される。
レベルを要求することなく本質的な面積の節約を提供す
るということである。相互接続の配置は従来技術の構造
よりもずっと柔軟である。この特長は付加的な製造コス
トを何等必要とせずに保持される。
【0012】上に述べた本発明の特徴は、以下の図面を
参照した詳細な説明からより明らかに理解されよう。
参照した詳細な説明からより明らかに理解されよう。
【0013】特に断らない限り、異なる図面中での同一
の符号や記号は同じ部品を示している。
の符号や記号は同じ部品を示している。
【0014】
【実施例】本発明の好適実施例の作製と使用について以
下に詳細に説明する。但し、本発明が、広範囲の各種応
用において具体化できる数多くの新規な概念を提供する
ものであることは理解されたい。ここに示す特定の実施
例は本発明の作製や使用の1つの例を示すものに過ぎ
ず、本発明の範囲を限定するものではない。
下に詳細に説明する。但し、本発明が、広範囲の各種応
用において具体化できる数多くの新規な概念を提供する
ものであることは理解されたい。ここに示す特定の実施
例は本発明の作製や使用の1つの例を示すものに過ぎ
ず、本発明の範囲を限定するものではない。
【0015】以下は本発明の説明である。次に、1つの
例を取り上げて、本発明の説明を行う。その後、いくつ
かの使用例と共に、いくつかの変更例について述べる。
最後に、製造方法の1つの例について説明する。
例を取り上げて、本発明の説明を行う。その後、いくつ
かの使用例と共に、いくつかの変更例について述べる。
最後に、製造方法の1つの例について説明する。
【0016】まず図1を参照すると、配置の平面図のか
たちで第1の好適実施例のゲートアレイ基本セル10が
示されている。このセルは絶縁領域16で分離されたモ
ート領域12とモート領域14とを含んでいる。モート
領域12はチャネル領域22によって2つの部分18と
20に分割されている。同様に、モート領域14もチャ
ネル領域28によって2つの部分24と26に分割され
ている。モート領域はアレイ中の同様な領域から、すべ
ての側面において分離領域16によって分離されてい
る。
たちで第1の好適実施例のゲートアレイ基本セル10が
示されている。このセルは絶縁領域16で分離されたモ
ート領域12とモート領域14とを含んでいる。モート
領域12はチャネル領域22によって2つの部分18と
20に分割されている。同様に、モート領域14もチャ
ネル領域28によって2つの部分24と26に分割され
ている。モート領域はアレイ中の同様な領域から、すべ
ての側面において分離領域16によって分離されてい
る。
【0017】モート領域12と14は典型的には高濃度
にドープされたシリコンを含む。例えばCMOS(相補
型金属酸化物半導体)デバイスのようないくつかの応用
では、モート領域12がp形に高濃度ドープされたシリ
コンを含み、モート領域14がn形に高濃度ドープされ
たシリコンを含んでいるか、あるいはその逆になってい
る。チャネル領域22または28は典型的には低濃度に
ドープされたシリコンを含んでいる。チャネル22(ま
たは28)の伝導形は典型的にはモート領域の残りの部
分のそれとは逆になっているが、必ずしもその必要はな
い。
にドープされたシリコンを含む。例えばCMOS(相補
型金属酸化物半導体)デバイスのようないくつかの応用
では、モート領域12がp形に高濃度ドープされたシリ
コンを含み、モート領域14がn形に高濃度ドープされ
たシリコンを含んでいるか、あるいはその逆になってい
る。チャネル領域22または28は典型的には低濃度に
ドープされたシリコンを含んでいる。チャネル22(ま
たは28)の伝導形は典型的にはモート領域の残りの部
分のそれとは逆になっているが、必ずしもその必要はな
い。
【0018】チャネル領域22と28を覆って絶縁層
(図示されていない)が形成される。この絶縁層は典型
的には例えば、二酸化シリコンのような酸化物、また
は、窒化シリコンのような窒化物を含んでいる。
(図示されていない)が形成される。この絶縁層は典型
的には例えば、二酸化シリコンのような酸化物、また
は、窒化シリコンのような窒化物を含んでいる。
【0019】導電性ゲート30がチャネル領域22と2
8を覆う絶縁層の上に形成され、それは領域12と14
との間の絶縁領域16を横切って広がる。ゲートは典型
的には、例えば高濃度にドープされた多結晶シリコンを
含む。図示されたように、ゲートは、モート領域12を
覆って形成された第1の部分30a、モート領域14を
覆って形成された第2の部分30b、そして前記2つの
モート領域を分離している絶縁領域16を覆って形成さ
れた第3の部分30cを含んでいる。
8を覆う絶縁層の上に形成され、それは領域12と14
との間の絶縁領域16を横切って広がる。ゲートは典型
的には、例えば高濃度にドープされた多結晶シリコンを
含む。図示されたように、ゲートは、モート領域12を
覆って形成された第1の部分30a、モート領域14を
覆って形成された第2の部分30b、そして前記2つの
モート領域を分離している絶縁領域16を覆って形成さ
れた第3の部分30cを含んでいる。
【0020】この図には更にゲート窓32が示されてお
り、これはもし、モート領域12を覆うゲートをモート
領域14を覆うゲートから電気的に切り離さなければな
らない場合に、エッチされるべきゲート30の部分30
cを示している。ゲートをエッチするための方法は図6
a−図6cに示されており、これらの図面は図1のAA
ラインに沿っての断面を示している。
り、これはもし、モート領域12を覆うゲートをモート
領域14を覆うゲートから電気的に切り離さなければな
らない場合に、エッチされるべきゲート30の部分30
cを示している。ゲートをエッチするための方法は図6
a−図6cに示されており、これらの図面は図1のAA
ラインに沿っての断面を示している。
【0021】モート領域12中にトランジスタT1が形
成される。トランジスタT1はソース領域18、ドレイ
ン領域20、そしてゲート30を含んでいる。同様に、
モート領域14中にトランジスタT2が形成され、それ
はソース領域24、ドレイン領域26、そしてゲート3
0を含んでいる。もちろん、応用によってはソースとド
レインを逆にすることができる。既に述べたように、窓
32内の部分30cをエッチすることによってトランジ
スタT1上のゲート30をトランジスタT2上のゲート
30から分離することができる。
成される。トランジスタT1はソース領域18、ドレイ
ン領域20、そしてゲート30を含んでいる。同様に、
モート領域14中にトランジスタT2が形成され、それ
はソース領域24、ドレイン領域26、そしてゲート3
0を含んでいる。もちろん、応用によってはソースとド
レインを逆にすることができる。既に述べたように、窓
32内の部分30cをエッチすることによってトランジ
スタT1上のゲート30をトランジスタT2上のゲート
30から分離することができる。
【0022】この基本セル10はアレイ中の数多くの同
類セルのうちの1つである。典型的なゲートアレイは3
00,000から500,000個、あるいはそれ以上
の個数のセルを有することがある。セルは、セル間に相
互接続(図示されていない)を形成することによって望
みの回路に組み上げることができる。アレイ全体は例え
ば、酸化物のような絶縁材料(図示されていない)によ
って覆われる。絶縁材料中に相互接続ラインを下層の構
造へつなぐためのコンタクトホール(図示されていな
い)が形成される。多重レベル相互接続技術を含む相互
接続技術は当該分野では良く知られている。相互接続は
典型的にはゲートのエッチングに続いて形成される。
類セルのうちの1つである。典型的なゲートアレイは3
00,000から500,000個、あるいはそれ以上
の個数のセルを有することがある。セルは、セル間に相
互接続(図示されていない)を形成することによって望
みの回路に組み上げることができる。アレイ全体は例え
ば、酸化物のような絶縁材料(図示されていない)によ
って覆われる。絶縁材料中に相互接続ラインを下層の構
造へつなぐためのコンタクトホール(図示されていな
い)が形成される。多重レベル相互接続技術を含む相互
接続技術は当該分野では良く知られている。相互接続は
典型的にはゲートのエッチングに続いて形成される。
【0023】ゲートアレイ中には非常に多数の各種のデ
バイスが形成できる。nチャネルとpチャネルの両方の
モート領域と、接続済みのゲートを利用する一般的な論
理回路にはインバータやNANDゲートが含まれる。例
えば、フリップフロップ、スタティックランダムアクセ
スメモリ、読み出し専用メモリ、あるいは多重ポートメ
モリ、のようなその他のデバイスが形成され得る。pチ
ャネルおよびnチャネルデバイスのために電気的に接続
されていないゲートを要求するいくつかの回路には例え
ば、単一または相補形の転送ゲートやいくつかのダイナ
ミック回路が含まれる。
バイスが形成できる。nチャネルとpチャネルの両方の
モート領域と、接続済みのゲートを利用する一般的な論
理回路にはインバータやNANDゲートが含まれる。例
えば、フリップフロップ、スタティックランダムアクセ
スメモリ、読み出し専用メモリ、あるいは多重ポートメ
モリ、のようなその他のデバイスが形成され得る。pチ
ャネルおよびnチャネルデバイスのために電気的に接続
されていないゲートを要求するいくつかの回路には例え
ば、単一または相補形の転送ゲートやいくつかのダイナ
ミック回路が含まれる。
【0024】本発明の基本セルに対しては数多くの変更
や修正が可能である。図2に示されたように、モート領
域112は2つのチャネル領域122と122′を含ん
でいる。同様に、モート領域114はチャネル領域12
8と128′を含んでいる。チャネル領域122と12
8とを覆ってそれらから絶縁されてゲート130が設け
られ、またチャネル領域122′と128′とを覆って
それらから絶縁されてゲート130′が設けられる。こ
の構成において、2つのトランジスタT1とT1′(あ
るいはT2とT2′)が各々のモート領域中に形成され
る。1つのモート領域には2個よりも多いゲートを含め
ることもできる。
や修正が可能である。図2に示されたように、モート領
域112は2つのチャネル領域122と122′を含ん
でいる。同様に、モート領域114はチャネル領域12
8と128′を含んでいる。チャネル領域122と12
8とを覆ってそれらから絶縁されてゲート130が設け
られ、またチャネル領域122′と128′とを覆って
それらから絶縁されてゲート130′が設けられる。こ
の構成において、2つのトランジスタT1とT1′(あ
るいはT2とT2′)が各々のモート領域中に形成され
る。1つのモート領域には2個よりも多いゲートを含め
ることもできる。
【0025】ゲート130と130′とは独立にエッチ
されるか、あるいはそれぞれ窓132と132′の位置
にエッチせずに残される。もちろん、回路応用の要請で
両方のゲート130と130′をエッチすることもでき
る。
されるか、あるいはそれぞれ窓132と132′の位置
にエッチせずに残される。もちろん、回路応用の要請で
両方のゲート130と130′をエッチすることもでき
る。
【0026】別の1つの好適実施例では、基本セル構造
は図3に示されたように、各モート領域中にゲート当た
り1個以上のトランジスタを含むことができる。ゲート
当たり1個以上のトランジスタを提供する構造について
は、ここに参考のために引用する同時譲渡の米国特許出
願第681,822号(TI−15863)に述べられ
ている。
は図3に示されたように、各モート領域中にゲート当た
り1個以上のトランジスタを含むことができる。ゲート
当たり1個以上のトランジスタを提供する構造について
は、ここに参考のために引用する同時譲渡の米国特許出
願第681,822号(TI−15863)に述べられ
ている。
【0027】図3に示されたセル210は典型的なCM
OSセルである。モート領域212はp+にドープされ
たシリコンを含んでおり、モート領域214はn+にド
ープされたシリコンを含んでいる。チャネル領域222
と228を覆ってそれらから絶縁されてゲート230が
形成される。この実施例では、モート領域212中に3
個のトランジスタP1、P2、P3が形成される。同様
に、モート領域214中には3個のトランジスタN1、
N2、N3が形成される。
OSセルである。モート領域212はp+にドープされ
たシリコンを含んでおり、モート領域214はn+にド
ープされたシリコンを含んでいる。チャネル領域222
と228を覆ってそれらから絶縁されてゲート230が
形成される。この実施例では、モート領域212中に3
個のトランジスタP1、P2、P3が形成される。同様
に、モート領域214中には3個のトランジスタN1、
N2、N3が形成される。
【0028】チャネル領域222を覆う部分をチャネル
領域228を覆う部分から切り離すために、窓232の
位置でゲート230をエッチしてもよい。このエッチン
グは回路側の要請に従って、アレイ中の選ばれたセルに
対して施される。
領域228を覆う部分から切り離すために、窓232の
位置でゲート230をエッチしてもよい。このエッチン
グは回路側の要請に従って、アレイ中の選ばれたセルに
対して施される。
【0029】好適実施例の基本セルの別の変形が図4に
示されている。図4は図1に関連して述べたような2個
の基本セル10aと10bの平面図である。また相互接
続ライン34も示されており、それはセル10aとセル
10bとの間の絶縁領域中に形成されている。しばしば
ポリのトンネルライン(poly tunnel li
ne)と呼ばれる相互接続ライン34は付加的な相互接
続手段を提供し、繰り返し基本セルパターンの一部にな
っている。相互接続ライン34は典型的には高濃度にド
ープされた多結晶シリコンを含み、モート領域の形成と
同時に形成される。
示されている。図4は図1に関連して述べたような2個
の基本セル10aと10bの平面図である。また相互接
続ライン34も示されており、それはセル10aとセル
10bとの間の絶縁領域中に形成されている。しばしば
ポリのトンネルライン(poly tunnel li
ne)と呼ばれる相互接続ライン34は付加的な相互接
続手段を提供し、繰り返し基本セルパターンの一部にな
っている。相互接続ライン34は典型的には高濃度にド
ープされた多結晶シリコンを含み、モート領域の形成と
同時に形成される。
【0030】相互接続ライン34も、ゲート30の場所
と同様に必要に応じてエッチすることができる。エッチ
窓35、36、37はエッチされる相互接続ライン34
のエリアを示している。エッチされるこれらの部分は回
路設計によって決定され、相互接続ラインに沿ったどこ
であってもよい。図4には相互接続ライン34bも示さ
れており、それは行(図示されていない)中のセル10
bと次のセルとの間に位置している。エッチされる相互
接続ライン34bの代替え部分を示すために窓35b−
37bが示されている。
と同様に必要に応じてエッチすることができる。エッチ
窓35、36、37はエッチされる相互接続ライン34
のエリアを示している。エッチされるこれらの部分は回
路設計によって決定され、相互接続ラインに沿ったどこ
であってもよい。図4には相互接続ライン34bも示さ
れており、それは行(図示されていない)中のセル10
bと次のセルとの間に位置している。エッチされる相互
接続ライン34bの代替え部分を示すために窓35b−
37bが示されている。
【0031】図2、図3、そして図4に示した修正は、
その他の修正と共に当業者には明らかであろうが、それ
らを組み合わせることによって膨大な数の可能な基本セ
ル構造が得られる。
その他の修正と共に当業者には明らかであろうが、それ
らを組み合わせることによって膨大な数の可能な基本セ
ル構造が得られる。
【0032】以下の説明は本発明の構造を作製するため
の方法の1つの例である。作製方法は図5の断面図を参
照しながら説明する。ゲートをエッチする方法の例につ
いては図6の断面図を参照しながら説明する。
の方法の1つの例である。作製方法は図5の断面図を参
照しながら説明する。ゲートをエッチする方法の例につ
いては図6の断面図を参照しながら説明する。
【0033】図5aを参照すると、半導体基板108が
与えられている。好適実施例では、基板108は低濃度
にドープされたp形シリコンを含んでいる。基板108
は例えば低濃度にドープされたn形シリコンであっても
よい。製造プロセスの最初の段階では、例えば窒化物の
ようなマスク層140が堆積され、エッチされて能動エ
リアが覆われる。
与えられている。好適実施例では、基板108は低濃度
にドープされたp形シリコンを含んでいる。基板108
は例えば低濃度にドープされたn形シリコンであっても
よい。製造プロセスの最初の段階では、例えば窒化物の
ようなマスク層140が堆積され、エッチされて能動エ
リアが覆われる。
【0034】次に図5bを参照すると、マスク層140
が存在しない基板表面上に絶縁領域116aと116b
が形成される。用いられる1つの方法は酸化物層を熱的
に成長させて、二酸化シリコン分離領域116を形成す
るものである。分離領域116の形成の後にマスク層1
40は除去される。
が存在しない基板表面上に絶縁領域116aと116b
が形成される。用いられる1つの方法は酸化物層を熱的
に成長させて、二酸化シリコン分離領域116を形成す
るものである。分離領域116の形成の後にマスク層1
40は除去される。
【0035】もしp−にドープされた基板108が用い
られて、pチャネルデバイスが必要であれば、この例で
の次の段階はn形のウエル150の形成である。このn
ウエル150は、例えばイオン打ち込みや拡散のような
良く知られたドーピング法を用いて行われる。もし、C
MOSゲートアレイを作製するのであれば、いくつかの
デバイスはnチャネルであり、残りのデバイスはpチャ
ネルとなる。図面はpチャネルMOSを作製する場合に
ついてであるが、既に述べたようにnウエルを含まない
セルを組み込むことによってCMOSの作製も容易に実
現できることを理解されたい。もちろん、もしアレイ中
にnチャネルデバイスのみを必要とするのであれば、n
ウエルの組み込みは不要である。
られて、pチャネルデバイスが必要であれば、この例で
の次の段階はn形のウエル150の形成である。このn
ウエル150は、例えばイオン打ち込みや拡散のような
良く知られたドーピング法を用いて行われる。もし、C
MOSゲートアレイを作製するのであれば、いくつかの
デバイスはnチャネルであり、残りのデバイスはpチャ
ネルとなる。図面はpチャネルMOSを作製する場合に
ついてであるが、既に述べたようにnウエルを含まない
セルを組み込むことによってCMOSの作製も容易に実
現できることを理解されたい。もちろん、もしアレイ中
にnチャネルデバイスのみを必要とするのであれば、n
ウエルの組み込みは不要である。
【0036】能動エリア中にゲート絶縁層142が形成
される。この絶縁層は典型的には例えば堆積された酸化
物を含む。次にゲート絶縁層142を覆って導電層14
4が形成される。導電層144は典型的には例えば、高
濃度にドープされた多結晶シリコンを含む。層144は
例えば、堆積される。
される。この絶縁層は典型的には例えば堆積された酸化
物を含む。次にゲート絶縁層142を覆って導電層14
4が形成される。導電層144は典型的には例えば、高
濃度にドープされた多結晶シリコンを含む。層144は
例えば、堆積される。
【0037】次に図5cを参照すると、導電性ゲート層
144とゲート絶縁層142がパターン化され、エッチ
されてゲート130とゲート130′がゲート絶縁層1
23と123′と共に形成される。これらのゲートは図
1から図4に関連して述べたように、選ばれた設計のゲ
ートを生成するために適した既知の工程に従って作製さ
れる。
144とゲート絶縁層142がパターン化され、エッチ
されてゲート130とゲート130′がゲート絶縁層1
23と123′と共に形成される。これらのゲートは図
1から図4に関連して述べたように、選ばれた設計のゲ
ートを生成するために適した既知の工程に従って作製さ
れる。
【0038】次に、図5dに示されたように、モート領
域118、119、そして120のドーピングが行われ
る。このドーピング工程はイオン打ち込みによって行わ
れるか、あるいは例えば拡散のような良く知られたドー
ピング法の1つを用いて行われる。モート領域のドーピ
ングの後に、しばしばアニーリングが施される。モート
領域中のドーパントの伝導形はデバイスの伝導形、すな
わちnチャネルかpチャネルかを決定する。既に述べた
ように、チャネル122と122′のドーピングの形は
典型的にはモート領域118、119、そして120の
それとは異なっているが、必ずしもそうである必要はな
い。
域118、119、そして120のドーピングが行われ
る。このドーピング工程はイオン打ち込みによって行わ
れるか、あるいは例えば拡散のような良く知られたドー
ピング法の1つを用いて行われる。モート領域のドーピ
ングの後に、しばしばアニーリングが施される。モート
領域中のドーパントの伝導形はデバイスの伝導形、すな
わちnチャネルかpチャネルかを決定する。既に述べた
ように、チャネル122と122′のドーピングの形は
典型的にはモート領域118、119、そして120の
それとは異なっているが、必ずしもそうである必要はな
い。
【0039】図5dに示した断面は図2に示した構造の
BBラインに沿って取った断面である。図示のように、
ソース領域118とドレイン領域119を伴ったチャネ
ル領域122とゲート130がトランジスタT1を構成
しており、同様に、ソース領域120とドレイン領域1
19を伴ったチャネル領域122′とゲート130′が
トランジスタT2を構成している。ここに述べられたそ
の他の実施例を作製する場合にも類似のプロセスフロー
が使用される。
BBラインに沿って取った断面である。図示のように、
ソース領域118とドレイン領域119を伴ったチャネ
ル領域122とゲート130がトランジスタT1を構成
しており、同様に、ソース領域120とドレイン領域1
19を伴ったチャネル領域122′とゲート130′が
トランジスタT2を構成している。ここに述べられたそ
の他の実施例を作製する場合にも類似のプロセスフロー
が使用される。
【0040】選ばれたゲートのエッチングが完了した
後、この例でのプロセスフローの次の工程は、基本セル
110とチップ上のその他の基本セルの全体表面上へ絶
縁層160を堆積させることである。絶縁層160は例
えば、堆積で形成した酸化物または窒化物を含んでい
る。基本セルのパターンは多くの異なる応用で同じであ
るので、実際の回路の設計や製造に先だってセルの作製
を行うことができる。もし、実際にデバイスを予め作製
しておくのであれば、絶縁層160は貯蔵期間のデバイ
ス保護のために利用できる。
後、この例でのプロセスフローの次の工程は、基本セル
110とチップ上のその他の基本セルの全体表面上へ絶
縁層160を堆積させることである。絶縁層160は例
えば、堆積で形成した酸化物または窒化物を含んでい
る。基本セルのパターンは多くの異なる応用で同じであ
るので、実際の回路の設計や製造に先だってセルの作製
を行うことができる。もし、実際にデバイスを予め作製
しておくのであれば、絶縁層160は貯蔵期間のデバイ
ス保護のために利用できる。
【0041】ここの例のプロセスフローでの次の段階は
選ばれたゲートをエッチして望みの回路を作製すること
である。この工程を実行するための段階を以下に図6を
参照しながらもっと詳細に説明する。
選ばれたゲートをエッチして望みの回路を作製すること
である。この工程を実行するための段階を以下に図6を
参照しながらもっと詳細に説明する。
【0042】望みの回路のために必要な接続を形成する
ために、絶縁層160中にホールが形成され、コンタク
トが形成される。図5eは例として、コンタクト16
2、コンタクト164、そしてコンタクト166を示し
ている。コンタクトを形成する1つの方法は、当業者に
は良く知られたように、層160をエッチし、金属プラ
グ162(または164または166)を形成すること
である。金属プラグ162(または164または166
は例えばタングステンを含んでいる。
ために、絶縁層160中にホールが形成され、コンタク
トが形成される。図5eは例として、コンタクト16
2、コンタクト164、そしてコンタクト166を示し
ている。コンタクトを形成する1つの方法は、当業者に
は良く知られたように、層160をエッチし、金属プラ
グ162(または164または166)を形成すること
である。金属プラグ162(または164または166
は例えばタングステンを含んでいる。
【0043】次に相互接続ライン(図示されていない)
が形成され、エッチされて、既に述べたような望みの接
続が生成される。相互接続ラインはタングステンや、チ
タン、またはアルミニウムのような金属で形成される。
図示されていないが、当該分野では良く知られたよう
に、付加的な絶縁層の形成と付加的な相互接続ラインの
形成とによって多重レベル相互接続方式を採用すること
もできる。
が形成され、エッチされて、既に述べたような望みの接
続が生成される。相互接続ラインはタングステンや、チ
タン、またはアルミニウムのような金属で形成される。
図示されていないが、当該分野では良く知られたよう
に、付加的な絶縁層の形成と付加的な相互接続ラインの
形成とによって多重レベル相互接続方式を採用すること
もできる。
【0044】ここで、図6に関連してゲートをエッチす
るための方法例について説明する。図6は図1のセル1
0をAAラインに沿って取った断面図である。
るための方法例について説明する。図6は図1のセル1
0をAAラインに沿って取った断面図である。
【0045】まず、図6aを参照すると、基本セル10
は絶縁領域16によって分離されたモート領域12とモ
ート領域14とを含んでいる。モート領域12中にはn
ウエル50が形成されている。モート領域12は、図示
されていないが、ソースおよびドレイン領域と共にチャ
ネル領域22を含んでいる。同様に、モート領域14
は、図示されていないが、ソースおよびドレイン領域と
共にチャネル領域28を含んでいる。
は絶縁領域16によって分離されたモート領域12とモ
ート領域14とを含んでいる。モート領域12中にはn
ウエル50が形成されている。モート領域12は、図示
されていないが、ソースおよびドレイン領域と共にチャ
ネル領域22を含んでいる。同様に、モート領域14
は、図示されていないが、ソースおよびドレイン領域と
共にチャネル領域28を含んでいる。
【0046】チャネル領域22を覆って絶縁層23が形
成され、またチャネル領域28を覆って絶縁層29が形
成される。絶縁層23、29、そして16を覆う導電性
ゲート30が設けられる。
成され、またチャネル領域28を覆って絶縁層29が形
成される。絶縁層23、29、そして16を覆う導電性
ゲート30が設けられる。
【0047】次に図6bを参照すると、もしゲート30
をエッチするのであればアレイセル10の表面を覆って
レジスト層74が取り付けられる。セルの上でマスクの
位置を合わせて、エネルギー源からのエネルギー72を
照射して望みのパターンを基本セル10上へ転写する。
デバイス表面へ望みのパターンを転写するために、良く
知られたフォトリソグラフィ工程の任意のものを使用す
ることができる。
をエッチするのであればアレイセル10の表面を覆って
レジスト層74が取り付けられる。セルの上でマスクの
位置を合わせて、エネルギー源からのエネルギー72を
照射して望みのパターンを基本セル10上へ転写する。
デバイス表面へ望みのパターンを転写するために、良く
知られたフォトリソグラフィ工程の任意のものを使用す
ることができる。
【0048】次に図6cを参照すると、良く知られたエ
ッチング法の任意のものを使用してゲート30の部分3
0cをエッチして除去する。レジスト層74は剥離さ
れ、ウエハの洗浄が行われる。プロセスフローのこの時
点で、絶縁層と相互接続とが形成される。
ッチング法の任意のものを使用してゲート30の部分3
0cをエッチして除去する。レジスト層74は剥離さ
れ、ウエハの洗浄が行われる。プロセスフローのこの時
点で、絶縁層と相互接続とが形成される。
【0049】ゲートを加工するために4つのプロセス
(洗浄、レジスト塗布、位置合わせと露光、エッチン
グ)しか必要でないので、コストの問題は無視し得る。
これらの付加的な工程によって、より高いゲート利用と
より高い性能が得られる訳であるから、実質的にはコス
トの低減が達成される。
(洗浄、レジスト塗布、位置合わせと露光、エッチン
グ)しか必要でないので、コストの問題は無視し得る。
これらの付加的な工程によって、より高いゲート利用と
より高い性能が得られる訳であるから、実質的にはコス
トの低減が達成される。
【0050】本発明は例示の実施例に関して説明してき
たが、この説明は限定的な意図のものではない。本発明
のその他の実施例と共に、例示の実施例に関して種々の
修正や組み合わせが可能であることが、本明細書を参考
にすることによって当業者には明かであろう。従って、
本発明の特許請求の範囲はそれらの修正や実施例をすべ
て包含するものであると解釈されるべきである。
たが、この説明は限定的な意図のものではない。本発明
のその他の実施例と共に、例示の実施例に関して種々の
修正や組み合わせが可能であることが、本明細書を参考
にすることによって当業者には明かであろう。従って、
本発明の特許請求の範囲はそれらの修正や実施例をすべ
て包含するものであると解釈されるべきである。
【0051】以上の説明に関して更に以下の項を開示す
る。 (1) 半導体基板上に半導体ゲートアレイ構造を形成す
る方法であって:複数個のモート領域を形成することで
あって、前記モート領域の各々がチャネル領域と、前記
チャネル領域を覆って形成された絶縁層とを含み、前記
モート領域が絶縁領域によって分離されるように、モー
ト領域を形成すること、複数個のゲートを形成すること
であって、前記ゲートの各々が前記チャネル領域の1つ
を覆う第1の部分、前記チャネル領域の前記1つに隣接
するチャネル領域を覆う第2の部分、前記チャネル領域
の前記1つと前記隣接するチャネル領域との間の絶縁領
域を覆う第3の部分を含み、各チャネル領域が1つのゲ
ートの下側に位置するようにゲートを形成すること、前
記アレイを覆う第2の絶縁層を形成すること、前記複数
個のゲートの選ばれたものの前記第3の部分をエッチン
グして望みのゲート形状を形成すること、の工程を含む
方法。
る。 (1) 半導体基板上に半導体ゲートアレイ構造を形成す
る方法であって:複数個のモート領域を形成することで
あって、前記モート領域の各々がチャネル領域と、前記
チャネル領域を覆って形成された絶縁層とを含み、前記
モート領域が絶縁領域によって分離されるように、モー
ト領域を形成すること、複数個のゲートを形成すること
であって、前記ゲートの各々が前記チャネル領域の1つ
を覆う第1の部分、前記チャネル領域の前記1つに隣接
するチャネル領域を覆う第2の部分、前記チャネル領域
の前記1つと前記隣接するチャネル領域との間の絶縁領
域を覆う第3の部分を含み、各チャネル領域が1つのゲ
ートの下側に位置するようにゲートを形成すること、前
記アレイを覆う第2の絶縁層を形成すること、前記複数
個のゲートの選ばれたものの前記第3の部分をエッチン
グして望みのゲート形状を形成すること、の工程を含む
方法。
【0052】(2) 第1項記載の方法であって、複数個
のモート領域を形成する前記工程がイオン打ち込みによ
ってシリコンへのドーピングを行う工程を含んでいる方
法。
のモート領域を形成する前記工程がイオン打ち込みによ
ってシリコンへのドーピングを行う工程を含んでいる方
法。
【0053】(3) 第1項記載の方法であって、複数個
のモート領域を形成する前記工程が前記モート領域の一
部をn+ドーパントでドープし、残りのモート領域をp
+ドーパントでドープすることを含んでいる方法。
のモート領域を形成する前記工程が前記モート領域の一
部をn+ドーパントでドープし、残りのモート領域をp
+ドーパントでドープすることを含んでいる方法。
【0054】(4) 第3項記載の方法であって、複数個
のゲートを形成する前記工程が、前記第1の部分がpチ
ャネルを覆って形成され、前記第2の部分がnチャネル
を覆って形成されるようにゲートを形成することを含ん
でいる方法。
のゲートを形成する前記工程が、前記第1の部分がpチ
ャネルを覆って形成され、前記第2の部分がnチャネル
を覆って形成されるようにゲートを形成することを含ん
でいる方法。
【0055】(5) 第1項記載の方法であって、更に複
数個のゲートを形成する前記工程に続いて、前記望みの
ゲート形状を設計する工程を含んでいる方法。
数個のゲートを形成する前記工程に続いて、前記望みの
ゲート形状を設計する工程を含んでいる方法。
【0056】(6) 第1項記載の方法であって、複数個
のゲートを形成する前記工程が多結晶シリコンの堆積を
含んでいる方法。
のゲートを形成する前記工程が多結晶シリコンの堆積を
含んでいる方法。
【0057】(7) 第6項記載の方法であって、前記エ
ッチング工程が:前記基板の表面を洗浄すること、前記
基板表面にフォトレジストを塗布すること、前記表面上
でマスクパターンの位置合わせをすること、前記マスク
パターンをエネルギー源に露出させること、前記多結晶
シリコンをエッチングして望みのゲート形状を形成する
こと、の工程を含んでいる方法。
ッチング工程が:前記基板の表面を洗浄すること、前記
基板表面にフォトレジストを塗布すること、前記表面上
でマスクパターンの位置合わせをすること、前記マスク
パターンをエネルギー源に露出させること、前記多結晶
シリコンをエッチングして望みのゲート形状を形成する
こと、の工程を含んでいる方法。
【0058】(8) 第1項記載の方法であって、更に:
前記第2の絶縁層中に複数個のコンタクトホールを形成
すること、前記複数個のコンタクトホール上に相互接続
を形成してトランジスタデバイスを構成すること、の工
程を含む方法。
前記第2の絶縁層中に複数個のコンタクトホールを形成
すること、前記複数個のコンタクトホール上に相互接続
を形成してトランジスタデバイスを構成すること、の工
程を含む方法。
【0059】(9) 第1項記載の方法であって、更に:
前記アレイ上に第3の絶縁層を形成すること、前記第3
の絶縁層中に複数個のコンタクトを形成すること、前記
複数個のコンタクトホール上に相互接続を形成してトラ
ンジスタデバイスを構成すること、の工程を含む方法。
前記アレイ上に第3の絶縁層を形成すること、前記第3
の絶縁層中に複数個のコンタクトを形成すること、前記
複数個のコンタクトホール上に相互接続を形成してトラ
ンジスタデバイスを構成すること、の工程を含む方法。
【0060】(10) 基本セルのアレイを形成する方法で
あって:半導体基板表面の一部をマスクして複数個の第
1と第2の能動エリアを形成すること、前記表面上のマ
スクされていない領域に絶縁領域を形成すること、前記
マスクを除去すること、前記複数個の第1の能動エリア
をドーピングすること、前記第1の絶縁層と前記絶縁領
域との上に導電性ゲート層を形成すること、前記第1の
絶縁層と前記導電性ゲート層とをパターニングし、エッ
チングして複数個のゲートを形成し、各ゲートが第1の
能動エリアの1つ、第2能動エリアの1つ、そして前記
第1と第2の能動エリアの間の対応する絶縁領域の上に
形成されるようにパターニングとエッチングを行うこ
と、前記能動エリアをドーピングすること、前記基本セ
ル上に第2の絶縁層を形成すること、前記複数個のゲー
トの選ばれたものについて、前記第1と第2の能動エリ
アの間の前記対応する絶縁領域の上に形成された部分を
エッチングすること、の工程を含む方法。
あって:半導体基板表面の一部をマスクして複数個の第
1と第2の能動エリアを形成すること、前記表面上のマ
スクされていない領域に絶縁領域を形成すること、前記
マスクを除去すること、前記複数個の第1の能動エリア
をドーピングすること、前記第1の絶縁層と前記絶縁領
域との上に導電性ゲート層を形成すること、前記第1の
絶縁層と前記導電性ゲート層とをパターニングし、エッ
チングして複数個のゲートを形成し、各ゲートが第1の
能動エリアの1つ、第2能動エリアの1つ、そして前記
第1と第2の能動エリアの間の対応する絶縁領域の上に
形成されるようにパターニングとエッチングを行うこ
と、前記能動エリアをドーピングすること、前記基本セ
ル上に第2の絶縁層を形成すること、前記複数個のゲー
トの選ばれたものについて、前記第1と第2の能動エリ
アの間の前記対応する絶縁領域の上に形成された部分を
エッチングすること、の工程を含む方法。
【0061】(11) 第10項記載の方法であって、更
に:前記第2の絶縁層中に複数個のコンタクトホールを
形成すること、前記複数個のコンタクトホール上に相互
接続を形成してトランジスタデバイスを構成すること、
の工程を含む方法。
に:前記第2の絶縁層中に複数個のコンタクトホールを
形成すること、前記複数個のコンタクトホール上に相互
接続を形成してトランジスタデバイスを構成すること、
の工程を含む方法。
【0062】(12) 第10項記載の方法であって、絶縁
領域を形成する前記工程が酸化物の成長工程を含んでい
る方法。
領域を形成する前記工程が酸化物の成長工程を含んでい
る方法。
【0063】(13) 第10項記載の方法であって、前記
ドーピング工程がn形材料のイオン打ち込みを含んでい
る方法。
ドーピング工程がn形材料のイオン打ち込みを含んでい
る方法。
【0064】(14) 第10項記載の方法であって、前記
ドーピング工程がp形材料のイオン打ち込みを含んでい
る方法。
ドーピング工程がp形材料のイオン打ち込みを含んでい
る方法。
【0065】(15) 第10項記載の方法であって、絶縁
層を形成する前記工程が酸化物の堆積を含んでいる方
法。
層を形成する前記工程が酸化物の堆積を含んでいる方
法。
【0066】(16) 第10項記載の方法であって、導電
性ゲート層を形成する前記工程が多結晶シリコンの堆積
を含んでいる方法。
性ゲート層を形成する前記工程が多結晶シリコンの堆積
を含んでいる方法。
【0067】(17) 半導体基板上に半導体ゲートアレイ
構造を作製する方法は、複数個のモート領域12と14
を形成する工程を含んでおり、そこではモート領域12
と14の各々がチャネル領域22、28と前記チャネル
領域22、28の上に形成された絶縁層とを含んでい
る。モート領域は絶縁領域16によって分離されてい
る。複数個のゲート30が形成されて、そこでは前記ゲ
ート30の各々が前記チャネル領域22の1つを覆う第
1の部分30a、前記チャネル領域の前記1つに隣接す
るチャネル領域28を覆う第2の部分30b、そして前
記チャネル領域の前記1つと前記隣接するチャネル領域
との間の絶縁領域116を覆う第3の部分30cを含ん
でいる。各チャネル領域が1つのゲートの下へくるよう
にゲート30が形成される。次に、選ばれた数のゲート
がエッチされて望みのゲート形状が作成される。最後
に、アレイ全体上に付加的な絶縁層160が形成され、
この層中にコンタクトホールが形成されて、望みのトラ
ンジスタデバイスを構成するように相互接続が行われ
る。多重レベルの相互接続を使用してもよい。製造方法
の例と共に修正や変形についても開示されている。
構造を作製する方法は、複数個のモート領域12と14
を形成する工程を含んでおり、そこではモート領域12
と14の各々がチャネル領域22、28と前記チャネル
領域22、28の上に形成された絶縁層とを含んでい
る。モート領域は絶縁領域16によって分離されてい
る。複数個のゲート30が形成されて、そこでは前記ゲ
ート30の各々が前記チャネル領域22の1つを覆う第
1の部分30a、前記チャネル領域の前記1つに隣接す
るチャネル領域28を覆う第2の部分30b、そして前
記チャネル領域の前記1つと前記隣接するチャネル領域
との間の絶縁領域116を覆う第3の部分30cを含ん
でいる。各チャネル領域が1つのゲートの下へくるよう
にゲート30が形成される。次に、選ばれた数のゲート
がエッチされて望みのゲート形状が作成される。最後
に、アレイ全体上に付加的な絶縁層160が形成され、
この層中にコンタクトホールが形成されて、望みのトラ
ンジスタデバイスを構成するように相互接続が行われ
る。多重レベルの相互接続を使用してもよい。製造方法
の例と共に修正や変形についても開示されている。
【0068】
【注意】(C)著作権、*M*テキサスインスツルメン
ツ社1991年。本特許ドキュメンツの開示部分には著
作権およびマスクワーク(mask work)保護の
対象となる材料が含まれている。本著作権およびマスク
ワーク権利の所有者は、本特許ドキュメンツまたは開示
が特許庁における特許書類または記録として複写される
ことに関しては異議を唱えるものではないが、それ以外
に関してはすべての著作権およびマスクワークの権利を
保有する。
ツ社1991年。本特許ドキュメンツの開示部分には著
作権およびマスクワーク(mask work)保護の
対象となる材料が含まれている。本著作権およびマスク
ワーク権利の所有者は、本特許ドキュメンツまたは開示
が特許庁における特許書類または記録として複写される
ことに関しては異議を唱えるものではないが、それ以外
に関してはすべての著作権およびマスクワークの権利を
保有する。
【図1】好適実施例の基本セルの配置の平面図。
【図2】別の実施例の基本節の平面図。
【図3】別の実施例の基本節の平面図。
【図4】別の実施例の基本節の平面図。
【図5】1つの製造方法を示す断面図。
【図6】ゲートエッチングの1例を示す断面図。
10 ゲートアレイ基本セル 12、14 モート領域 16 絶縁領域 18、20 モート領域部分 22 チャネル領域 23 絶縁層 24、26 モート領域部分 28 チャネル領域 29 絶縁層 30 ゲート 32 ゲート窓 34 相互接続ライン 35、36、37 エッチ窓 72 エネルギー 74 レジスト層 108 半導体基板 110 基本セル 112、114 モート領域 116 絶縁領域 118、119、120 モート領域 122、122′ チャネル領域 123、123′ ゲート絶縁層 128、128′ チャネル領域 130、130′ ゲート 132、132′ 窓 140 マスク層 142 ゲート絶縁層 144 導電層 150 n形ウエル 160 絶縁層 162、164、166 コンタクト 210 セル 212、214 モート領域 222、228 チャネル領域 230 ゲート 232 窓
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 FI 技術表示箇所 7353−4M H01L 21/88 B
Claims (1)
- 【請求項1】 半導体基板上に半導体ゲートアレイ構造
を形成する方法であって:複数個のモート領域を形成す
ることであって、前記モート領域の各々がチャネル領域
と、前記チャネル領域を覆って形成された絶縁層とを含
み、前記モート領域が絶縁領域によって分離されるよう
に、モート領域を形成すること、 複数個のゲートを形成することであって、前記ゲートの
各々が前記チャネル領域の1つを覆う第1の部分、前記
チャネル領域の前記1つに隣接するチャネル領域を覆う
第2の部分、前記チャネル領域の前記1つと前記隣接す
るチャネル領域との間の絶縁領域を覆う第3の部分を含
み、各チャネル領域が1つのゲートの下側に位置するよ
うにゲートを形成すること、 前記アレイを覆う第2の絶縁層を形成すること、 前記複数個のゲートの選ばれたものの前記第3の部分を
エッチングして望みのゲート形状を形成すること、 の工程を含む方法。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US682805 | 1991-04-08 | ||
US07/682,805 US5275962A (en) | 1991-04-08 | 1991-04-08 | Mask programmable gate array base cell |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH05114649A true JPH05114649A (ja) | 1993-05-07 |
Family
ID=24741207
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP4087241A Pending JPH05114649A (ja) | 1991-04-08 | 1992-04-08 | マスクプログラマブルゲートアレイ製造方法 |
Country Status (2)
Country | Link |
---|---|
US (1) | US5275962A (ja) |
JP (1) | JPH05114649A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
EP0681740A1 (en) * | 1993-07-01 | 1995-11-15 | Lsi Logic Corporation | Integrated circuit structure with programmable conductive electrode/interconnect material and method of making same |
Families Citing this family (11)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP3266644B2 (ja) * | 1991-04-08 | 2002-03-18 | テキサス インスツルメンツ インコーポレイテツド | ゲートアレイ装置 |
US5399517A (en) * | 1992-02-19 | 1995-03-21 | Vlsi Technology, Inc. | Method of routing three layer metal gate arrays using a channel router |
US5691218A (en) * | 1993-07-01 | 1997-11-25 | Lsi Logic Corporation | Method of fabricating a programmable polysilicon gate array base cell structure |
US5512765A (en) * | 1994-02-03 | 1996-04-30 | National Semiconductor Corporation | Extendable circuit architecture |
JPH07307388A (ja) * | 1994-02-04 | 1995-11-21 | Advanced Micro Devices Inc | トランジスタのアレイおよびその形成方法 |
EP0690509A1 (en) * | 1994-06-30 | 1996-01-03 | Texas Instruments Incorporated | Substrate contact for gate array base cell and method of forming same |
US5952698A (en) * | 1995-09-07 | 1999-09-14 | Taiwan Semiconductor Manufacturing Company, Ltd. | Layout pattern for improved MOS device matching |
US6212671B1 (en) * | 1997-10-20 | 2001-04-03 | Mitsubishi Electric System Lsi Design Corporation | Mask pattern data producing apparatus, mask pattern data producing method and semiconductor integrated circuit device |
US6399972B1 (en) * | 2000-03-13 | 2002-06-04 | Oki Electric Industry Co., Ltd. | Cell based integrated circuit and unit cell architecture therefor |
JP4598483B2 (ja) * | 2004-11-10 | 2010-12-15 | パナソニック株式会社 | 半導体装置およびその製造方法 |
CN107086227B (zh) * | 2017-05-11 | 2020-02-21 | 京东方科技集团股份有限公司 | 发光电路、电子装置、薄膜晶体管及其制备方法 |
Family Cites Families (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS57130461A (en) * | 1981-02-06 | 1982-08-12 | Hitachi Ltd | Semiconductor memory storage |
US4975756A (en) * | 1985-05-01 | 1990-12-04 | Texas Instruments Incorporated | SRAM with local interconnect |
JP2892683B2 (ja) * | 1989-05-29 | 1999-05-17 | 株式会社日立製作所 | 半導体記憶装置およびその製造方法 |
JPS6465873A (en) * | 1987-09-07 | 1989-03-13 | Oki Electric Ind Co Ltd | Manufacture of semiconductor element |
JP2866390B2 (ja) * | 1989-03-20 | 1999-03-08 | 株式会社日立製作所 | 半導体集積回路装置の製造方法 |
US5120571A (en) * | 1988-11-10 | 1992-06-09 | Texas Instruments Incorporated | Floating-gate memory array with silicided buried bitlines and with single-step-defined floating gates |
IT1235690B (it) * | 1989-04-07 | 1992-09-21 | Sgs Thomson Microelectronics | Procedimento di fabbricazione per una matrice di celle eprom organizzate a tovaglia. |
US5136356A (en) * | 1989-04-19 | 1992-08-04 | Seiko Epson Corporation | Semiconductor device |
US5026657A (en) * | 1990-03-12 | 1991-06-25 | Micron Technology, Inc. | Split-polysilicon CMOS DRAM process incorporating self-aligned silicidation of the cell plate, transistor gates, and N+ regions |
-
1991
- 1991-04-08 US US07/682,805 patent/US5275962A/en not_active Expired - Lifetime
-
1992
- 1992-04-08 JP JP4087241A patent/JPH05114649A/ja active Pending
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
EP0681740A1 (en) * | 1993-07-01 | 1995-11-15 | Lsi Logic Corporation | Integrated circuit structure with programmable conductive electrode/interconnect material and method of making same |
EP0681740A4 (ja) * | 1993-07-01 | 1995-11-29 |
Also Published As
Publication number | Publication date |
---|---|
US5275962A (en) | 1994-01-04 |
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