JPH05114649A - マスクプログラマブルゲートアレイ製造方法 - Google Patents
マスクプログラマブルゲートアレイ製造方法Info
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- JPH05114649A JPH05114649A JP4087241A JP8724192A JPH05114649A JP H05114649 A JPH05114649 A JP H05114649A JP 4087241 A JP4087241 A JP 4087241A JP 8724192 A JP8724192 A JP 8724192A JP H05114649 A JPH05114649 A JP H05114649A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
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-
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-
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】 （修正有）
【目的】 マスクプログラマブルなゲートを備えたゲー
トアレイ基本セルを得る。 【構成】 半導体基板上に絶縁領域１６によって分離さ
れた複数個のモート領域１２と１４を形成し、その各々
はチャネル領域２２、２８とそれらの上に形成された絶
縁層とを含む。複数個のゲート３０が形成されて、各ゲ
ート３０が前記チャネル領域２２の１つを覆う第１の部
分３０ａ、前記チャネル領域の前記１つに隣接するチャ
ネル領域２８を覆う第２の部分３０ｂ、そして前記２つ
のチャネル領域間の絶縁領域１６を覆う第３の部分３０
ｃを含み、各チャネル領域が１つのゲートの下へくるよ
うに形成される。次に、選ばれた数のゲートがエッチさ
れて望みのゲート形状が作成される。最後に、アレイ全
体に絶縁層が形成され、この層中にコンタクトホールが
形成されて、望みのトランジスタデバイスを構成するよ
うに相互接続が行われる。
トアレイ基本セルを得る。 【構成】 半導体基板上に絶縁領域１６によって分離さ
れた複数個のモート領域１２と１４を形成し、その各々
はチャネル領域２２、２８とそれらの上に形成された絶
縁層とを含む。複数個のゲート３０が形成されて、各ゲ
ート３０が前記チャネル領域２２の１つを覆う第１の部
分３０ａ、前記チャネル領域の前記１つに隣接するチャ
ネル領域２８を覆う第２の部分３０ｂ、そして前記２つ
のチャネル領域間の絶縁領域１６を覆う第３の部分３０
ｃを含み、各チャネル領域が１つのゲートの下へくるよ
うに形成される。次に、選ばれた数のゲートがエッチさ
れて望みのゲート形状が作成される。最後に、アレイ全
体に絶縁層が形成され、この層中にコンタクトホールが
形成されて、望みのトランジスタデバイスを構成するよ
うに相互接続が行われる。
Description
【０００１】
【産業上の利用分野】本発明は一般的には半導体装置と
それの製造に関するものであり、更に詳細にはマスクプ
ログラマブル（ｍａｓｋ−ｐｒｏｇｒａｍｍａｂｌｅ）
なゲートアレイ構造とそれを作成するための方法とに関
するものである。
それの製造に関するものであり、更に詳細にはマスクプ
ログラマブル（ｍａｓｋ−ｐｒｏｇｒａｍｍａｂｌｅ）
なゲートアレイ構造とそれを作成するための方法とに関
するものである。
【０００２】
【従来の技術】集積回路製造において、しばしば、単一
のチップ上に非常に多数のトランジスタを作製すること
が必要となる。それらのトランジスタは相互接続され
て、論理ゲート、フリップチップ、メモリセル、その他
広範囲の各種デバイスが構成される。ゲートアレイは、
多くの応用に対応できるように、同一の基本セルを利用
したトランジスタ回路のアレイである。その構成におい
て、多重レベルデバイスの最終の相互接続レベルのみを
使用して、任意の与えられた応用に対応するように特定
の設計が実現されるようになっている。基本セルとして
の初期のレベルは、どの場合でも同じである。典型的な
応用において、基本セルは低濃度にドープされたチャネ
ル領域によって分離された高濃度にドープされたモート
領域（ｍｏａｔ ｒｅｇｉｏｎ）と、前記チャネル領域
を覆ってそれから絶縁されたゲートとを含んでいる。
のチップ上に非常に多数のトランジスタを作製すること
が必要となる。それらのトランジスタは相互接続され
て、論理ゲート、フリップチップ、メモリセル、その他
広範囲の各種デバイスが構成される。ゲートアレイは、
多くの応用に対応できるように、同一の基本セルを利用
したトランジスタ回路のアレイである。その構成におい
て、多重レベルデバイスの最終の相互接続レベルのみを
使用して、任意の与えられた応用に対応するように特定
の設計が実現されるようになっている。基本セルとして
の初期のレベルは、どの場合でも同じである。典型的な
応用において、基本セルは低濃度にドープされたチャネ
ル領域によって分離された高濃度にドープされたモート
領域（ｍｏａｔ ｒｅｇｉｏｎ）と、前記チャネル領域
を覆ってそれから絶縁されたゲートとを含んでいる。
【０００３】１つの型のゲートアレイでは、ｐ形にドー
プされたシリコンを含むモート領域と、ｎ形にドープさ
れたシリコンを含む他のモート領域とが含まれている。
これらの領域はそれぞれｐチャネルデバイスとｎチャネ
ルデバイスを形成するために使用される。両方の伝導形
のチャネルを使用した１つの応用例はＣＭＯＳ（相補型
金属酸化物半導体）デバイスである。
プされたシリコンを含むモート領域と、ｎ形にドープさ
れたシリコンを含む他のモート領域とが含まれている。
これらの領域はそれぞれｐチャネルデバイスとｎチャネ
ルデバイスを形成するために使用される。両方の伝導形
のチャネルを使用した１つの応用例はＣＭＯＳ（相補型
金属酸化物半導体）デバイスである。
【０００４】多くのゲートアレイ応用では隣接する基本
セルのゲートを電気的に接続することが必要である。こ
の電気的な接続は、しばしば基本セルの製造中のゲート
形成時に行われる。接続済みのゲートは、例えば、イン
バータやＮＡＮＤゲートのようなＣＭＯＳデバイスで共
通している。
セルのゲートを電気的に接続することが必要である。こ
の電気的な接続は、しばしば基本セルの製造中のゲート
形成時に行われる。接続済みのゲートは、例えば、イン
バータやＮＡＮＤゲートのようなＣＭＯＳデバイスで共
通している。
【０００５】しかし、例えばいくつかのダイナミック回
路や、単一もしくは相補型の転送ゲートのようなその他
の応用では、隣接するセルを“予め接続する”（すなわ
ち、基本セルの製造時に接続する）ことは非効率的であ
る。
路や、単一もしくは相補型の転送ゲートのようなその他
の応用では、隣接するセルを“予め接続する”（すなわ
ち、基本セルの製造時に接続する）ことは非効率的であ
る。
【０００６】接続されたゲートと接続されていないゲー
トとの両方を含むことの問題点を解決するために、各々
の応用に対応して基本セル全体の再設計が行われる。し
かし、このようなカスタム設計方式は、各々の特定の用
途毎に多重レベル製造のそれ以上のレベルを構築せねば
ならず、コスト的に高くつく。
トとの両方を含むことの問題点を解決するために、各々
の応用に対応して基本セル全体の再設計が行われる。し
かし、このようなカスタム設計方式は、各々の特定の用
途毎に多重レベル製造のそれ以上のレベルを構築せねば
ならず、コスト的に高くつく。
【０００７】別の１つの解決法は、すべてのセルゲート
の対を接続してしまうか、またはすべてのセルゲートの
対を接続しないでおくかのいずれかを選ぶことである。
しかし、この解決法は非効率的な基本セルの利用につな
がることになる。
の対を接続してしまうか、またはすべてのセルゲートの
対を接続しないでおくかのいずれかを選ぶことである。
しかし、この解決法は非効率的な基本セルの利用につな
がることになる。
【０００８】従って現時点で、ここに述べた問題点の任
意のものや、すべてのものを克服する改善が望まれる。
意のものや、すべてのものを克服する改善が望まれる。
【０００９】
【発明の概要】その他の目的や特長点は明かであろう
が、以下に部分的に述べられるであろう。それらは、マ
スクプログラマブルなゲートを備えたゲートアレイ基本
セルを提供する本発明によって実現されよう。
が、以下に部分的に述べられるであろう。それらは、マ
スクプログラマブルなゲートを備えたゲートアレイ基本
セルを提供する本発明によって実現されよう。
【００１０】半導体基板上に半導体ゲートアレイ構造を
形成する方法は複数個のモート領域を形成する工程を含
み、その各々のモート領域にはチャネル領域と、そのチ
ャネル領域を覆って形成された絶縁層とが含まれてい
る。モート領域は絶縁領域によって分離されている。複
数個のゲートが形成され、各々のゲートは前記チャネル
領域の１つの上にある第１の部分と、前記チャネル領域
の前記１つに隣接するチャネル領域上にある第２の部分
と、前記２つのチャネル領域の間を覆う絶縁領域の上に
ある第３の部分を含んでいる。ゲートは各チャネル領域
が１つのゲートの下にくるように形成される。次に、選
ばれた数のゲートの第３の部分がエッチされて望ましい
ゲート形状に加工される。最後に、アレイ全体を覆うよ
うに付加的な絶縁層が形成され、その層中にコンタクト
ホールが形成され、望みのトランジスタデバイスを構成
するように相互接続が形成される。多重レベルの相互接
続を採用することもできる。
形成する方法は複数個のモート領域を形成する工程を含
み、その各々のモート領域にはチャネル領域と、そのチ
ャネル領域を覆って形成された絶縁層とが含まれてい
る。モート領域は絶縁領域によって分離されている。複
数個のゲートが形成され、各々のゲートは前記チャネル
領域の１つの上にある第１の部分と、前記チャネル領域
の前記１つに隣接するチャネル領域上にある第２の部分
と、前記２つのチャネル領域の間を覆う絶縁領域の上に
ある第３の部分を含んでいる。ゲートは各チャネル領域
が１つのゲートの下にくるように形成される。次に、選
ばれた数のゲートの第３の部分がエッチされて望ましい
ゲート形状に加工される。最後に、アレイ全体を覆うよ
うに付加的な絶縁層が形成され、その層中にコンタクト
ホールが形成され、望みのトランジスタデバイスを構成
するように相互接続が形成される。多重レベルの相互接
続を採用することもできる。
【００１１】本発明の特長は、それが付加的な相互接続
レベルを要求することなく本質的な面積の節約を提供す
るということである。相互接続の配置は従来技術の構造
よりもずっと柔軟である。この特長は付加的な製造コス
トを何等必要とせずに保持される。
レベルを要求することなく本質的な面積の節約を提供す
るということである。相互接続の配置は従来技術の構造
よりもずっと柔軟である。この特長は付加的な製造コス
トを何等必要とせずに保持される。
【００１２】上に述べた本発明の特徴は、以下の図面を
参照した詳細な説明からより明らかに理解されよう。
参照した詳細な説明からより明らかに理解されよう。
【００１３】特に断らない限り、異なる図面中での同一
の符号や記号は同じ部品を示している。
の符号や記号は同じ部品を示している。
【００１４】
【実施例】本発明の好適実施例の作製と使用について以
下に詳細に説明する。但し、本発明が、広範囲の各種応
用において具体化できる数多くの新規な概念を提供する
ものであることは理解されたい。ここに示す特定の実施
例は本発明の作製や使用の１つの例を示すものに過ぎ
ず、本発明の範囲を限定するものではない。
下に詳細に説明する。但し、本発明が、広範囲の各種応
用において具体化できる数多くの新規な概念を提供する
ものであることは理解されたい。ここに示す特定の実施
例は本発明の作製や使用の１つの例を示すものに過ぎ
ず、本発明の範囲を限定するものではない。
【００１５】以下は本発明の説明である。次に、１つの
例を取り上げて、本発明の説明を行う。その後、いくつ
かの使用例と共に、いくつかの変更例について述べる。
最後に、製造方法の１つの例について説明する。
例を取り上げて、本発明の説明を行う。その後、いくつ
かの使用例と共に、いくつかの変更例について述べる。
最後に、製造方法の１つの例について説明する。
【００１６】まず図１を参照すると、配置の平面図のか
たちで第１の好適実施例のゲートアレイ基本セル１０が
示されている。このセルは絶縁領域１６で分離されたモ
ート領域１２とモート領域１４とを含んでいる。モート
領域１２はチャネル領域２２によって２つの部分１８と
２０に分割されている。同様に、モート領域１４もチャ
ネル領域２８によって２つの部分２４と２６に分割され
ている。モート領域はアレイ中の同様な領域から、すべ
ての側面において分離領域１６によって分離されてい
る。
たちで第１の好適実施例のゲートアレイ基本セル１０が
示されている。このセルは絶縁領域１６で分離されたモ
ート領域１２とモート領域１４とを含んでいる。モート
領域１２はチャネル領域２２によって２つの部分１８と
２０に分割されている。同様に、モート領域１４もチャ
ネル領域２８によって２つの部分２４と２６に分割され
ている。モート領域はアレイ中の同様な領域から、すべ
ての側面において分離領域１６によって分離されてい
る。
【００１７】モート領域１２と１４は典型的には高濃度
にドープされたシリコンを含む。例えばＣＭＯＳ（相補
型金属酸化物半導体）デバイスのようないくつかの応用
では、モート領域１２がｐ形に高濃度ドープされたシリ
コンを含み、モート領域１４がｎ形に高濃度ドープされ
たシリコンを含んでいるか、あるいはその逆になってい
る。チャネル領域２２または２８は典型的には低濃度に
ドープされたシリコンを含んでいる。チャネル２２（ま
たは２８）の伝導形は典型的にはモート領域の残りの部
分のそれとは逆になっているが、必ずしもその必要はな
い。
にドープされたシリコンを含む。例えばＣＭＯＳ（相補
型金属酸化物半導体）デバイスのようないくつかの応用
では、モート領域１２がｐ形に高濃度ドープされたシリ
コンを含み、モート領域１４がｎ形に高濃度ドープされ
たシリコンを含んでいるか、あるいはその逆になってい
る。チャネル領域２２または２８は典型的には低濃度に
ドープされたシリコンを含んでいる。チャネル２２（ま
たは２８）の伝導形は典型的にはモート領域の残りの部
分のそれとは逆になっているが、必ずしもその必要はな
い。
【００１８】チャネル領域２２と２８を覆って絶縁層
（図示されていない）が形成される。この絶縁層は典型
的には例えば、二酸化シリコンのような酸化物、また
は、窒化シリコンのような窒化物を含んでいる。
（図示されていない）が形成される。この絶縁層は典型
的には例えば、二酸化シリコンのような酸化物、また
は、窒化シリコンのような窒化物を含んでいる。
【００１９】導電性ゲート３０がチャネル領域２２と２
８を覆う絶縁層の上に形成され、それは領域１２と１４
との間の絶縁領域１６を横切って広がる。ゲートは典型
的には、例えば高濃度にドープされた多結晶シリコンを
含む。図示されたように、ゲートは、モート領域１２を
覆って形成された第１の部分３０ａ、モート領域１４を
覆って形成された第２の部分３０ｂ、そして前記２つの
モート領域を分離している絶縁領域１６を覆って形成さ
れた第３の部分３０ｃを含んでいる。
８を覆う絶縁層の上に形成され、それは領域１２と１４
との間の絶縁領域１６を横切って広がる。ゲートは典型
的には、例えば高濃度にドープされた多結晶シリコンを
含む。図示されたように、ゲートは、モート領域１２を
覆って形成された第１の部分３０ａ、モート領域１４を
覆って形成された第２の部分３０ｂ、そして前記２つの
モート領域を分離している絶縁領域１６を覆って形成さ
れた第３の部分３０ｃを含んでいる。
【００２０】この図には更にゲート窓３２が示されてお
り、これはもし、モート領域１２を覆うゲートをモート
領域１４を覆うゲートから電気的に切り離さなければな
らない場合に、エッチされるべきゲート３０の部分３０
ｃを示している。ゲートをエッチするための方法は図６
ａ−図６ｃに示されており、これらの図面は図１のＡＡ
ラインに沿っての断面を示している。
り、これはもし、モート領域１２を覆うゲートをモート
領域１４を覆うゲートから電気的に切り離さなければな
らない場合に、エッチされるべきゲート３０の部分３０
ｃを示している。ゲートをエッチするための方法は図６
ａ−図６ｃに示されており、これらの図面は図１のＡＡ
ラインに沿っての断面を示している。
【００２１】モート領域１２中にトランジスタＴ１が形
成される。トランジスタＴ１はソース領域１８、ドレイ
ン領域２０、そしてゲート３０を含んでいる。同様に、
モート領域１４中にトランジスタＴ２が形成され、それ
はソース領域２４、ドレイン領域２６、そしてゲート３
０を含んでいる。もちろん、応用によってはソースとド
レインを逆にすることができる。既に述べたように、窓
３２内の部分３０ｃをエッチすることによってトランジ
スタＴ１上のゲート３０をトランジスタＴ２上のゲート
３０から分離することができる。
成される。トランジスタＴ１はソース領域１８、ドレイ
ン領域２０、そしてゲート３０を含んでいる。同様に、
モート領域１４中にトランジスタＴ２が形成され、それ
はソース領域２４、ドレイン領域２６、そしてゲート３
０を含んでいる。もちろん、応用によってはソースとド
レインを逆にすることができる。既に述べたように、窓
３２内の部分３０ｃをエッチすることによってトランジ
スタＴ１上のゲート３０をトランジスタＴ２上のゲート
３０から分離することができる。
【００２２】この基本セル１０はアレイ中の数多くの同
類セルのうちの１つである。典型的なゲートアレイは３
００，０００から５００，０００個、あるいはそれ以上
の個数のセルを有することがある。セルは、セル間に相
互接続（図示されていない）を形成することによって望
みの回路に組み上げることができる。アレイ全体は例え
ば、酸化物のような絶縁材料（図示されていない）によ
って覆われる。絶縁材料中に相互接続ラインを下層の構
造へつなぐためのコンタクトホール（図示されていな
い）が形成される。多重レベル相互接続技術を含む相互
接続技術は当該分野では良く知られている。相互接続は
典型的にはゲートのエッチングに続いて形成される。
類セルのうちの１つである。典型的なゲートアレイは３
００，０００から５００，０００個、あるいはそれ以上
の個数のセルを有することがある。セルは、セル間に相
互接続（図示されていない）を形成することによって望
みの回路に組み上げることができる。アレイ全体は例え
ば、酸化物のような絶縁材料（図示されていない）によ
って覆われる。絶縁材料中に相互接続ラインを下層の構
造へつなぐためのコンタクトホール（図示されていな
い）が形成される。多重レベル相互接続技術を含む相互
接続技術は当該分野では良く知られている。相互接続は
典型的にはゲートのエッチングに続いて形成される。
【００２３】ゲートアレイ中には非常に多数の各種のデ
バイスが形成できる。ｎチャネルとｐチャネルの両方の
モート領域と、接続済みのゲートを利用する一般的な論
理回路にはインバータやＮＡＮＤゲートが含まれる。例
えば、フリップフロップ、スタティックランダムアクセ
スメモリ、読み出し専用メモリ、あるいは多重ポートメ
モリ、のようなその他のデバイスが形成され得る。ｐチ
ャネルおよびｎチャネルデバイスのために電気的に接続
されていないゲートを要求するいくつかの回路には例え
ば、単一または相補形の転送ゲートやいくつかのダイナ
ミック回路が含まれる。
バイスが形成できる。ｎチャネルとｐチャネルの両方の
モート領域と、接続済みのゲートを利用する一般的な論
理回路にはインバータやＮＡＮＤゲートが含まれる。例
えば、フリップフロップ、スタティックランダムアクセ
スメモリ、読み出し専用メモリ、あるいは多重ポートメ
モリ、のようなその他のデバイスが形成され得る。ｐチ
ャネルおよびｎチャネルデバイスのために電気的に接続
されていないゲートを要求するいくつかの回路には例え
ば、単一または相補形の転送ゲートやいくつかのダイナ
ミック回路が含まれる。
【００２４】本発明の基本セルに対しては数多くの変更
や修正が可能である。図２に示されたように、モート領
域１１２は２つのチャネル領域１２２と１２２′を含ん
でいる。同様に、モート領域１１４はチャネル領域１２
８と１２８′を含んでいる。チャネル領域１２２と１２
８とを覆ってそれらから絶縁されてゲート１３０が設け
られ、またチャネル領域１２２′と１２８′とを覆って
それらから絶縁されてゲート１３０′が設けられる。こ
の構成において、２つのトランジスタＴ１とＴ１′（あ
るいはＴ２とＴ２′）が各々のモート領域中に形成され
る。１つのモート領域には２個よりも多いゲートを含め
ることもできる。
や修正が可能である。図２に示されたように、モート領
域１１２は２つのチャネル領域１２２と１２２′を含ん
でいる。同様に、モート領域１１４はチャネル領域１２
８と１２８′を含んでいる。チャネル領域１２２と１２
８とを覆ってそれらから絶縁されてゲート１３０が設け
られ、またチャネル領域１２２′と１２８′とを覆って
それらから絶縁されてゲート１３０′が設けられる。こ
の構成において、２つのトランジスタＴ１とＴ１′（あ
るいはＴ２とＴ２′）が各々のモート領域中に形成され
る。１つのモート領域には２個よりも多いゲートを含め
ることもできる。
【００２５】ゲート１３０と１３０′とは独立にエッチ
されるか、あるいはそれぞれ窓１３２と１３２′の位置
にエッチせずに残される。もちろん、回路応用の要請で
両方のゲート１３０と１３０′をエッチすることもでき
る。
されるか、あるいはそれぞれ窓１３２と１３２′の位置
にエッチせずに残される。もちろん、回路応用の要請で
両方のゲート１３０と１３０′をエッチすることもでき
る。
【００２６】別の１つの好適実施例では、基本セル構造
は図３に示されたように、各モート領域中にゲート当た
り１個以上のトランジスタを含むことができる。ゲート
当たり１個以上のトランジスタを提供する構造について
は、ここに参考のために引用する同時譲渡の米国特許出
願第６８１，８２２号（ＴＩ−１５８６３）に述べられ
ている。
は図３に示されたように、各モート領域中にゲート当た
り１個以上のトランジスタを含むことができる。ゲート
当たり１個以上のトランジスタを提供する構造について
は、ここに参考のために引用する同時譲渡の米国特許出
願第６８１，８２２号（ＴＩ−１５８６３）に述べられ
ている。
【００２７】図３に示されたセル２１０は典型的なＣＭ
ＯＳセルである。モート領域２１２はｐ＋にドープされ
たシリコンを含んでおり、モート領域２１４はｎ＋にド
ープされたシリコンを含んでいる。チャネル領域２２２
と２２８を覆ってそれらから絶縁されてゲート２３０が
形成される。この実施例では、モート領域２１２中に３
個のトランジスタＰ１、Ｐ２、Ｐ３が形成される。同様
に、モート領域２１４中には３個のトランジスタＮ１、
Ｎ２、Ｎ３が形成される。
ＯＳセルである。モート領域２１２はｐ＋にドープされ
たシリコンを含んでおり、モート領域２１４はｎ＋にド
ープされたシリコンを含んでいる。チャネル領域２２２
と２２８を覆ってそれらから絶縁されてゲート２３０が
形成される。この実施例では、モート領域２１２中に３
個のトランジスタＰ１、Ｐ２、Ｐ３が形成される。同様
に、モート領域２１４中には３個のトランジスタＮ１、
Ｎ２、Ｎ３が形成される。
【００２８】チャネル領域２２２を覆う部分をチャネル
領域２２８を覆う部分から切り離すために、窓２３２の
位置でゲート２３０をエッチしてもよい。このエッチン
グは回路側の要請に従って、アレイ中の選ばれたセルに
対して施される。
領域２２８を覆う部分から切り離すために、窓２３２の
位置でゲート２３０をエッチしてもよい。このエッチン
グは回路側の要請に従って、アレイ中の選ばれたセルに
対して施される。
【００２９】好適実施例の基本セルの別の変形が図４に
示されている。図４は図１に関連して述べたような２個
の基本セル１０ａと１０ｂの平面図である。また相互接
続ライン３４も示されており、それはセル１０ａとセル
１０ｂとの間の絶縁領域中に形成されている。しばしば
ポリのトンネルライン（ｐｏｌｙ ｔｕｎｎｅｌ ｌｉ
ｎｅ）と呼ばれる相互接続ライン３４は付加的な相互接
続手段を提供し、繰り返し基本セルパターンの一部にな
っている。相互接続ライン３４は典型的には高濃度にド
ープされた多結晶シリコンを含み、モート領域の形成と
同時に形成される。
示されている。図４は図１に関連して述べたような２個
の基本セル１０ａと１０ｂの平面図である。また相互接
続ライン３４も示されており、それはセル１０ａとセル
１０ｂとの間の絶縁領域中に形成されている。しばしば
ポリのトンネルライン（ｐｏｌｙ ｔｕｎｎｅｌ ｌｉ
ｎｅ）と呼ばれる相互接続ライン３４は付加的な相互接
続手段を提供し、繰り返し基本セルパターンの一部にな
っている。相互接続ライン３４は典型的には高濃度にド
ープされた多結晶シリコンを含み、モート領域の形成と
同時に形成される。
【００３０】相互接続ライン３４も、ゲート３０の場所
と同様に必要に応じてエッチすることができる。エッチ
窓３５、３６、３７はエッチされる相互接続ライン３４
のエリアを示している。エッチされるこれらの部分は回
路設計によって決定され、相互接続ラインに沿ったどこ
であってもよい。図４には相互接続ライン３４ｂも示さ
れており、それは行（図示されていない）中のセル１０
ｂと次のセルとの間に位置している。エッチされる相互
接続ライン３４ｂの代替え部分を示すために窓３５ｂ−
３７ｂが示されている。
と同様に必要に応じてエッチすることができる。エッチ
窓３５、３６、３７はエッチされる相互接続ライン３４
のエリアを示している。エッチされるこれらの部分は回
路設計によって決定され、相互接続ラインに沿ったどこ
であってもよい。図４には相互接続ライン３４ｂも示さ
れており、それは行（図示されていない）中のセル１０
ｂと次のセルとの間に位置している。エッチされる相互
接続ライン３４ｂの代替え部分を示すために窓３５ｂ−
３７ｂが示されている。
【００３１】図２、図３、そして図４に示した修正は、
その他の修正と共に当業者には明らかであろうが、それ
らを組み合わせることによって膨大な数の可能な基本セ
ル構造が得られる。
その他の修正と共に当業者には明らかであろうが、それ
らを組み合わせることによって膨大な数の可能な基本セ
ル構造が得られる。
【００３２】以下の説明は本発明の構造を作製するため
の方法の１つの例である。作製方法は図５の断面図を参
照しながら説明する。ゲートをエッチする方法の例につ
いては図６の断面図を参照しながら説明する。
の方法の１つの例である。作製方法は図５の断面図を参
照しながら説明する。ゲートをエッチする方法の例につ
いては図６の断面図を参照しながら説明する。
【００３３】図５ａを参照すると、半導体基板１０８が
与えられている。好適実施例では、基板１０８は低濃度
にドープされたｐ形シリコンを含んでいる。基板１０８
は例えば低濃度にドープされたｎ形シリコンであっても
よい。製造プロセスの最初の段階では、例えば窒化物の
ようなマスク層１４０が堆積され、エッチされて能動エ
リアが覆われる。
与えられている。好適実施例では、基板１０８は低濃度
にドープされたｐ形シリコンを含んでいる。基板１０８
は例えば低濃度にドープされたｎ形シリコンであっても
よい。製造プロセスの最初の段階では、例えば窒化物の
ようなマスク層１４０が堆積され、エッチされて能動エ
リアが覆われる。
【００３４】次に図５ｂを参照すると、マスク層１４０
が存在しない基板表面上に絶縁領域１１６ａと１１６ｂ
が形成される。用いられる１つの方法は酸化物層を熱的
に成長させて、二酸化シリコン分離領域１１６を形成す
るものである。分離領域１１６の形成の後にマスク層１
４０は除去される。
が存在しない基板表面上に絶縁領域１１６ａと１１６ｂ
が形成される。用いられる１つの方法は酸化物層を熱的
に成長させて、二酸化シリコン分離領域１１６を形成す
るものである。分離領域１１６の形成の後にマスク層１
４０は除去される。
【００３５】もしｐ−にドープされた基板１０８が用い
られて、ｐチャネルデバイスが必要であれば、この例で
の次の段階はｎ形のウエル１５０の形成である。このｎ
ウエル１５０は、例えばイオン打ち込みや拡散のような
良く知られたドーピング法を用いて行われる。もし、Ｃ
ＭＯＳゲートアレイを作製するのであれば、いくつかの
デバイスはｎチャネルであり、残りのデバイスはｐチャ
ネルとなる。図面はｐチャネルＭＯＳを作製する場合に
ついてであるが、既に述べたようにｎウエルを含まない
セルを組み込むことによってＣＭＯＳの作製も容易に実
現できることを理解されたい。もちろん、もしアレイ中
にｎチャネルデバイスのみを必要とするのであれば、ｎ
ウエルの組み込みは不要である。
られて、ｐチャネルデバイスが必要であれば、この例で
の次の段階はｎ形のウエル１５０の形成である。このｎ
ウエル１５０は、例えばイオン打ち込みや拡散のような
良く知られたドーピング法を用いて行われる。もし、Ｃ
ＭＯＳゲートアレイを作製するのであれば、いくつかの
デバイスはｎチャネルであり、残りのデバイスはｐチャ
ネルとなる。図面はｐチャネルＭＯＳを作製する場合に
ついてであるが、既に述べたようにｎウエルを含まない
セルを組み込むことによってＣＭＯＳの作製も容易に実
現できることを理解されたい。もちろん、もしアレイ中
にｎチャネルデバイスのみを必要とするのであれば、ｎ
ウエルの組み込みは不要である。
【００３６】能動エリア中にゲート絶縁層１４２が形成
される。この絶縁層は典型的には例えば堆積された酸化
物を含む。次にゲート絶縁層１４２を覆って導電層１４
４が形成される。導電層１４４は典型的には例えば、高
濃度にドープされた多結晶シリコンを含む。層１４４は
例えば、堆積される。
される。この絶縁層は典型的には例えば堆積された酸化
物を含む。次にゲート絶縁層１４２を覆って導電層１４
４が形成される。導電層１４４は典型的には例えば、高
濃度にドープされた多結晶シリコンを含む。層１４４は
例えば、堆積される。
【００３７】次に図５ｃを参照すると、導電性ゲート層
１４４とゲート絶縁層１４２がパターン化され、エッチ
されてゲート１３０とゲート１３０′がゲート絶縁層１
２３と１２３′と共に形成される。これらのゲートは図
１から図４に関連して述べたように、選ばれた設計のゲ
ートを生成するために適した既知の工程に従って作製さ
れる。
１４４とゲート絶縁層１４２がパターン化され、エッチ
されてゲート１３０とゲート１３０′がゲート絶縁層１
２３と１２３′と共に形成される。これらのゲートは図
１から図４に関連して述べたように、選ばれた設計のゲ
ートを生成するために適した既知の工程に従って作製さ
れる。
【００３８】次に、図５ｄに示されたように、モート領
域１１８、１１９、そして１２０のドーピングが行われ
る。このドーピング工程はイオン打ち込みによって行わ
れるか、あるいは例えば拡散のような良く知られたドー
ピング法の１つを用いて行われる。モート領域のドーピ
ングの後に、しばしばアニーリングが施される。モート
領域中のドーパントの伝導形はデバイスの伝導形、すな
わちｎチャネルかｐチャネルかを決定する。既に述べた
ように、チャネル１２２と１２２′のドーピングの形は
典型的にはモート領域１１８、１１９、そして１２０の
それとは異なっているが、必ずしもそうである必要はな
い。
域１１８、１１９、そして１２０のドーピングが行われ
る。このドーピング工程はイオン打ち込みによって行わ
れるか、あるいは例えば拡散のような良く知られたドー
ピング法の１つを用いて行われる。モート領域のドーピ
ングの後に、しばしばアニーリングが施される。モート
領域中のドーパントの伝導形はデバイスの伝導形、すな
わちｎチャネルかｐチャネルかを決定する。既に述べた
ように、チャネル１２２と１２２′のドーピングの形は
典型的にはモート領域１１８、１１９、そして１２０の
それとは異なっているが、必ずしもそうである必要はな
い。
【００３９】図５ｄに示した断面は図２に示した構造の
ＢＢラインに沿って取った断面である。図示のように、
ソース領域１１８とドレイン領域１１９を伴ったチャネ
ル領域１２２とゲート１３０がトランジスタＴ１を構成
しており、同様に、ソース領域１２０とドレイン領域１
１９を伴ったチャネル領域１２２′とゲート１３０′が
トランジスタＴ２を構成している。ここに述べられたそ
の他の実施例を作製する場合にも類似のプロセスフロー
が使用される。
ＢＢラインに沿って取った断面である。図示のように、
ソース領域１１８とドレイン領域１１９を伴ったチャネ
ル領域１２２とゲート１３０がトランジスタＴ１を構成
しており、同様に、ソース領域１２０とドレイン領域１
１９を伴ったチャネル領域１２２′とゲート１３０′が
トランジスタＴ２を構成している。ここに述べられたそ
の他の実施例を作製する場合にも類似のプロセスフロー
が使用される。
【００４０】選ばれたゲートのエッチングが完了した
後、この例でのプロセスフローの次の工程は、基本セル
１１０とチップ上のその他の基本セルの全体表面上へ絶
縁層１６０を堆積させることである。絶縁層１６０は例
えば、堆積で形成した酸化物または窒化物を含んでい
る。基本セルのパターンは多くの異なる応用で同じであ
るので、実際の回路の設計や製造に先だってセルの作製
を行うことができる。もし、実際にデバイスを予め作製
しておくのであれば、絶縁層１６０は貯蔵期間のデバイ
ス保護のために利用できる。
後、この例でのプロセスフローの次の工程は、基本セル
１１０とチップ上のその他の基本セルの全体表面上へ絶
縁層１６０を堆積させることである。絶縁層１６０は例
えば、堆積で形成した酸化物または窒化物を含んでい
る。基本セルのパターンは多くの異なる応用で同じであ
るので、実際の回路の設計や製造に先だってセルの作製
を行うことができる。もし、実際にデバイスを予め作製
しておくのであれば、絶縁層１６０は貯蔵期間のデバイ
ス保護のために利用できる。
【００４１】ここの例のプロセスフローでの次の段階は
選ばれたゲートをエッチして望みの回路を作製すること
である。この工程を実行するための段階を以下に図６を
参照しながらもっと詳細に説明する。
選ばれたゲートをエッチして望みの回路を作製すること
である。この工程を実行するための段階を以下に図６を
参照しながらもっと詳細に説明する。
【００４２】望みの回路のために必要な接続を形成する
ために、絶縁層１６０中にホールが形成され、コンタク
トが形成される。図５ｅは例として、コンタクト１６
２、コンタクト１６４、そしてコンタクト１６６を示し
ている。コンタクトを形成する１つの方法は、当業者に
は良く知られたように、層１６０をエッチし、金属プラ
グ１６２（または１６４または１６６）を形成すること
である。金属プラグ１６２（または１６４または１６６
は例えばタングステンを含んでいる。
ために、絶縁層１６０中にホールが形成され、コンタク
トが形成される。図５ｅは例として、コンタクト１６
２、コンタクト１６４、そしてコンタクト１６６を示し
ている。コンタクトを形成する１つの方法は、当業者に
は良く知られたように、層１６０をエッチし、金属プラ
グ１６２（または１６４または１６６）を形成すること
である。金属プラグ１６２（または１６４または１６６
は例えばタングステンを含んでいる。
【００４３】次に相互接続ライン（図示されていない）
が形成され、エッチされて、既に述べたような望みの接
続が生成される。相互接続ラインはタングステンや、チ
タン、またはアルミニウムのような金属で形成される。
図示されていないが、当該分野では良く知られたよう
に、付加的な絶縁層の形成と付加的な相互接続ラインの
形成とによって多重レベル相互接続方式を採用すること
もできる。
が形成され、エッチされて、既に述べたような望みの接
続が生成される。相互接続ラインはタングステンや、チ
タン、またはアルミニウムのような金属で形成される。
図示されていないが、当該分野では良く知られたよう
に、付加的な絶縁層の形成と付加的な相互接続ラインの
形成とによって多重レベル相互接続方式を採用すること
もできる。
【００４４】ここで、図６に関連してゲートをエッチす
るための方法例について説明する。図６は図１のセル１
０をＡＡラインに沿って取った断面図である。
るための方法例について説明する。図６は図１のセル１
０をＡＡラインに沿って取った断面図である。
【００４５】まず、図６ａを参照すると、基本セル１０
は絶縁領域１６によって分離されたモート領域１２とモ
ート領域１４とを含んでいる。モート領域１２中にはｎ
ウエル５０が形成されている。モート領域１２は、図示
されていないが、ソースおよびドレイン領域と共にチャ
ネル領域２２を含んでいる。同様に、モート領域１４
は、図示されていないが、ソースおよびドレイン領域と
共にチャネル領域２８を含んでいる。
は絶縁領域１６によって分離されたモート領域１２とモ
ート領域１４とを含んでいる。モート領域１２中にはｎ
ウエル５０が形成されている。モート領域１２は、図示
されていないが、ソースおよびドレイン領域と共にチャ
ネル領域２２を含んでいる。同様に、モート領域１４
は、図示されていないが、ソースおよびドレイン領域と
共にチャネル領域２８を含んでいる。
【００４６】チャネル領域２２を覆って絶縁層２３が形
成され、またチャネル領域２８を覆って絶縁層２９が形
成される。絶縁層２３、２９、そして１６を覆う導電性
ゲート３０が設けられる。
成され、またチャネル領域２８を覆って絶縁層２９が形
成される。絶縁層２３、２９、そして１６を覆う導電性
ゲート３０が設けられる。
【００４７】次に図６ｂを参照すると、もしゲート３０
をエッチするのであればアレイセル１０の表面を覆って
レジスト層７４が取り付けられる。セルの上でマスクの
位置を合わせて、エネルギー源からのエネルギー７２を
照射して望みのパターンを基本セル１０上へ転写する。
デバイス表面へ望みのパターンを転写するために、良く
知られたフォトリソグラフィ工程の任意のものを使用す
ることができる。
をエッチするのであればアレイセル１０の表面を覆って
レジスト層７４が取り付けられる。セルの上でマスクの
位置を合わせて、エネルギー源からのエネルギー７２を
照射して望みのパターンを基本セル１０上へ転写する。
デバイス表面へ望みのパターンを転写するために、良く
知られたフォトリソグラフィ工程の任意のものを使用す
ることができる。
【００４８】次に図６ｃを参照すると、良く知られたエ
ッチング法の任意のものを使用してゲート３０の部分３
０ｃをエッチして除去する。レジスト層７４は剥離さ
れ、ウエハの洗浄が行われる。プロセスフローのこの時
点で、絶縁層と相互接続とが形成される。
ッチング法の任意のものを使用してゲート３０の部分３
０ｃをエッチして除去する。レジスト層７４は剥離さ
れ、ウエハの洗浄が行われる。プロセスフローのこの時
点で、絶縁層と相互接続とが形成される。
【００４９】ゲートを加工するために４つのプロセス
（洗浄、レジスト塗布、位置合わせと露光、エッチン
グ）しか必要でないので、コストの問題は無視し得る。
これらの付加的な工程によって、より高いゲート利用と
より高い性能が得られる訳であるから、実質的にはコス
トの低減が達成される。
（洗浄、レジスト塗布、位置合わせと露光、エッチン
グ）しか必要でないので、コストの問題は無視し得る。
これらの付加的な工程によって、より高いゲート利用と
より高い性能が得られる訳であるから、実質的にはコス
トの低減が達成される。
【００５０】本発明は例示の実施例に関して説明してき
たが、この説明は限定的な意図のものではない。本発明
のその他の実施例と共に、例示の実施例に関して種々の
修正や組み合わせが可能であることが、本明細書を参考
にすることによって当業者には明かであろう。従って、
本発明の特許請求の範囲はそれらの修正や実施例をすべ
て包含するものであると解釈されるべきである。
たが、この説明は限定的な意図のものではない。本発明
のその他の実施例と共に、例示の実施例に関して種々の
修正や組み合わせが可能であることが、本明細書を参考
にすることによって当業者には明かであろう。従って、
本発明の特許請求の範囲はそれらの修正や実施例をすべ
て包含するものであると解釈されるべきである。
【００５１】以上の説明に関して更に以下の項を開示す
る。 (1) 半導体基板上に半導体ゲートアレイ構造を形成す
る方法であって：複数個のモート領域を形成することで
あって、前記モート領域の各々がチャネル領域と、前記
チャネル領域を覆って形成された絶縁層とを含み、前記
モート領域が絶縁領域によって分離されるように、モー
ト領域を形成すること、複数個のゲートを形成すること
であって、前記ゲートの各々が前記チャネル領域の１つ
を覆う第１の部分、前記チャネル領域の前記１つに隣接
するチャネル領域を覆う第２の部分、前記チャネル領域
の前記１つと前記隣接するチャネル領域との間の絶縁領
域を覆う第３の部分を含み、各チャネル領域が１つのゲ
ートの下側に位置するようにゲートを形成すること、前
記アレイを覆う第２の絶縁層を形成すること、前記複数
個のゲートの選ばれたものの前記第３の部分をエッチン
グして望みのゲート形状を形成すること、の工程を含む
方法。
る。 (1) 半導体基板上に半導体ゲートアレイ構造を形成す
る方法であって：複数個のモート領域を形成することで
あって、前記モート領域の各々がチャネル領域と、前記
チャネル領域を覆って形成された絶縁層とを含み、前記
モート領域が絶縁領域によって分離されるように、モー
ト領域を形成すること、複数個のゲートを形成すること
であって、前記ゲートの各々が前記チャネル領域の１つ
を覆う第１の部分、前記チャネル領域の前記１つに隣接
するチャネル領域を覆う第２の部分、前記チャネル領域
の前記１つと前記隣接するチャネル領域との間の絶縁領
域を覆う第３の部分を含み、各チャネル領域が１つのゲ
ートの下側に位置するようにゲートを形成すること、前
記アレイを覆う第２の絶縁層を形成すること、前記複数
個のゲートの選ばれたものの前記第３の部分をエッチン
グして望みのゲート形状を形成すること、の工程を含む
方法。
【００５２】(2) 第１項記載の方法であって、複数個
のモート領域を形成する前記工程がイオン打ち込みによ
ってシリコンへのドーピングを行う工程を含んでいる方
法。
のモート領域を形成する前記工程がイオン打ち込みによ
ってシリコンへのドーピングを行う工程を含んでいる方
法。
【００５３】(3) 第１項記載の方法であって、複数個
のモート領域を形成する前記工程が前記モート領域の一
部をｎ＋ドーパントでドープし、残りのモート領域をｐ
＋ドーパントでドープすることを含んでいる方法。
のモート領域を形成する前記工程が前記モート領域の一
部をｎ＋ドーパントでドープし、残りのモート領域をｐ
＋ドーパントでドープすることを含んでいる方法。
【００５４】(4) 第３項記載の方法であって、複数個
のゲートを形成する前記工程が、前記第１の部分がｐチ
ャネルを覆って形成され、前記第２の部分がｎチャネル
を覆って形成されるようにゲートを形成することを含ん
でいる方法。
のゲートを形成する前記工程が、前記第１の部分がｐチ
ャネルを覆って形成され、前記第２の部分がｎチャネル
を覆って形成されるようにゲートを形成することを含ん
でいる方法。
【００５５】(5) 第１項記載の方法であって、更に複
数個のゲートを形成する前記工程に続いて、前記望みの
ゲート形状を設計する工程を含んでいる方法。
数個のゲートを形成する前記工程に続いて、前記望みの
ゲート形状を設計する工程を含んでいる方法。
【００５６】(6) 第１項記載の方法であって、複数個
のゲートを形成する前記工程が多結晶シリコンの堆積を
含んでいる方法。
のゲートを形成する前記工程が多結晶シリコンの堆積を
含んでいる方法。
【００５７】(7) 第６項記載の方法であって、前記エ
ッチング工程が：前記基板の表面を洗浄すること、前記
基板表面にフォトレジストを塗布すること、前記表面上
でマスクパターンの位置合わせをすること、前記マスク
パターンをエネルギー源に露出させること、前記多結晶
シリコンをエッチングして望みのゲート形状を形成する
こと、の工程を含んでいる方法。
ッチング工程が：前記基板の表面を洗浄すること、前記
基板表面にフォトレジストを塗布すること、前記表面上
でマスクパターンの位置合わせをすること、前記マスク
パターンをエネルギー源に露出させること、前記多結晶
シリコンをエッチングして望みのゲート形状を形成する
こと、の工程を含んでいる方法。
【００５８】(8) 第１項記載の方法であって、更に：
前記第２の絶縁層中に複数個のコンタクトホールを形成
すること、前記複数個のコンタクトホール上に相互接続
を形成してトランジスタデバイスを構成すること、の工
程を含む方法。
前記第２の絶縁層中に複数個のコンタクトホールを形成
すること、前記複数個のコンタクトホール上に相互接続
を形成してトランジスタデバイスを構成すること、の工
程を含む方法。
【００５９】(9) 第１項記載の方法であって、更に：
前記アレイ上に第３の絶縁層を形成すること、前記第３
の絶縁層中に複数個のコンタクトを形成すること、前記
複数個のコンタクトホール上に相互接続を形成してトラ
ンジスタデバイスを構成すること、の工程を含む方法。
前記アレイ上に第３の絶縁層を形成すること、前記第３
の絶縁層中に複数個のコンタクトを形成すること、前記
複数個のコンタクトホール上に相互接続を形成してトラ
ンジスタデバイスを構成すること、の工程を含む方法。
【００６０】(10) 基本セルのアレイを形成する方法で
あって：半導体基板表面の一部をマスクして複数個の第
１と第２の能動エリアを形成すること、前記表面上のマ
スクされていない領域に絶縁領域を形成すること、前記
マスクを除去すること、前記複数個の第１の能動エリア
をドーピングすること、前記第１の絶縁層と前記絶縁領
域との上に導電性ゲート層を形成すること、前記第１の
絶縁層と前記導電性ゲート層とをパターニングし、エッ
チングして複数個のゲートを形成し、各ゲートが第１の
能動エリアの１つ、第２能動エリアの１つ、そして前記
第１と第２の能動エリアの間の対応する絶縁領域の上に
形成されるようにパターニングとエッチングを行うこ
と、前記能動エリアをドーピングすること、前記基本セ
ル上に第２の絶縁層を形成すること、前記複数個のゲー
トの選ばれたものについて、前記第１と第２の能動エリ
アの間の前記対応する絶縁領域の上に形成された部分を
エッチングすること、の工程を含む方法。
あって：半導体基板表面の一部をマスクして複数個の第
１と第２の能動エリアを形成すること、前記表面上のマ
スクされていない領域に絶縁領域を形成すること、前記
マスクを除去すること、前記複数個の第１の能動エリア
をドーピングすること、前記第１の絶縁層と前記絶縁領
域との上に導電性ゲート層を形成すること、前記第１の
絶縁層と前記導電性ゲート層とをパターニングし、エッ
チングして複数個のゲートを形成し、各ゲートが第１の
能動エリアの１つ、第２能動エリアの１つ、そして前記
第１と第２の能動エリアの間の対応する絶縁領域の上に
形成されるようにパターニングとエッチングを行うこ
と、前記能動エリアをドーピングすること、前記基本セ
ル上に第２の絶縁層を形成すること、前記複数個のゲー
トの選ばれたものについて、前記第１と第２の能動エリ
アの間の前記対応する絶縁領域の上に形成された部分を
エッチングすること、の工程を含む方法。
【００６１】(11) 第１０項記載の方法であって、更
に：前記第２の絶縁層中に複数個のコンタクトホールを
形成すること、前記複数個のコンタクトホール上に相互
接続を形成してトランジスタデバイスを構成すること、
の工程を含む方法。
に：前記第２の絶縁層中に複数個のコンタクトホールを
形成すること、前記複数個のコンタクトホール上に相互
接続を形成してトランジスタデバイスを構成すること、
の工程を含む方法。
【００６２】(12) 第１０項記載の方法であって、絶縁
領域を形成する前記工程が酸化物の成長工程を含んでい
る方法。
領域を形成する前記工程が酸化物の成長工程を含んでい
る方法。
【００６３】(13) 第１０項記載の方法であって、前記
ドーピング工程がｎ形材料のイオン打ち込みを含んでい
る方法。
ドーピング工程がｎ形材料のイオン打ち込みを含んでい
る方法。
【００６４】(14) 第１０項記載の方法であって、前記
ドーピング工程がｐ形材料のイオン打ち込みを含んでい
る方法。
ドーピング工程がｐ形材料のイオン打ち込みを含んでい
る方法。
【００６５】(15) 第１０項記載の方法であって、絶縁
層を形成する前記工程が酸化物の堆積を含んでいる方
法。
層を形成する前記工程が酸化物の堆積を含んでいる方
法。
【００６６】(16) 第１０項記載の方法であって、導電
性ゲート層を形成する前記工程が多結晶シリコンの堆積
を含んでいる方法。
性ゲート層を形成する前記工程が多結晶シリコンの堆積
を含んでいる方法。
【００６７】(17) 半導体基板上に半導体ゲートアレイ
構造を作製する方法は、複数個のモート領域１２と１４
を形成する工程を含んでおり、そこではモート領域１２
と１４の各々がチャネル領域２２、２８と前記チャネル
領域２２、２８の上に形成された絶縁層とを含んでい
る。モート領域は絶縁領域１６によって分離されてい
る。複数個のゲート３０が形成されて、そこでは前記ゲ
ート３０の各々が前記チャネル領域２２の１つを覆う第
１の部分３０ａ、前記チャネル領域の前記１つに隣接す
るチャネル領域２８を覆う第２の部分３０ｂ、そして前
記チャネル領域の前記１つと前記隣接するチャネル領域
との間の絶縁領域１１６を覆う第３の部分３０ｃを含ん
でいる。各チャネル領域が１つのゲートの下へくるよう
にゲート３０が形成される。次に、選ばれた数のゲート
がエッチされて望みのゲート形状が作成される。最後
に、アレイ全体上に付加的な絶縁層１６０が形成され、
この層中にコンタクトホールが形成されて、望みのトラ
ンジスタデバイスを構成するように相互接続が行われ
る。多重レベルの相互接続を使用してもよい。製造方法
の例と共に修正や変形についても開示されている。
構造を作製する方法は、複数個のモート領域１２と１４
を形成する工程を含んでおり、そこではモート領域１２
と１４の各々がチャネル領域２２、２８と前記チャネル
領域２２、２８の上に形成された絶縁層とを含んでい
る。モート領域は絶縁領域１６によって分離されてい
る。複数個のゲート３０が形成されて、そこでは前記ゲ
ート３０の各々が前記チャネル領域２２の１つを覆う第
１の部分３０ａ、前記チャネル領域の前記１つに隣接す
るチャネル領域２８を覆う第２の部分３０ｂ、そして前
記チャネル領域の前記１つと前記隣接するチャネル領域
との間の絶縁領域１１６を覆う第３の部分３０ｃを含ん
でいる。各チャネル領域が１つのゲートの下へくるよう
にゲート３０が形成される。次に、選ばれた数のゲート
がエッチされて望みのゲート形状が作成される。最後
に、アレイ全体上に付加的な絶縁層１６０が形成され、
この層中にコンタクトホールが形成されて、望みのトラ
ンジスタデバイスを構成するように相互接続が行われ
る。多重レベルの相互接続を使用してもよい。製造方法
の例と共に修正や変形についても開示されている。
【００６８】
【注意】（Ｃ）著作権、＊Ｍ＊テキサスインスツルメン
ツ社１９９１年。本特許ドキュメンツの開示部分には著
作権およびマスクワーク（ｍａｓｋ ｗｏｒｋ）保護の
対象となる材料が含まれている。本著作権およびマスク
ワーク権利の所有者は、本特許ドキュメンツまたは開示
が特許庁における特許書類または記録として複写される
ことに関しては異議を唱えるものではないが、それ以外
に関してはすべての著作権およびマスクワークの権利を
保有する。
ツ社１９９１年。本特許ドキュメンツの開示部分には著
作権およびマスクワーク（ｍａｓｋ ｗｏｒｋ）保護の
対象となる材料が含まれている。本著作権およびマスク
ワーク権利の所有者は、本特許ドキュメンツまたは開示
が特許庁における特許書類または記録として複写される
ことに関しては異議を唱えるものではないが、それ以外
に関してはすべての著作権およびマスクワークの権利を
保有する。
【図１】好適実施例の基本セルの配置の平面図。
【図２】別の実施例の基本節の平面図。
【図３】別の実施例の基本節の平面図。
【図４】別の実施例の基本節の平面図。
【図５】１つの製造方法を示す断面図。
【図６】ゲートエッチングの１例を示す断面図。
１０ ゲートアレイ基本セル １２、１４ モート領域 １６ 絶縁領域 １８、２０ モート領域部分 ２２ チャネル領域 ２３ 絶縁層 ２４、２６ モート領域部分 ２８ チャネル領域 ２９ 絶縁層 ３０ ゲート ３２ ゲート窓 ３４ 相互接続ライン ３５、３６、３７ エッチ窓 ７２ エネルギー ７４ レジスト層 １０８ 半導体基板 １１０ 基本セル １１２、１１４ モート領域 １１６ 絶縁領域 １１８、１１９、１２０ モート領域 １２２、１２２′ チャネル領域 １２３、１２３′ ゲート絶縁層 １２８、１２８′ チャネル領域 １３０、１３０′ ゲート １３２、１３２′ 窓 １４０ マスク層 １４２ ゲート絶縁層 １４４ 導電層 １５０ ｎ形ウエル １６０ 絶縁層 １６２、１６４、１６６ コンタクト ２１０ セル ２１２、２１４ モート領域 ２２２、２２８ チャネル領域 ２３０ ゲート ２３２ 窓
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 7353−4Ｍ Ｈ０１Ｌ 21/88 Ｂ
Claims (1)
- 【請求項１】 半導体基板上に半導体ゲートアレイ構造
を形成する方法であって：複数個のモート領域を形成す
ることであって、前記モート領域の各々がチャネル領域
と、前記チャネル領域を覆って形成された絶縁層とを含
み、前記モート領域が絶縁領域によって分離されるよう
に、モート領域を形成すること、 複数個のゲートを形成することであって、前記ゲートの
各々が前記チャネル領域の１つを覆う第１の部分、前記
チャネル領域の前記１つに隣接するチャネル領域を覆う
第２の部分、前記チャネル領域の前記１つと前記隣接す
るチャネル領域との間の絶縁領域を覆う第３の部分を含
み、各チャネル領域が１つのゲートの下側に位置するよ
うにゲートを形成すること、 前記アレイを覆う第２の絶縁層を形成すること、 前記複数個のゲートの選ばれたものの前記第３の部分を
エッチングして望みのゲート形状を形成すること、 の工程を含む方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US682805 | 1991-04-08 | ||
| US07/682,805 US5275962A (en) | 1991-04-08 | 1991-04-08 | Mask programmable gate array base cell |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05114649A true JPH05114649A (ja) | 1993-05-07 |
Family
ID=24741207
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4087241A Pending JPH05114649A (ja) | 1991-04-08 | 1992-04-08 | マスクプログラマブルゲートアレイ製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5275962A (ja) |
| JP (1) | JPH05114649A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0681740A1 (en) * | 1993-07-01 | 1995-11-15 | Lsi Logic Corporation | Integrated circuit structure with programmable conductive electrode/interconnect material and method of making same |
Families Citing this family (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3266644B2 (ja) * | 1991-04-08 | 2002-03-18 | テキサス インスツルメンツ インコーポレイテツド | ゲートアレイ装置 |
| US5399517A (en) * | 1992-02-19 | 1995-03-21 | Vlsi Technology, Inc. | Method of routing three layer metal gate arrays using a channel router |
| US5691218A (en) * | 1993-07-01 | 1997-11-25 | Lsi Logic Corporation | Method of fabricating a programmable polysilicon gate array base cell structure |
| US5512765A (en) * | 1994-02-03 | 1996-04-30 | National Semiconductor Corporation | Extendable circuit architecture |
| JPH07307388A (ja) * | 1994-02-04 | 1995-11-21 | Advanced Micro Devices Inc | トランジスタのアレイおよびその形成方法 |
| EP0690509A1 (en) * | 1994-06-30 | 1996-01-03 | Texas Instruments Incorporated | Substrate contact for gate array base cell and method of forming same |
| US5952698A (en) * | 1995-09-07 | 1999-09-14 | Taiwan Semiconductor Manufacturing Company, Ltd. | Layout pattern for improved MOS device matching |
| US6212671B1 (en) * | 1997-10-20 | 2001-04-03 | Mitsubishi Electric System Lsi Design Corporation | Mask pattern data producing apparatus, mask pattern data producing method and semiconductor integrated circuit device |
| US6399972B1 (en) * | 2000-03-13 | 2002-06-04 | Oki Electric Industry Co., Ltd. | Cell based integrated circuit and unit cell architecture therefor |
| JP4598483B2 (ja) * | 2004-11-10 | 2010-12-15 | パナソニック株式会社 | 半導体装置およびその製造方法 |
| CN107086227B (zh) * | 2017-05-11 | 2020-02-21 | 京东方科技集团股份有限公司 | 发光电路、电子装置、薄膜晶体管及其制备方法 |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57130461A (en) * | 1981-02-06 | 1982-08-12 | Hitachi Ltd | Semiconductor memory storage |
| US4975756A (en) * | 1985-05-01 | 1990-12-04 | Texas Instruments Incorporated | SRAM with local interconnect |
| JP2892683B2 (ja) * | 1989-05-29 | 1999-05-17 | 株式会社日立製作所 | 半導体記憶装置およびその製造方法 |
| JPS6465873A (en) * | 1987-09-07 | 1989-03-13 | Oki Electric Ind Co Ltd | Manufacture of semiconductor element |
| JP2866390B2 (ja) * | 1989-03-20 | 1999-03-08 | 株式会社日立製作所 | 半導体集積回路装置の製造方法 |
| US5120571A (en) * | 1988-11-10 | 1992-06-09 | Texas Instruments Incorporated | Floating-gate memory array with silicided buried bitlines and with single-step-defined floating gates |
| IT1235690B (it) * | 1989-04-07 | 1992-09-21 | Sgs Thomson Microelectronics | Procedimento di fabbricazione per una matrice di celle eprom organizzate a tovaglia. |
| US5136356A (en) * | 1989-04-19 | 1992-08-04 | Seiko Epson Corporation | Semiconductor device |
| US5026657A (en) * | 1990-03-12 | 1991-06-25 | Micron Technology, Inc. | Split-polysilicon CMOS DRAM process incorporating self-aligned silicidation of the cell plate, transistor gates, and N+ regions |
-
1991
- 1991-04-08 US US07/682,805 patent/US5275962A/en not_active Expired - Lifetime
-
1992
- 1992-04-08 JP JP4087241A patent/JPH05114649A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0681740A1 (en) * | 1993-07-01 | 1995-11-15 | Lsi Logic Corporation | Integrated circuit structure with programmable conductive electrode/interconnect material and method of making same |
| EP0681740A4 (ja) * | 1993-07-01 | 1995-11-29 |
Also Published As
| Publication number | Publication date |
|---|---|
| US5275962A (en) | 1994-01-04 |
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