CN1007478B

CN1007478B - 垂直倒相器电路

Info

Publication number: CN1007478B
Application number: CN 86108046
Authority: CN
Inventors: 阿什温·H·萨; 巴拉布·K·查特尔基
Original assignee: Texas Instruments Inc
Current assignee: Texas Instruments Inc
Priority date: 1985-11-12
Filing date: 1986-10-28
Publication date: 1990-04-04
Also published as: CN86108046A; JPS62176157A; JP2577729B2

Abstract

本发明实施例中包括一种垂直倒相器(31，32，33)。在一块N型衬底的表面，形成一层P型材料层，再依次形成一层N型层；一层P型层；一层N型和一层P型层(在制备过程中，可以掺各种不同的杂质，这并不超出本发明的范畴)。再沿着以上述方法形成的叠层的一侧蚀刻一条沟槽，在P型和N型层的中间形成一接线端。再形成另一沟槽，其中有一栅极绝缘体和一栅极(A，B)。该栅极作为以上述方法形成的N型沟道和P型沟道晶体管的栅极。

Description

本申请是申请号为U.S.780，500，申请日为1985年9月25日的申请的继续申请。

本发明所属领域为集成电路制造工艺。更具体地说，本发明涉及互补金属氧化物半导体（CMOS）的设计。

目前的集成电路制造工艺，元件是沿面半导体衬底的表面水平地制作在半导体衬底上，这样的制造工艺要进一步减少器件尺寸就会遇到不可克服的困难。光刻技术受到边缘效应的限制，即使紫外光也不例外。相互之间距离极小的水平场效应晶体管很容易闩锁。因而，本发明的一个目的就是提供一种工艺以克服这些问题。

由于单个场效应晶体管的一个现有的解决方案是使用垂直结构，有关例子可见张（Chang）等人的论文，标题是“深沟道绝缘垂直场效应晶体管随机存取存储器”，刊于“IBM公司技术发明”（IBM Technical Disclosuve），Vo 1.22，NO.8B，1984年1月的一期上以及正在办理的申请号为U.S.679，663，申请日为1984年11月7日的相关待批专利申请。这里把它们列出供参考。然而，用于制造垂直晶体管的现有技术仅仅适用于经选择的单一导电类型的单个晶体管。因此，将现有垂直晶体管制造工艺用于低功耗和小尺寸的逻辑单元布线的CMOS的话，即使不是不可能，也将是困难重重。

本发明的一个实施例中，包含一个垂直倒相器。在一块N型衬底表面上形成一层P型材料，然后再依形成一N层，一P层，一N层，一P层（当然，在制造过程中，可以使用不同的掺杂物质，但这也落在本发明的范围内）。然后，沿着以上述方式形成的叠层的一侧，蚀刻出一条沟道，并且在P层和N层的中间形成一个接线端。接着，再在一个栅极绝缘体和一个栅极形成的地方构成另一条沟道。此栅极用作以上述方法作成的N型沟道和P型沟道晶体管的栅极。本发明的另一个实施例是一种电路，它使用在上述垂直倒相器中存在的内部连接点来提供一个逻辑或非门。

图1A至1G是简略的侧视图，描述了为制作本发明的最初申请（原申请）中的一个实施例所必需的步骤;

图2是一个平面图，描述了如图1A至1G中所示的实施例，在一个倒相器链中邻近的倒相器连接在一起：

图3A至3B是本发明实施例中的或非门电路简图;

图4是如图3A所示电路的平面图;

图5A和5B是本发明的另一实施例的与非门简图。

图1A是为实现发明的最初本发明（原始发明）中的一个实施例所必需的步骤的简略侧视图。外延层（2）至（6）是使用诸如分子束外延生长工艺而制作在衬底（1）的表面上的。使用这种工艺，在N和P型掺杂材料之间可以制成突变的过渡。例如，使用现有技术，P型层（2）的厚度近似可为2000到5000埃，N层（3）的厚度可为1000到2000埃，P层（4）的厚度可为1000到2000埃，N层（5）可为2000到5000埃，P层（6）的厚度近似可为1000到2000埃。当然，比这些层薄一点或厚一点还是属于本发明的范围。这些层的厚度决定了晶体管的沟道的长度。在本实施例中，N沟道晶体管的沟道长度是由层（2）的厚度决定的，而实施例中的P沟道晶体管的沟道长度则是由层（5）的厚度决定的。掩蔽层（7）是由合适的掩蔽材料构成的，并且通过使用人所共知的光刻工艺在P层（6）的表面上制成图形。在制备如图1B中所示的沟槽（8）的蚀刻步骤中，要使用掩蔽层（7）。

沟槽（8）的制备是基于两个目的。主要目的是为了在本详细说明中接下来将要述及的垂直倒相器之间建立一个内部互连层。其次，是为了使按本详细说明中所述方法制备的垂直倒相器之互相绝缘。绝缘区（20）（如平面图2中所示）将被掩蔽起来从而在沟槽（8）中提供一个整个地充满了二氧化硅的区域。如图1C中所示，使用诸如化学汽相淀积方法将二氧化硅层（9）形成在如图1B所示的结构的表面上。再深（内）蚀刻二氧化硅层（9）从而产生二氧化硅绝缘区（20）（图2），该绝缘区（20）填在沟槽（8）中，特定的垂直倒相器需要彼此电绝缘的区域。在集成电路的其他区域中，二氧化硅层（9）将被深（内）蚀刻以提供如图1D中所示的二氧化硅插塞（10）。类似的填充和深（内）蚀刻工艺被使用于制备钨层（11）和二氧化硅层（12）。层（11）用钨只是举一个例子，其他导电材料均可取代层（11）中的钨。钨的替代材料要能够有适应沉淀的能力。这种性能有助于避免沉淀材料和在其沉淀的表面之间有空隙存在，而这正是在用淀积法淀积入沟槽时的一个典型的问题。然后，去掉掩蔽层（7），并在如图1D所示的结构的表面上形成掩蔽层（13）。

掩蔽层（13）用于掩蔽制备如图1E所示的沟槽（14）的蚀刻过程。接着，如图1E所示的结构经过一个热氧化过程，以产生如图1E中所示的二氧化硅层（15）。这一步须得格外小心，以为垂直倒相器提供足够的栅极绝缘而又不致在层（2）至层（6）中产生过量的杂质扩散从而破坏垂直晶体管的清晰的轮廓。然后，使用前面对层（9）所述的填充以及深（内）蚀刻的工艺，在沟槽（14）中形成钨栅极（16）。然后，如图1G所示，在图1F所示的结构的表面上制作合适的互连线。

如图1G所示，钨栅极（16）用作输入和输出的连线（17）和（18）。正电压加在P层（6）上，接地电压加在衬底（1）上，这样就构成了一个垂直互补金属氧化物半导体倒相器。P沟道晶体管由用作源极的P层（6），用作漏极的P⁺层（4）以及提供沟道区域的N层（5）构成。N沟道晶体管是由用作漏极的N层（3），用作源极的N衬底以及提供一个沟道区的层（2）构成的。N沟道晶体管的栅极则由钨栅极（16）形成。

钨栅极（16），（2）至（6）提供的晶体管叠层和内部连接区域（11）的水平尺寸的下限，受到应用于实现本发明中的上述实施例的工艺的限制。图2是一个平面图，描述了连成一条倒相器链的倒相器的布置。使用现有工艺（即可制造最小几何线宽为1微米的光刻工艺），则如图1G中所示整个垂直倒相器将占约3微米的宽度，并将占1微米的厚度（垂直纸面而言）外加1微米的绝缘层（20）的厚度。因此，整个的一个垂直倒相器，如图2所示，将占约6平方微米的面积。此外，该倒相器几乎不受闩锁问题的影响，因为该倒相器是由在正电压和地电压之间的5层叠层组成，在P池和N池之间并无中间结存在。当构成一个硅可控整流器的四层PNPN（或NPNP）在电压源和地之间导通时，闩锁才发生。因为本实施例中在电压源和地之间是一个五层叠层（包括衬底是六层），所以这一问题完全得以避免。

图2是使用图1A至1G中的步骤制备的结构的平面图。

图3A是使用如图1G中所示的方式那样构成的三个垂直倒相器构成的一个逻辑或非门的简图。输入信号A加在倒相器（31）的栅极上。倒相器（31）的P型沟道晶体管的源极连接在倒相器（33）的输出导线上。倒相器（31）的输出导线提供输出信号（OUT）。输入信号B加在倒相器（32）和倒相器（33）的栅极上。倒相器（32）的输出导线也提供输出信号（OUT）。倒相器（32）的P型沟道晶体管的源极断开，倒相器（33）的P型沟道晶体管的源极和正电压V_DD相连接。倒相器（31）、（32）和（33）的N型沟道晶体管的源极接地。

当一个逻辑1（近似于5伏）信号作为输入信号A而加上时，倒相器（31）的N型沟道晶体管导通，输出信号（OUT）降至地电位。如这时以一个逻辑1信号作为输入信号B输入，则倒相器（32）的N型沟道器件导通（ON）。倒相器（33）的N型沟道器件也导通（ON）。因为倒相器（33）的N型沟道晶体管导通（ON），因而地电位加在倒相器（31）的P型沟道晶体管的源极上。然而，倒相器（31）的P型沟道晶体管是截止（OFF）的，因此由倒相器（33）所提供的输出信号将不对输出信号（OUT）产生影响。如果接下来输入信号A变成逻辑0（近似于0伏），则倒相器（31）的N型沟道晶体管将转为截止（OFF），倒相器（31）的P型沟道晶体管则将转为导通（ON），这样，倒相器（33）提供的输出信号就用于提供输出信号（OUT）。在此情形中（输入信号A为逻辑0，输入信号B为逻辑1），倒相器（32）和倒相器（33）均产生一个逻辑0的输出信号作为输出信号（OUT）。如果输入信号A是逻辑1而输入信号B是逻辑0，则倒相器（31）的N型沟道晶体管导通（ON），倒相器（32）和（33）的P型沟道晶体管也导通（ON）。由于倒相器（31）的N型沟道晶体管是导通（ON）的，则一个逻辑0输出信号作为输出信号（OUT）。由于倒相器（32）的P型沟道晶体管的源极是断开的，所以倒相器（32）不提供输出信号给信号输出端（OUT）。因为倒相器（33）的P型沟道晶体管是导通（ON）的，因此从倒相器（33）的输出导线产生一个逻辑1输出信号;然而，由于倒相器（31）的P型沟道晶体管是截止（OFF）的，因而倒相器（33）的输出信号对输出信号（OUT）不产生作用。如果输入信号A和输入信号B均为逻辑0，则倒相器（31）、（32）和（33）的P型沟道晶体管均为导通（ON）。因为倒相器（32）的P型沟道晶体管的源极断开，故倒相器（32）对输出信号（OUT）不产生影响。因为倒相器（33）的P型沟道晶体管是导通（ON）的，所以倒相器（33）的输出信号是逻辑1，并加在倒相器（31）的源极。因为倒相器（31）的P型沟道晶体管是导通（ON）的，因此倒相器（33）的输出信号作为输出信号（OUT）。因此电路（30）是一个逻辑或非门。

图3B中，是一个三（端）输入或非门（30A），该三（端）输入或非门（30A）使用和或非门（30）一样的基本结构（图3A），但加上倒相器（34）和（35）以允许在门的运行中可加输入信号C。这样，就可制备出一个使用任何数量的输入信号的或非门。附加的输入信号需要两个额外的倒相器：一个倒相器的P型沟道晶体管须串接在V_DD和输出导线之间，另一个倒相器的N型沟道晶体管须并联在输出导线和地之间。

图4是或非门（30）的平面图，它是使用图1G中所示的结构构成的。注意，钨区（16）不仅提供了倒相器（31）、（32）和（33）的栅极，而且还提供了隐埋导线（11）和集成电路表面之间的接线。

图5A是使用如图1G中所示的垂直倒相器中的三个构成的一个逻辑与非门的简图。输入信号A加在倒相器（51）的栅极上。倒相器（51）的N型沟道晶体管的源极接在倒相器（53）的输出导线上。倒相器（51）的输出导线提供了输出信号（OUT）。输入信号B加在倒相器（52）和倒相器（53）的栅极上。倒相器（52）也提供输出信号（OUT）。倒相器（52）的N型沟道晶体管的源极断开，而倒相器（53）的N型沟道晶体管的源极接地。倒相器（51）、（52）和（53）的P型沟道晶体管的源极和正电压源V_DD相接。

当一个逻辑0（约为0状）信号作为输入信号A输入时，倒相器（51）的P型沟道晶体管导通，输出信号（OUT）此时被拉至V_DD，V_DD约为5伏（逻辑0）。如此时一个逻辑0信号作为输入信号B输入时，倒相器（52）的P型沟道器件导通（ON），倒相器（53）的P型沟道器件也导通（ON）。由于倒相器（53）的P型沟道晶体管导通（ON），V_DD的电势加在倒相器（51）的N型沟道晶体管的源极。然而，倒相器（51）的N型沟道晶体管是截止（OFF）的，因此，倒相器（53）提供的输出信号将不会影响输出信号（OUT）。如果再将输入信号A变成逻辑1信号，则倒相器（51）的P型沟道晶体管将变为截止（OFF），而倒相器（51）的N型沟道晶体管将变为导通（ON），因此，倒相器（53）所提供的输出信号用作为输出信号（OUT）。在此情形中（输入信号A逻辑Ⅰ，输入信号B逻辑0），倒相器（52）和倒相器（53）都产生一个逻辑1输出信号作为输出信号（OUT）。如果输入信号A是一个逻辑0信号，输入信号B是一个逻辑1信号，则倒相器（51）的P型沟道晶体管导通（ON），倒相器（52）和（53）的N型沟道晶体管导通（ON）。由于倒相器（51）的P型沟道晶体管导通（ON），一个逻辑1输出信号用作为输出信号（OUT）。由于倒相器（52）的N型沟道晶体管的源极断开，因此倒相器（52）不提供输出信号给信号输出端（OUT）。由于倒相器（53）的N型沟道晶体管导通（ON），则倒相器（53）的输出接线提供一个逻辑0输出信号：然而，由于倒相器（51）的N型沟道晶体管截止（OFF），所以倒相器（53）的输出信号对输出信号（OUT）没有影响。如果输入信号A和输入信号B都是逻辑1，则倒相器（51）、（52）和（53）的N型沟道晶体管是导通（ON）的。因为倒相器（52）的N型沟道晶体管的源极是断开的，因此倒相器（52）对输出信号（OUT）没有影响。因为倒相器（53）的N型沟道晶体管是导通（ON）的，并且因为倒相器（53）的输出信号是一个逻辑1信号，所以这一信号加在倒相器（51）的源极上。因为倒相器（51）的N型沟道晶体管是导通（ON）的，因此倒相器（53）的输出信号作为输出信号（OUT）。因此，电路（50）的作用相当于一个逻辑与非门。

图5B是一个三（端）输入或非门（50A），这个三端输入或非门（50A）使用和或非门（50）（图5A）一样的基本结构，但外加倒相器（54）和（55）以允许在门的运行时加输入信号C。这样，一个使用任何数量的输入信号的或非门就制成了。附加的输入信号需两个额外的倒相器：一个倒相器的P型沟道晶体管须并联接在V_DD和输出导线之间，另一个倒相器的N型沟道晶体管须串接在输出导线和地之间。

尽管本文中详细描述了本发明的特殊的实施例，但是本发明并不限于实施例的范围。借助于本发明所揭示的内容，其他种种实施例对于此领域中的中等以上水平技术人员来讲将是显而易见的。本发明仅受下文中的权利要求的限制。

本发明的优点在于提供了一个极其小的垂直倒相器，它在集成电路中所占表面积为最小。此外，本发明所提供的垂直倒相器几乎不为现有技术中人所共知的闩锁问题所困扰。

Claims

1、一种逻辑门，本发明的特征在于，该逻辑门包括：

一个第一倒相器，它具有一个和一第一输入节点相连接的输入导线，一个第一电源接线，一个和一第一电势相连的第二电源线，以及一个和一输出节点相连接的输出导线；

一个第二倒相器，它具有一个和一第二输入节点相连接的输入接线，一个未加连接的第一电源线，一个和一第一电势相连的第二电源线，以及一个和一输出节点相连接的输出导线；

一个第三倒相器，它具有一个和所述第二输入节点相连的输入导线，一个和一第二电势相连的第一电源线，一个和一第一电势相连的第二电源线，以及一个和所述第一倒相器的所述第一电源线相连接的输出导线。

2、根据权利要求1所述的逻辑门，其特征在于，它具有形成在第一导电类型的衬底上的所述倒相器，所述倒相器包括：

一个第二导电类型的第一沟道层，它形成在所述衬底表面上;

一个所述第一导电类型的第一漏极层，它形成在所述第一沟道层的表面上;

一个所述第二导电类型的第二漏极层，它形成在所述第一漏极层的表面上;

一个所述第一导电类型的第二沟道层，它形成在所述第二漏极层的表面上;

一个所述第二导电类型的源极层，它形成在所述第二沟道层的表面上;

一个导电栅极，垂直地布置在一个边缘上，该边缘与所述第一和第二沟道层、所述第一和第二漏极层以及所述源极层的平面相垂直并与各该层相邻，其中所述栅极和所述各层相绝缘。

一个和所述第一和第二漏极层相连接的导电区。