JPH0824177B2 - 半導体装置 - Google Patents
半導体装置Info
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- JPH0824177B2 JPH0824177B2 JP4328589A JP32858992A JPH0824177B2 JP H0824177 B2 JPH0824177 B2 JP H0824177B2 JP 4328589 A JP4328589 A JP 4328589A JP 32858992 A JP32858992 A JP 32858992A JP H0824177 B2 JPH0824177 B2 JP H0824177B2
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Links
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
- H01L27/118—Masterslice integrated circuits
- H01L27/11803—Masterslice integrated circuits using field effect technology
- H01L27/11807—CMOS gate arrays
Landscapes
- Design And Manufacture Of Integrated Circuits (AREA)
Description
【０００１】
【産業上の利用分野】本発明は、ＣＭＯＳ（相補型ＭＯ
Ｓ）半導体を用いたゲート・アレイにおいて、基板上に
マトリクス状に配置される基本セルの構造に関するもの
である。
Ｓ）半導体を用いたゲート・アレイにおいて、基板上に
マトリクス状に配置される基本セルの構造に関するもの
である。
【０００２】
【従来の技術】従来この種の装置は、図８に示すごと
く、２のＰ型ソースドレイン領域、および、５のＮ型ソ
ースドレイン領域に３のポリシリコン領域が横切る形と
なった基本セルを、半導体基板状にマトリクス状に配置
していた。この場合、１０はＮ型のチャンネルストッパ
ー領域、１１はＰ型のチャンネルストッパー領域、１６
はＰウエルである。７，７ａ，７ｂは、１層目の金属配
線であり、６は、金属配線と、ポリシリコンおよびＰ
型、Ｎ型のソースドレイン領域とを結びつけるコンタク
トである。
く、２のＰ型ソースドレイン領域、および、５のＮ型ソ
ースドレイン領域に３のポリシリコン領域が横切る形と
なった基本セルを、半導体基板状にマトリクス状に配置
していた。この場合、１０はＮ型のチャンネルストッパ
ー領域、１１はＰ型のチャンネルストッパー領域、１６
はＰウエルである。７，７ａ，７ｂは、１層目の金属配
線であり、６は、金属配線と、ポリシリコンおよびＰ
型、Ｎ型のソースドレイン領域とを結びつけるコンタク
トである。
【０００３】図８の金属配線で、７ａはプラス側の電源
ライン、７ｂはマイナス側の電源ラインである。中央の
Ｐ型トランジスタは直列に、Ｎ型トランジスタは並列
に、金属配線によって結びつけられている。
ライン、７ｂはマイナス側の電源ラインである。中央の
Ｐ型トランジスタは直列に、Ｎ型トランジスタは並列
に、金属配線によって結びつけられている。
【０００４】図４は、図８と等価なトランジスタ回路図
である。この図からわかるように、図８は、２入力ＮＯ
Ｒゲートを構成するように配線が行なわれたものであ
る。
である。この図からわかるように、図８は、２入力ＮＯ
Ｒゲートを構成するように配線が行なわれたものであ
る。
【０００５】図８において、基本セルの上辺および下辺
に横方向に走るポリシリコン３は、セル内を横切って信
号を通過させるための信号線である。この信号線は、例
えば、図５に示すセルＡからの端子５０１と、セルＢか
らの端子５０２とを結ぶ場合に、その間に配置されたセ
ルＢを横切るような使用方法に用いられる。従来技術
は、以上のような基本セルの構造が一般的であったため
に、以下のような問題点を有している。
に横方向に走るポリシリコン３は、セル内を横切って信
号を通過させるための信号線である。この信号線は、例
えば、図５に示すセルＡからの端子５０１と、セルＢか
らの端子５０２とを結ぶ場合に、その間に配置されたセ
ルＢを横切るような使用方法に用いられる。従来技術
は、以上のような基本セルの構造が一般的であったため
に、以下のような問題点を有している。
【０００６】 図８の横方向に対して電気信号が通る
場合、ポリシリコンの抵抗、および、ポリシリコンとＰ
型またはＮ型のソース・ドレインとの容量によって、電
気信号の伝播遅延時間を増加させるという欠点を有して
いた。このため基本セルをマトリクス状に配置する場合
にも、その半導体装置が速い動作スピードを要求する場
合には、その回路規模に制約を受けている。 例えば、特開昭５４−９３３７５号公報に記載され
ているように、複数の配線層の２層目以上の配線層をコ
ンタクト孔を介してソース・ドレイン領域およびゲート
電極に接続される配線に用いると、配線間の段差が大き
くなり、断線の恐れがある。さらに、Ｐチャネルトラン
ジスタのソース・ドレイン領域の１つとＮチャネルトラ
ンジスタのソース・ドレイン領域の１つを接続する接続
配線は、１層目配線と２層目配線とを用いて、・印で示
される接続点において貫通孔を通して接続される部分が
ある。このように、Ｐチャネルトランジスタのソース・
ドレイン領域の１つとＮチャネルトランジスタのソース
・ドレイン領域の１つを接続する接続配線として、２つ
の層の配線を用いるようにすると、コンタクト孔を介し
て接続する接続点の数が増加するという問題もある。
場合、ポリシリコンの抵抗、および、ポリシリコンとＰ
型またはＮ型のソース・ドレインとの容量によって、電
気信号の伝播遅延時間を増加させるという欠点を有して
いた。このため基本セルをマトリクス状に配置する場合
にも、その半導体装置が速い動作スピードを要求する場
合には、その回路規模に制約を受けている。 例えば、特開昭５４−９３３７５号公報に記載され
ているように、複数の配線層の２層目以上の配線層をコ
ンタクト孔を介してソース・ドレイン領域およびゲート
電極に接続される配線に用いると、配線間の段差が大き
くなり、断線の恐れがある。さらに、Ｐチャネルトラン
ジスタのソース・ドレイン領域の１つとＮチャネルトラ
ンジスタのソース・ドレイン領域の１つを接続する接続
配線は、１層目配線と２層目配線とを用いて、・印で示
される接続点において貫通孔を通して接続される部分が
ある。このように、Ｐチャネルトランジスタのソース・
ドレイン領域の１つとＮチャネルトランジスタのソース
・ドレイン領域の１つを接続する接続配線として、２つ
の層の配線を用いるようにすると、コンタクト孔を介し
て接続する接続点の数が増加するという問題もある。
【０００７】
【発明が解決しようとする課題】本発明は、上述した事
情に鑑みてなされたもので、基本セルを構成するＭＯＳ
トランジスタ（ＦＥＴ）において、複数の配線層の最下
配線層をコンタクト孔を介して前記ソース・ドレイン領
域および前記ゲート電極に接続される配線に用いること
により、また、２層目以上の配線層に１層目の配線層を
介在させることにより、配線間の段差を小さくし、２層
目以上の配線の自由度を増加させて、より高集積、高信
頼、高速にすることを実現しようとするものである。
情に鑑みてなされたもので、基本セルを構成するＭＯＳ
トランジスタ（ＦＥＴ）において、複数の配線層の最下
配線層をコンタクト孔を介して前記ソース・ドレイン領
域および前記ゲート電極に接続される配線に用いること
により、また、２層目以上の配線層に１層目の配線層を
介在させることにより、配線間の段差を小さくし、２層
目以上の配線の自由度を増加させて、より高集積、高信
頼、高速にすることを実現しようとするものである。
【０００８】
【課題を解決するための手段】本発明は、第１発明にお
いては、第１導電型の半導体基板に第１方向に列をなし
て形成される複数個の基本セル列を有してなる半導体装
置において、前記基本セル列内の各基本セルは、前記半
導体基板内の第１導電型の領域内に形成された第２導電
型のソース・ドレイン領域、ゲート電極を有する第１の
トランジスタと、前記半導体基板内の第２導電型の領域
内に形成された第１導電型のソース・ドレイン領域、ゲ
ート電極を有する第２のトランジスタとを前記第１方向
と略直交する第２方向に隣接配置してなり、前記基本セ
ル列内の上方には複数の配線層が設けられ、該複数の配
線層のうち最下の第１配線層には、ゲート電極に接続さ
れる配線と、前記第１のトランジスタのソース・ドレイ
ン領域の上方を前記第１方向に延在配置し、当該ソース
・ドレイン領域と選択的に接続される第１の電源配線
と、前記第２のトランジスタのソース・ドレイン領域の
上方を前記第１方向に延在配置し、当該ソース・ドレイ
ン領域と選択的に接続される第２の電源配線と、前記第
１の電源配線と前記第２の電源配線によって平面的に挟
まれ、かつ、前記第２方向の直線上には位置しない前記
第１のトランジスタのソース・ドレイン領域の１つと前
記第２のトランジスタのソース・ドレイン領域の１つを
接続する接続配線とを設け、前記複数の配線層のうち前
記第１配線層の上方の第２配線層には、前記第２方向に
延在配置される信号配線を設けてなることを特徴とする
ものであり、第２発明においては、第１導電型の半導体
基板に第１方向に列をなして形成される複数個の基本セ
ル列を有してなる半導体装置において、前記基本セル列
内の各基本セルは、前記半導体基板内の第１導電型の領
域内に形成された第２導電型のソース・ドレイン領域、
ゲート電極を有する第１のトランジスタと、前記半導体
基板内の第２導電型の領域内に形成された第１導電型の
ソース・ドレイン領域、ゲート電極を有する第２のトラ
ンジスタとを前記第１方向と略直交する第２方向に隣接
配置してなり、前記基本セル列内の上方には複数の配線
層が設けられ、該複数の配線層のうち最下の第１配線層
には、ゲート電極に接続される配線と、前記第１のトラ
ンジスタのソース・ドレイン領域の上方を前記第１方向
に延在配置し、当該ソース・ドレイン領域と選択的に接
続される第１の電源配線と、前記第２のトランジスタの
ソース・ドレイン領域の上方を前記第１方向に延在配置
し、当該ソース・ドレイン領域と選択的に接続される第
２の電源配線とを設け、前記複数の配線層のうち前記第
１配線層の上方の第２配線層には、前記第２方向に延在
配置される信号配線を設け、前記基本セル内の前記第１
および第２のトランジスタにより２入力ＮＯＲゲートを
構成し、前記第１の電源配線と前記第２の電源配線によ
って平面的に挟まれ、かつ、前記第２方向の直線上には
位置しない前記第１のトランジスタのソース・ドレイン
領域のドレイン領域と前記第２のトランジスタのソース
・ドレイン領域のドレイン領域を接続する接続配線は、
前記第１配線層の配線のみにより形成されてなることを
特徴とするものである。
いては、第１導電型の半導体基板に第１方向に列をなし
て形成される複数個の基本セル列を有してなる半導体装
置において、前記基本セル列内の各基本セルは、前記半
導体基板内の第１導電型の領域内に形成された第２導電
型のソース・ドレイン領域、ゲート電極を有する第１の
トランジスタと、前記半導体基板内の第２導電型の領域
内に形成された第１導電型のソース・ドレイン領域、ゲ
ート電極を有する第２のトランジスタとを前記第１方向
と略直交する第２方向に隣接配置してなり、前記基本セ
ル列内の上方には複数の配線層が設けられ、該複数の配
線層のうち最下の第１配線層には、ゲート電極に接続さ
れる配線と、前記第１のトランジスタのソース・ドレイ
ン領域の上方を前記第１方向に延在配置し、当該ソース
・ドレイン領域と選択的に接続される第１の電源配線
と、前記第２のトランジスタのソース・ドレイン領域の
上方を前記第１方向に延在配置し、当該ソース・ドレイ
ン領域と選択的に接続される第２の電源配線と、前記第
１の電源配線と前記第２の電源配線によって平面的に挟
まれ、かつ、前記第２方向の直線上には位置しない前記
第１のトランジスタのソース・ドレイン領域の１つと前
記第２のトランジスタのソース・ドレイン領域の１つを
接続する接続配線とを設け、前記複数の配線層のうち前
記第１配線層の上方の第２配線層には、前記第２方向に
延在配置される信号配線を設けてなることを特徴とする
ものであり、第２発明においては、第１導電型の半導体
基板に第１方向に列をなして形成される複数個の基本セ
ル列を有してなる半導体装置において、前記基本セル列
内の各基本セルは、前記半導体基板内の第１導電型の領
域内に形成された第２導電型のソース・ドレイン領域、
ゲート電極を有する第１のトランジスタと、前記半導体
基板内の第２導電型の領域内に形成された第１導電型の
ソース・ドレイン領域、ゲート電極を有する第２のトラ
ンジスタとを前記第１方向と略直交する第２方向に隣接
配置してなり、前記基本セル列内の上方には複数の配線
層が設けられ、該複数の配線層のうち最下の第１配線層
には、ゲート電極に接続される配線と、前記第１のトラ
ンジスタのソース・ドレイン領域の上方を前記第１方向
に延在配置し、当該ソース・ドレイン領域と選択的に接
続される第１の電源配線と、前記第２のトランジスタの
ソース・ドレイン領域の上方を前記第１方向に延在配置
し、当該ソース・ドレイン領域と選択的に接続される第
２の電源配線とを設け、前記複数の配線層のうち前記第
１配線層の上方の第２配線層には、前記第２方向に延在
配置される信号配線を設け、前記基本セル内の前記第１
および第２のトランジスタにより２入力ＮＯＲゲートを
構成し、前記第１の電源配線と前記第２の電源配線によ
って平面的に挟まれ、かつ、前記第２方向の直線上には
位置しない前記第１のトランジスタのソース・ドレイン
領域のドレイン領域と前記第２のトランジスタのソース
・ドレイン領域のドレイン領域を接続する接続配線は、
前記第１配線層の配線のみにより形成されてなることを
特徴とするものである。
【０００９】
【作用】本発明によれば、基本セル列の上方には複数の
配線層が設けられ、該複数の配線層の最下の第１配線層
をソース・ドレイン領域およびゲート電極に接続される
配線に用い、上方の第２配線層に信号配線を配置させる
ことにより、配線の自由度を増加させることができる。
配線層が設けられ、該複数の配線層の最下の第１配線層
をソース・ドレイン領域およびゲート電極に接続される
配線に用い、上方の第２配線層に信号配線を配置させる
ことにより、配線の自由度を増加させることができる。
【００１０】
【実施例】図７は、本発明の基本セルの平面図であり、
２はＰ型のソース・ドレイン領域、５はＮ型のソース・
ドレイン領域であり、３はポリシリコンである。ソース
・ドレイン領域２および５と、ポリシリコン３の交差部
分はそれぞれＰチャンネルおよびＮチャンネルのＭＯＳ
トランジスタを形成している。１はＮ型の高不純物濃度
領域であり、４はＰ型の高不純物濃度領域で、それぞ
れ、基本セルのＰ型のソース・ドレイン領域２およびＮ
型のソース・ドレイン領域５を３方向からとり囲んでい
る。１０はＮ型の、１１はＰ型のチャンネルストッパー
領域、１６はＰウエルである。
２はＰ型のソース・ドレイン領域、５はＮ型のソース・
ドレイン領域であり、３はポリシリコンである。ソース
・ドレイン領域２および５と、ポリシリコン３の交差部
分はそれぞれＰチャンネルおよびＮチャンネルのＭＯＳ
トランジスタを形成している。１はＮ型の高不純物濃度
領域であり、４はＰ型の高不純物濃度領域で、それぞ
れ、基本セルのＰ型のソース・ドレイン領域２およびＮ
型のソース・ドレイン領域５を３方向からとり囲んでい
る。１０はＮ型の、１１はＰ型のチャンネルストッパー
領域、１６はＰウエルである。
【００１１】図１は、図７の上に配線を行なった実施例
であり、等価回路は、図４に示すように、２入力ＮＯＲ
ゲートを構成するように配線が行なわれたものである。
７，７ａ，７ｂは１層目の金属配線、９は２層目の金属
配線である。６は１層目の金属配線と、Ｐ型およびＮ型
のソース・ドレイン領域、高不純物濃度領域、および、
ゲート電極とを結びつけるコンタクトであり、８は１層
目の金属配線と、２層目の金属配線を結びつけるスルー
ホールである。ソース・ドレイン領域、および、ゲート
電極は、コンタクト孔を介して１層目の金属配線に接続
されており、ソース・ドレイン領域、および、ゲート電
極が直接２層目以上の配線に接続されることはないの
で、段差が大きい場合に発生する断線の心配はない。
であり、等価回路は、図４に示すように、２入力ＮＯＲ
ゲートを構成するように配線が行なわれたものである。
７，７ａ，７ｂは１層目の金属配線、９は２層目の金属
配線である。６は１層目の金属配線と、Ｐ型およびＮ型
のソース・ドレイン領域、高不純物濃度領域、および、
ゲート電極とを結びつけるコンタクトであり、８は１層
目の金属配線と、２層目の金属配線を結びつけるスルー
ホールである。ソース・ドレイン領域、および、ゲート
電極は、コンタクト孔を介して１層目の金属配線に接続
されており、ソース・ドレイン領域、および、ゲート電
極が直接２層目以上の配線に接続されることはないの
で、段差が大きい場合に発生する断線の心配はない。
【００１２】この実施例では、２層の金属配線により２
入力ＮＯＲゲートが構成されており、入力端子Ａ１はプ
ラス電源線ＶＤＤに、入力端子Ａ２はマイナス電源線Ｖ
ＳＳに接続されるが、１層目の金属配線７および基本セ
ルをとり囲む高不純物濃度領域１または４を介して電源
線に接続されている。したがって、高不純物濃度領域
１，４は電源電位に接続されているから、各基板やウェ
ルの電位変動を安定化させ、トランジスタの誤動作を防
止して、動作の安定化を図ることができる。また、高不
純物領域１，４の縦方向に図示した部分は、電源線と並
行して配置されており、かつ、電源線に接続されている
ことにより、電源電流を分流している。
入力ＮＯＲゲートが構成されており、入力端子Ａ１はプ
ラス電源線ＶＤＤに、入力端子Ａ２はマイナス電源線Ｖ
ＳＳに接続されるが、１層目の金属配線７および基本セ
ルをとり囲む高不純物濃度領域１または４を介して電源
線に接続されている。したがって、高不純物濃度領域
１，４は電源電位に接続されているから、各基板やウェ
ルの電位変動を安定化させ、トランジスタの誤動作を防
止して、動作の安定化を図ることができる。また、高不
純物領域１，４の縦方向に図示した部分は、電源線と並
行して配置されており、かつ、電源線に接続されている
ことにより、電源電流を分流している。
【００１３】基本的にＡ１，Ａ２の入力端子は、基本セ
ルが左右対称であることから、電源線ＶＤＤ，ＶＳＳの
２つを任意に選択できる。
ルが左右対称であることから、電源線ＶＤＤ，ＶＳＳの
２つを任意に選択できる。
【００１４】図２は、図１のＰチャンネルトランジスタ
を電源線ＶＤＤ方向に見た断面図であり、図３は、図１
のＮチャンネルトランジスタを電源線ＶＳＳ方向に見た
場合の断面図である。図中の符号で１〜１１および１６
は図１と同じものを意味する。１２は酸化膜、１３はゲ
ート酸化膜、１４，１５は金属配線を絶縁するための絶
縁膜である。
を電源線ＶＤＤ方向に見た断面図であり、図３は、図１
のＮチャンネルトランジスタを電源線ＶＳＳ方向に見た
場合の断面図である。図中の符号で１〜１１および１６
は図１と同じものを意味する。１２は酸化膜、１３はゲ
ート酸化膜、１４，１５は金属配線を絶縁するための絶
縁膜である。
【００１５】図１で２層目の金属配線９のうち、基本セ
ルの上下を横方向に走る金属配線は、図８の基本セルで
説明した横方向に走るポリシリコンの配線に相当するも
のである。また、図１の実施例では、横方向に走る電気
信号は、すべて２層目の金属配線を用いている。
ルの上下を横方向に走る金属配線は、図８の基本セルで
説明した横方向に走るポリシリコンの配線に相当するも
のである。また、図１の実施例では、横方向に走る電気
信号は、すべて２層目の金属配線を用いている。
【００１６】図８に示す従来の基本セルは、入力端子を
電源ラインに落として使用する（これは一般には、たと
えば１０入力のＮＡＮＤゲート回路の１つの端子をプラ
ス電源に落として９入力のＮＡＮＤゲートとて使用する
場合である。これを行なうことにより基本セル上に配線
によって作る論理機能ブロックの種類を少なくすること
ができ、機能ブロックのライブラリー管理を容易にする
ことができる）場合に、基本セル上に配線した論理機能
ブロック（２入力ＮＯＲゲート）をブラックボックスと
して取り扱う、図６のような取り扱いが困難となり、入
力端子の処理をブラックボックスの外で行なうことがで
きなくなる。つまり基本セル上の配線をブラックボック
ス化できなかった。また、図８の横方向に対して電気信
号が通る場合、ポリシリコンの抵抗、および、ポリシリ
コンとＰ型またはＮ型のソース・ドレインとの容量によ
って、電気信号の伝播遅延時間を増加させるという欠点
を有していた。
電源ラインに落として使用する（これは一般には、たと
えば１０入力のＮＡＮＤゲート回路の１つの端子をプラ
ス電源に落として９入力のＮＡＮＤゲートとて使用する
場合である。これを行なうことにより基本セル上に配線
によって作る論理機能ブロックの種類を少なくすること
ができ、機能ブロックのライブラリー管理を容易にする
ことができる）場合に、基本セル上に配線した論理機能
ブロック（２入力ＮＯＲゲート）をブラックボックスと
して取り扱う、図６のような取り扱いが困難となり、入
力端子の処理をブラックボックスの外で行なうことがで
きなくなる。つまり基本セル上の配線をブラックボック
ス化できなかった。また、図８の横方向に対して電気信
号が通る場合、ポリシリコンの抵抗、および、ポリシリ
コンとＰ型またはＮ型のソース・ドレインとの容量によ
って、電気信号の伝播遅延時間を増加させるという欠点
を有していた。
【００１７】これに対して、実施例では、上述したよう
な構造になっているため、図８に示す従来の基本セルの
ように、電気信号が横方向に通過する場合でも、ポリシ
リコンをＰ型およびＮ型のソースドレイン領域に通過さ
せた時に生ずる抵抗，容量による回路特性上の不利な信
号の遅れを少なくすることができる。
な構造になっているため、図８に示す従来の基本セルの
ように、電気信号が横方向に通過する場合でも、ポリシ
リコンをＰ型およびＮ型のソースドレイン領域に通過さ
せた時に生ずる抵抗，容量による回路特性上の不利な信
号の遅れを少なくすることができる。
【００１８】電源ラインについは、図１の実施例では、
１層目の金属配線と並列にプラス側はＮ型高不純物濃度
領域１を、マイナス側はＰ型高不純物濃度領域４を持っ
ているため、電源電流は、この領域を使ってバイパスさ
せることもできる。このようにしたので、電源用の１層
目の金属配線は、従来のように一般の信号ラインと同じ
でよく、信号ラインよりも大きくする必要はない。した
がって、集積度を、より向上させることができる。
１層目の金属配線と並列にプラス側はＮ型高不純物濃度
領域１を、マイナス側はＰ型高不純物濃度領域４を持っ
ているため、電源電流は、この領域を使ってバイパスさ
せることもできる。このようにしたので、電源用の１層
目の金属配線は、従来のように一般の信号ラインと同じ
でよく、信号ラインよりも大きくする必要はない。した
がって、集積度を、より向上させることができる。
【００１９】さらに、基本セルの上および下に横方向に
つきぬける２層目の金属配線の下で、１層目の電源ライ
ンを、高濃度不純物領域１，４に接続することができる
ため、換言すれば、基板に、基本セル単位で電源線に接
続することができるため、各基本セル内のＭＯＳトラン
ジスタの基板電位の安定化、およびＣＭＯＳ特有のラッ
チアップ対策が可能となり、ＩＣをより高信頼化するこ
とができる。
つきぬける２層目の金属配線の下で、１層目の電源ライ
ンを、高濃度不純物領域１，４に接続することができる
ため、換言すれば、基板に、基本セル単位で電源線に接
続することができるため、各基本セル内のＭＯＳトラン
ジスタの基板電位の安定化、およびＣＭＯＳ特有のラッ
チアップ対策が可能となり、ＩＣをより高信頼化するこ
とができる。
【００２０】次に、入力端子の処理について述べると、
図１の基本セルは、図６に示すように基本セル上に作成
した論理回路の、ブラックボックス化が可能な構造にな
っている。図１に示す実際のパターンをシンボル化する
と、入力端子の処理をブラックボックスの外側で行なっ
ていることがわかる。そしてこの外側の領域を配線領域
と考えることによって、ＩＣ全体の配線作業を、このブ
ラックボックス間の結線作業に置き替えることが可能と
なる。
図１の基本セルは、図６に示すように基本セル上に作成
した論理回路の、ブラックボックス化が可能な構造にな
っている。図１に示す実際のパターンをシンボル化する
と、入力端子の処理をブラックボックスの外側で行なっ
ていることがわかる。そしてこの外側の領域を配線領域
と考えることによって、ＩＣ全体の配線作業を、このブ
ラックボックス間の結線作業に置き替えることが可能と
なる。
【００２１】
【発明の効果】以上の説明から明らかなように、本発明
によれば、半導体基板に一方向に列をなして形成される
基本セル列を有する半導体装置において、基本セル列内
の上方に複数の配線層を設け、その最下の第１配線層
を、ゲート電極に接続される配線、第１方向に延在する
電源配線、および、トランジスタのソース・ドレイン領
域の１つを接続する配線に用いることにより、配線の段
差が小さくなって断線の心配がなくなり、高集積、高信
頼性の半導体装置を提供できる。また、ソース・ドレイ
ン領域間を接続する配線を最下の第１配線層に形成し、
複数の配線層のうち第１配線層の上方の第２配線層に
は、第２方向に延在配置される信号配線を設けることに
より、基本セル内の接続配線に煩わされることなく、基
本セルを横切る信号配線を自由に配置することができ、
配線層の自由度が向上する。
によれば、半導体基板に一方向に列をなして形成される
基本セル列を有する半導体装置において、基本セル列内
の上方に複数の配線層を設け、その最下の第１配線層
を、ゲート電極に接続される配線、第１方向に延在する
電源配線、および、トランジスタのソース・ドレイン領
域の１つを接続する配線に用いることにより、配線の段
差が小さくなって断線の心配がなくなり、高集積、高信
頼性の半導体装置を提供できる。また、ソース・ドレイ
ン領域間を接続する配線を最下の第１配線層に形成し、
複数の配線層のうち第１配線層の上方の第２配線層に
は、第２方向に延在配置される信号配線を設けることに
より、基本セル内の接続配線に煩わされることなく、基
本セルを横切る信号配線を自由に配置することができ、
配線層の自由度が向上する。
【図１】本発明の半導体装置の一実施例の基本セル上に
配線を施した平面図である。
配線を施した平面図である。
【図２】図１の電源線ＶＤＤに沿う断面図である。
【図３】図１の電源線ＶＳＳに沿う断面図である。
【図４】図１および図８の構成素子の接続方法を示す等
価回路図である。
価回路図である。
【図５】配線がセルの中を横方向に通過する場合の説明
図である。
図である。
【図６】図１の平面図をシンボル図にした説明図であ
る。
る。
【図７】本発明の半導体装置の基本セルの一実施例の平
面図である。
面図である。
【図８】従来の半導体装置の平面図である。
１，４ 高不純物濃度領域 ２，５ ソース・ドレイン領域 ３ ポリシリコン ６ コンタクト ７，７ａ，７ｂ １層目の金属配線 ８ スルーホール ９ ２層目の金属配線 １０，１１ チャンネルストッパー １２ 酸化膜 １３ ゲート酸化膜 １４，１５ 絶縁膜 １６ ウェル
フロントページの続き (56)参考文献 特開 昭54−93375（ＪＰ，Ａ) 特開 昭56−108242（ＪＰ，Ａ) 特開 昭49−39388（ＪＰ，Ａ) ＪＡＰＡＮＥＳＥ ＪＯＵＲＮＡＬ Ｏ Ｆ ＡＰＰＬＩＥＤ ＰＨＹＳＩＣＳ Ｓ ＵＰＰＬＥＭＥＮＴ Ｐ．203−206
Claims (2)
- 【請求項１】 第１導電型の半導体基板に第１方向に列
をなして形成される複数個の基本セル列を有してなる半
導体装置において、 前記基本セル列内の各基本セルは、前記半導体基板内の
第１導電型の領域内に形成された第２導電型のソース・
ドレイン領域、ゲート電極を有する第１のトランジスタ
と、前記半導体基板内の第２導電型の領域内に形成され
た第１導電型のソース・ドレイン領域、ゲート電極を有
する第２のトランジスタとを前記第１方向と略直交する
第２方向に隣接配置してなり、 前記基本セル列内の上方には複数の配線層が設けられ、 該複数の配線層のうち最下の第１配線層には、ゲート電
極に接続される配線と、前記第１のトランジスタのソー
ス・ドレイン領域の上方を前記第１方向に延在配置し、
当該ソース・ドレイン領域と選択的に接続される第１の
電源配線と、前記第２のトランジスタのソース・ドレイ
ン領域の上方を前記第１方向に延在配置し、当該ソース
・ドレイン領域と選択的に接続される第２の電源配線
と、前記第１の電源配線と前記第２の電源配線によって
平面的に挟まれ、かつ、前記第２方向の直線上には位置
しない前記第１のトランジスタのソース・ドレイン領域
の１つと前記第２のトランジスタのソース・ドレイン領
域の１つを接続する接続配線とを設け、 前記複数の配線層のうち前記第１配線層の上方の第２配
線層には、前記第２方向に延在配置される信号配線を設
けてなることを特徴とする半導体装置。 - 【請求項２】 第１導電型の半導体基板に第１方向に列
をなして形成される複数個の基本セル列を有してなる半
導体装置において、 前記基本セル列内の各基本セルは、前記半導体基板内の
第１導電型の領域内に形成された第２導電型のソース・
ドレイン領域、ゲート電極を有する第１のトランジスタ
と、前記半導体基板内の第２導電型の領域内に形成され
た第１導電型のソース・ドレイン領域、ゲート電極を有
する第２のトランジスタとを前記第１方向と略直交する
第２方向に隣接配置してなり、 前記基本セル列内の上方には複数の配線層が設けられ、 該複数の配線層のうち最下の第１配線層には、ゲート電
極に接続される配線と、前記第１のトランジスタのソー
ス・ドレイン領域の上方を前記第１方向に延在配置し、
当該ソース・ドレイン領域と選択的に接続される第１の
電源配線と、前記第２のトランジスタのソース・ドレイ
ン領域の上方を前記第１方向に延在配置し、当該ソース
・ドレイン領域と選択的に接続される第２の電源配線と
を設け、 前記複数の配線層のうち前記第１配線層の上方の第２配
線層には、前記第２方向に延在配置される信号配線を設
け、 前記基本セル内の前記第１および第２のトランジスタに
より２入力ＮＯＲゲートを構成し、前記第１の電源配線
と前記第２の電源配線によって平面的に挟まれ、かつ、
前記第２方向の直線上には位置しない前記第１のトラン
ジスタのソース・ドレイン領域のドレイン領域と前記第
２のトランジスタのソース・ドレイン領域のドレイン領
域を接続する接続配線は、前記第１配線層の配線のみに
より形成されてなることを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4328589A JPH0824177B2 (ja) | 1992-11-13 | 1992-11-13 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4328589A JPH0824177B2 (ja) | 1992-11-13 | 1992-11-13 | 半導体装置 |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57094197A Division JPS58210660A (ja) | 1982-06-01 | 1982-06-01 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06112447A JPH06112447A (ja) | 1994-04-22 |
| JPH0824177B2 true JPH0824177B2 (ja) | 1996-03-06 |
Family
ID=18211964
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4328589A Expired - Lifetime JPH0824177B2 (ja) | 1992-11-13 | 1992-11-13 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0824177B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP5028714B2 (ja) | 2001-03-30 | 2012-09-19 | 富士通セミコンダクター株式会社 | 半導体集積回路装置、および配線方法 |
| JP5515299B2 (ja) * | 2009-01-19 | 2014-06-11 | 富士通セミコンダクター株式会社 | 半導体装置のレイアウト方法 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3808475A (en) * | 1972-07-10 | 1974-04-30 | Amdahl Corp | Lsi chip construction and method |
| JPS5925381B2 (ja) * | 1977-12-30 | 1984-06-16 | 富士通株式会社 | 半導体集積回路装置 |
| JPS56108242A (en) * | 1980-01-31 | 1981-08-27 | Nec Corp | Master slice semiconductor device |
-
1992
- 1992-11-13 JP JP4328589A patent/JPH0824177B2/ja not_active Expired - Lifetime
Non-Patent Citations (1)
| Title |
|---|
| ＪＡＰＡＮＥＳＥＪＯＵＲＮＡＬＯＦＡＰＰＬＩＥＤＰＨＹＳＩＣＳＳＵＰＰＬＥＭＥＮＴＰ．２０３−２０６ |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH06112447A (ja) | 1994-04-22 |
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