JPS58210660A - 半導体装置 - Google Patents
半導体装置Info
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- JPS58210660A JPS58210660A JP57094197A JP9419782A JPS58210660A JP S58210660 A JPS58210660 A JP S58210660A JP 57094197 A JP57094197 A JP 57094197A JP 9419782 A JP9419782 A JP 9419782A JP S58210660 A JPS58210660 A JP S58210660A
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- 239000004065 semiconductor Substances 0.000 title claims description 11
- 239000012535 impurity Substances 0.000 claims abstract description 16
- 239000002184 metal Substances 0.000 claims description 25
- 239000000758 substrate Substances 0.000 claims description 9
- 239000011159 matrix material Substances 0.000 claims description 5
- 229910021420 polycrystalline silicon Inorganic materials 0.000 abstract description 9
- 230000010354 integration Effects 0.000 abstract description 4
- 238000000034 method Methods 0.000 abstract description 3
- 108090000699 N-Type Calcium Channels Proteins 0.000 abstract description 2
- 102000004129 N-Type Calcium Channels Human genes 0.000 abstract description 2
- 229920005591 polysilicon Polymers 0.000 description 8
- 238000010586 diagram Methods 0.000 description 5
- 108010075750 P-Type Calcium Channels Proteins 0.000 description 3
- 239000000470 constituent Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
- H01L27/118—Masterslice integrated circuits
- H01L27/11803—Masterslice integrated circuits using field effect technology
- H01L27/11807—CMOS gate arrays
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- Condensed Matter Physics & Semiconductors (AREA)
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- Microelectronics & Electronic Packaging (AREA)
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- Semiconductor Memories (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明はＣＭＯＥＩ（相補型ＭＯ８）半導体を用いたＧ
ＡＴＥ ＡＲＲＡＹにおいて基板上にマトリクス状に
配置される基本セルの構造に関するものである。
ＡＴＥ ＡＲＲＡＹにおいて基板上にマトリクス状に
配置される基本セルの構造に関するものである。
１−
従来この種の装置は、第８図に示すととく２のＰ型ソー
スドレイン領域および、５のＮ型ソースドレイン領域に
３のポリシリコン領域が横切る形となった基本セルを半
導体基板上にマ） ＩＪクス状に配置していた。この場
合、ＩＯはＮ型のチャンネルストッパー領域１１はＰ型
のチャンネルストッパー領域、１５はＰウェルである。
スドレイン領域および、５のＮ型ソースドレイン領域に
３のポリシリコン領域が横切る形となった基本セルを半
導体基板上にマ） ＩＪクス状に配置していた。この場
合、ＩＯはＮ型のチャンネルストッパー領域１１はＰ型
のチャンネルストッパー領域、１５はＰウェルである。
７．７α、７ｂは１層目の金属配線、６は金属配線と、
ポリシリコンおよびＰ型、Ｎ型のソースドレイン領域と
を結びつけるコンタクトである。
ポリシリコンおよびＰ型、Ｎ型のソースドレイン領域と
を結びつけるコンタクトである。
第８図の金属配線で７αはプラス側の電源ライン、７ｂ
はマイナス側の電源ラインである。中央のＰ型トランジ
スタは直列に、Ｎ型トランジスタは並列に金属配線によ
って結びつけられている。
はマイナス側の電源ラインである。中央のＰ型トランジ
スタは直列に、Ｎ型トランジスタは並列に金属配線によ
って結びつけられている。
第４図に第８図に対し等価なトランジスタ回路図を示す
。この図から第８図が２人力ＮＯＲゲートを構成してい
ることがわかる。
。この図から第８図が２人力ＮＯＲゲートを構成してい
ることがわかる。
この基本セルの上辺および下辺に横方向に走るポリシリ
コンは、セル内を横切って信号ラインを通過させるため
のもので、たとえば第５図に示す２− 端子５０１と５０２を結ぶ場合、一般にその間に置かれ
るセルＢの様な使用方法をとる場合に用いる。従来技術
は以上の様な基本セルの構造が一般的であったため （１）第８図の横方向に対して電気信号が通る場合、ポ
リシリコン、Ｐ型またはＮ型のソース・ドレインの抵抗
および容量を持つことになシ、電気信号の伝播遅延時間
を増加させるという欠点を有していた。
コンは、セル内を横切って信号ラインを通過させるため
のもので、たとえば第５図に示す２− 端子５０１と５０２を結ぶ場合、一般にその間に置かれ
るセルＢの様な使用方法をとる場合に用いる。従来技術
は以上の様な基本セルの構造が一般的であったため （１）第８図の横方向に対して電気信号が通る場合、ポ
リシリコン、Ｐ型またはＮ型のソース・ドレインの抵抗
および容量を持つことになシ、電気信号の伝播遅延時間
を増加させるという欠点を有していた。
このため基本セルをマ） ＩＪクス状に配置する場合に
も、その半導体装置が速い動作スピードを要求する場合
には、その回路規模に制約を受けている。
も、その半導体装置が速い動作スピードを要求する場合
には、その回路規模に制約を受けている。
（２＋電源ラインについて、その太さを一般の信号ライ
ンと同じ太さにすることは、金属配線の電流容量の面か
ら適当でない。
ンと同じ太さにすることは、金属配線の電流容量の面か
ら適当でない。
１３１電源ラインに対して基板コンタクトを基本セル単
位で取ると、セルの面積が増大して集積度を下げる。
位で取ると、セルの面積が増大して集積度を下げる。
（４１第８図の様に入力端子を電源ラインに落として３
− 使用する（これは一般には、たとえば加入力のＮＡＮＤ
ゲート回路の一つの端子をプラス電源に落として９人力
のＮＡＮＤゲートとして使用する場合である。これを行
なうことによシ基本セル上に配線によって作る論理機能
ブロックの種類を少なくすることができ、機能ブロック
のライブラリー管理を容易にすることができる）場合に
基本セル上に配線した論理機能ブロック（２人力ＮＯＲ
ゲート）ラブラックホック裏として取り扱う、第６図の
様な最シ扱いが困難とな）、入力端子の処理をブラック
ボックスの外で行なうことができなくなる。つまり基本
セル上の配線をブラックボックス化できなかった。
− 使用する（これは一般には、たとえば加入力のＮＡＮＤ
ゲート回路の一つの端子をプラス電源に落として９人力
のＮＡＮＤゲートとして使用する場合である。これを行
なうことによシ基本セル上に配線によって作る論理機能
ブロックの種類を少なくすることができ、機能ブロック
のライブラリー管理を容易にすることができる）場合に
基本セル上に配線した論理機能ブロック（２人力ＮＯＲ
ゲート）ラブラックホック裏として取り扱う、第６図の
様な最シ扱いが困難とな）、入力端子の処理をブラック
ボックスの外で行なうことができなくなる。つまり基本
セル上の配線をブラックボックス化できなかった。
本発明はこれらの欠点を除去するため、基本セルを構成
するＭＯＳ）ランリスタ（ＦＥｉＴ）対のまわシに反対
伝導型の高不純物濃度領域を設け、かつ２層の金属配線
を採用することによシ、０ＭＯ８・ＩＣをよシ高集積、
高信頼、高速にするもので以下図面について詳細に説明
する。
するＭＯＳ）ランリスタ（ＦＥｉＴ）対のまわシに反対
伝導型の高不純物濃度領域を設け、かつ２層の金属配線
を採用することによシ、０ＭＯ８・ＩＣをよシ高集積、
高信頼、高速にするもので以下図面について詳細に説明
する。
一方のソース・ドレインを共有するＰチャンネ４−
ルＭＯＢ）ランジスタ対およびＮｃｈトランジスタ対の
ゲートに対しこれをさらに共有させた、４個のトランジ
スタによる基本セルのまわシをＰ型およびＮ型のソース
・ドレイン各々に対し、それとは反対伝導型の高不純物
濃度領域でとシ囲む。
ゲートに対しこれをさらに共有させた、４個のトランジ
スタによる基本セルのまわシをＰ型およびＮ型のソース
・ドレイン各々に対し、それとは反対伝導型の高不純物
濃度領域でとシ囲む。
この基本セルを半導体基板上にマトリクス状に配置し、
この上に２層構造の金属配線の変更を行なうことによシ
各種のＣＭＯＢ・ＩＣを構成するととを特徴とする半導
体装置である。
この上に２層構造の金属配線の変更を行なうことによシ
各種のＣＭＯＢ・ＩＣを構成するととを特徴とする半導
体装置である。
第７図は本発明の基本上パルの平面図であシ、２はｐ型
ｏソース・ドレイン領域、５はＩＪ型０／−ス・ドレイ
ン領域であシ、３はポリシリコンである。２と３および
５と３の交差部分はそれぞれＰチャンネルおよびＮチャ
ンネルのＭＱ日トランジスタを形成している。７は一層
目の金属配線、９は二層目の金属配線である。
ｏソース・ドレイン領域、５はＩＪ型０／−ス・ドレイ
ン領域であシ、３はポリシリコンである。２と３および
５と３の交差部分はそれぞれＰチャンネルおよびＮチャ
ンネルのＭＱ日トランジスタを形成している。７は一層
目の金属配線、９は二層目の金属配線である。
１はＮ型の高不純物濃度領域であシ、４はＰ型の高不純
物濃度領域で、基本セルを左側および右側からとシ囲ん
でいる。
物濃度領域で、基本セルを左側および右側からとシ囲ん
でいる。
ｌＯはＮ型の、１１はＰ型のチャンネルストツノく一５
− 領域、１５はＰウェルである。次に第１図について６は
一層目の金属配線とＰ型およびＮ型のソースドレインお
よび高不純物濃度領域とを結びつけるコンタクトであり
、８は一層目の金属配線と、二層目の金属配線を結びつ
けるスルーホールである。
− 領域、１５はＰウェルである。次に第１図について６は
一層目の金属配線とＰ型およびＮ型のソースドレインお
よび高不純物濃度領域とを結びつけるコンタクトであり
、８は一層目の金属配線と、二層目の金属配線を結びつ
けるスルーホールである。
第７図の上に配線を行なった例が第１図であシ、これＫ
ついてのトランジスタ回路図は、第４図に示す。２層の
金属配線によシ２人力ＮＯＲゲートが構成されておシ、
入力端子Ａｌはプラス電源ＶＤＤ４Ｃ，入力端子Ａ２Ｆ
ｉマイナ、；Ｉ電源ＶＢＢｉ／ｃ一層目の金属配線によ
って、基本セルをとり囲む１および４の領域に接続され
ている。
ついてのトランジスタ回路図は、第４図に示す。２層の
金属配線によシ２人力ＮＯＲゲートが構成されておシ、
入力端子Ａｌはプラス電源ＶＤＤ４Ｃ，入力端子Ａ２Ｆ
ｉマイナ、；Ｉ電源ＶＢＢｉ／ｃ一層目の金属配線によ
って、基本セルをとり囲む１および４の領域に接続され
ている。
基本的にＡＩ、Ａ２の入力端子は基本セルが左右対称で
あることから、ｖＤＤ、７８Ｂの２つを任意に選択でき
る。
あることから、ｖＤＤ、７８Ｂの２つを任意に選択でき
る。
第２図は第１図のＰチャンネルトランジスタを電源ライ
ン（ＶＤＤ）方向に見た断面図であシ、第３図はＮチャ
ンネルトランジスタを電源ライン（ＶＳＳ）方向に見た
場合の断面図である。図中の符号で１〜１１は第１図と
同じ物を意味し、１２お６一 よび１３は酸化膜、特に１３はゲート酸化膜、１４ 、
１５は金属配線を絶縁するための絶縁膜である。
ン（ＶＤＤ）方向に見た断面図であシ、第３図はＮチャ
ンネルトランジスタを電源ライン（ＶＳＳ）方向に見た
場合の断面図である。図中の符号で１〜１１は第１図と
同じ物を意味し、１２お６一 よび１３は酸化膜、特に１３はゲート酸化膜、１４ 、
１５は金属配線を絶縁するための絶縁膜である。
第１図で基本セルの上下にある横方向に走る２層目の金
属配線は、第８図の基本セルにおける横方向に走るポリ
シリコンの配線に相当する。
属配線は、第８図の基本セルにおける横方向に走るポリ
シリコンの配線に相当する。
また第１図では横方向に走る電気信号は、すべて２層目
の金属配線を使用している。
の金属配線を使用している。
このような構造になっているため、第７図に示す従来の
基本セルの様に、電気信号が横方向につきぬける場合で
も、ポリシリコン、Ｐ型およびＮ型のソースドレインを
使用した時に生ずる抵抗、および容量による回路特性上
不利な信号の遅れが少ない。
基本セルの様に、電気信号が横方向につきぬける場合で
も、ポリシリコン、Ｐ型およびＮ型のソースドレインを
使用した時に生ずる抵抗、および容量による回路特性上
不利な信号の遅れが少ない。
電源ラインについては、第１図では一層目の金属配線と
並列にプラス側は１のＮ型高不純物濃度領域、マイナス
側は４のＰ型窩不純物濃度領域を持っているため、電源
電流が増加した場合には、この領域を使ってバイパスす
ることができる。
並列にプラス側は１のＮ型高不純物濃度領域、マイナス
側は４のＰ型窩不純物濃度領域を持っているため、電源
電流が増加した場合には、この領域を使ってバイパスす
ることができる。
このため電源用の１層目の金属配線は、従来の様に一般
の信号ラインよシ大きくする必要はない。
の信号ラインよシ大きくする必要はない。
７−
したがって集積度とよシ向上させることができる。
さらに基本セルの上および下に横方向につきぬける２層
目の金属配線の下で一層目の電源ラインを１および４の
高濃度不純物領域、すなわち基板に、基本セル単位で接
続することができるため、各基本セル内ＭＯ８）う、ン
リスタの基板電位の安定化、およびＣＭ （］ ！３特
有のラッチアップ対策が可能となシ、ＩＣをよシ高信頼
化することができる。 □ 次に入力端子の処理について述べると、第１図の基本セ
ルは、第６図に示す様に基本セル上に作成した論理回路
の、ブラックボックス化が可能な構造になっている。第
１図に示す実際のパターンをシンボル化すると、入力端
子の処理をブラックボックスの外側で行なっているのが
わかる。
目の金属配線の下で一層目の電源ラインを１および４の
高濃度不純物領域、すなわち基板に、基本セル単位で接
続することができるため、各基本セル内ＭＯ８）う、ン
リスタの基板電位の安定化、およびＣＭ （］ ！３特
有のラッチアップ対策が可能となシ、ＩＣをよシ高信頼
化することができる。 □ 次に入力端子の処理について述べると、第１図の基本セ
ルは、第６図に示す様に基本セル上に作成した論理回路
の、ブラックボックス化が可能な構造になっている。第
１図に示す実際のパターンをシンボル化すると、入力端
子の処理をブラックボックスの外側で行なっているのが
わかる。
そしてこの外側の領域を配線領域と考えることによって
、ＩＣ全体の配線作業を、このブラックボックス間の結
線作業に置き替えることが可能となる。
、ＩＣ全体の配線作業を、このブラックボックス間の結
線作業に置き替えることが可能となる。
８−
以上説明したように、本発明による基本セルパターンは
、電源電流を分流する作用、各基本セル単位ごとに基板
コンタクト可能なこと、入力端子の処理が基本セル上の
配線の左右の両端で可能なこと、および２層配線の採用
により基本セルの横方向に対する電気信号の伝播が金属
蘭線のみとなったことによシ、基本セルを半導体基板上
にマトリクス状に配置しその上の配線を切シ替えるとと
Ｋよシ各種ＣＭＯ８・ＸＣを作製する半導体装置に応用
すると高集積、高信頼、高速化、大規模化を可能にでき
る利点がある。
、電源電流を分流する作用、各基本セル単位ごとに基板
コンタクト可能なこと、入力端子の処理が基本セル上の
配線の左右の両端で可能なこと、および２層配線の採用
により基本セルの横方向に対する電気信号の伝播が金属
蘭線のみとなったことによシ、基本セルを半導体基板上
にマトリクス状に配置しその上の配線を切シ替えるとと
Ｋよシ各種ＣＭＯ８・ＸＣを作製する半導体装置に応用
すると高集積、高信頼、高速化、大規模化を可能にでき
る利点がある。
第１図は本発明の半導体装置の基本セル上に配線を施し
た平面図、第２図、第３図はその断面図、第４図は第１
図および第７図の構成素子の接続方法を示す等価回路図
、第５図は配線がセルの中を横方向に通過する場合の説
明図、第６図は第１図の平面図をシンボル図にしたもの
、第７図は基本セルの平面図、第８図は従来の半導体装
置の平面９− 図である。 図面で１，５はＮ型の、２，４はＰ型の高不純物濃度領
域で特に５はＮ型の、２はＰ型のＭＯ日トランジスタの
ソース・ドレインでもある。 ３はポリシリコン、６はＰ型およびＮ型の高濃度不純物
領域、ポリシリコンとのコンタクト、７．７α、７ｂは
一層目の金属配線、８は一層目と二層目の金属配線を結
ぶスルーホール、９は二層目の金属配線、ｌＯはＮ型の
、１１ｉ１’Ｐ型のチャンネルストッパー、１２は酸化
膜、１３はゲート酸化膜、１４ 、１５は絶縁膜、１６
はＰチェルである。 以 上 出願人 株式会社諏訪精工舎 一１〇− 第２図 第３Ｌ 第４図 第５日 第 ６図
た平面図、第２図、第３図はその断面図、第４図は第１
図および第７図の構成素子の接続方法を示す等価回路図
、第５図は配線がセルの中を横方向に通過する場合の説
明図、第６図は第１図の平面図をシンボル図にしたもの
、第７図は基本セルの平面図、第８図は従来の半導体装
置の平面９− 図である。 図面で１，５はＮ型の、２，４はＰ型の高不純物濃度領
域で特に５はＮ型の、２はＰ型のＭＯ日トランジスタの
ソース・ドレインでもある。 ３はポリシリコン、６はＰ型およびＮ型の高濃度不純物
領域、ポリシリコンとのコンタクト、７．７α、７ｂは
一層目の金属配線、８は一層目と二層目の金属配線を結
ぶスルーホール、９は二層目の金属配線、ｌＯはＮ型の
、１１ｉ１’Ｐ型のチャンネルストッパー、１２は酸化
膜、１３はゲート酸化膜、１４ 、１５は絶縁膜、１６
はＰチェルである。 以 上 出願人 株式会社諏訪精工舎 一１〇− 第２図 第３Ｌ 第４図 第５日 第 ６図
Claims (1)
- ２つのゲート電極の上下および中央にソース・ドレイン
領域を備えた、ＰチャンネルＦｌ！ｔＴ対およびＮチャ
ンネルＰＥＴ対で構成される基本セルを半導体基板上に
マ） ＩＪクス状に配置し、各々の単位セルをとシ囲む
位置に、入力端子処理および電源電流分流用の各Ｆｌ！
ｉＴ対とは反対伝導型の高不純物濃度領域を形成してな
シ、各素子に対する、２層の金属配線の変更によシ各種
のＣＭＯＢ・ＩＣを構成することを特徴とする半導体装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57094197A JPS58210660A (ja) | 1982-06-01 | 1982-06-01 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57094197A JPS58210660A (ja) | 1982-06-01 | 1982-06-01 | 半導体装置 |
Related Child Applications (2)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22477491A Division JPH0824176B2 (ja) | 1991-08-09 | 1991-08-09 | 半導体装置 |
| JP4328589A Division JPH0824177B2 (ja) | 1992-11-13 | 1992-11-13 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58210660A true JPS58210660A (ja) | 1983-12-07 |
| JPH0534832B2 JPH0534832B2 (ja) | 1993-05-25 |
Family
ID=14103568
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57094197A Granted JPS58210660A (ja) | 1982-06-01 | 1982-06-01 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58210660A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6074648A (ja) * | 1983-09-30 | 1985-04-26 | Fujitsu Ltd | 半導体集積回路装置 |
| JPS6199348A (ja) * | 1984-10-22 | 1986-05-17 | Fujitsu Ltd | ゲ−トアレイマスタスライス集積回路装置におけるクリツプ方法 |
| JPS61123153A (ja) * | 1984-11-20 | 1986-06-11 | Fujitsu Ltd | ゲ−トアレイｌｓｉ装置 |
| JPS61214459A (ja) * | 1985-03-19 | 1986-09-24 | Toshiba Corp | 半導体装置 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5211872A (en) * | 1975-07-18 | 1977-01-29 | Toshiba Corp | Semiconductor device |
| JPS5621364A (en) * | 1979-07-31 | 1981-02-27 | Fujitsu Ltd | Manufacture of semiconductor integrated circuit |
| JPS56148861A (en) * | 1980-04-18 | 1981-11-18 | Fujitsu Ltd | Field effect semiconductor device |
-
1982
- 1982-06-01 JP JP57094197A patent/JPS58210660A/ja active Granted
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5211872A (en) * | 1975-07-18 | 1977-01-29 | Toshiba Corp | Semiconductor device |
| JPS5621364A (en) * | 1979-07-31 | 1981-02-27 | Fujitsu Ltd | Manufacture of semiconductor integrated circuit |
| JPS56148861A (en) * | 1980-04-18 | 1981-11-18 | Fujitsu Ltd | Field effect semiconductor device |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6074648A (ja) * | 1983-09-30 | 1985-04-26 | Fujitsu Ltd | 半導体集積回路装置 |
| JPS6199348A (ja) * | 1984-10-22 | 1986-05-17 | Fujitsu Ltd | ゲ−トアレイマスタスライス集積回路装置におけるクリツプ方法 |
| JPS61123153A (ja) * | 1984-11-20 | 1986-06-11 | Fujitsu Ltd | ゲ−トアレイｌｓｉ装置 |
| JPS61214459A (ja) * | 1985-03-19 | 1986-09-24 | Toshiba Corp | 半導体装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0534832B2 (ja) | 1993-05-25 |
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