JPH0360072A - ゲートアレイ方式の半導体集積回路装置 - Google Patents
ゲートアレイ方式の半導体集積回路装置Info
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- JPH0360072A JPH0360072A JP19544789A JP19544789A JPH0360072A JP H0360072 A JPH0360072 A JP H0360072A JP 19544789 A JP19544789 A JP 19544789A JP 19544789 A JP19544789 A JP 19544789A JP H0360072 A JPH0360072 A JP H0360072A
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- Japan
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- transistor
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- transistors
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 10
- 238000000605 extraction Methods 0.000 claims 1
- 238000010586 diagram Methods 0.000 description 9
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 6
- 229910052782 aluminium Inorganic materials 0.000 description 6
- 230000000694 effects Effects 0.000 description 2
- 230000005540 biological transmission Effects 0.000 description 1
- 230000000295 complement effect Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
- H01L27/118—Masterslice integrated circuits
- H01L27/11803—Masterslice integrated circuits using field effect technology
- H01L27/11807—CMOS gate arrays
Landscapes
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
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Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はゲートアレイ方式の半導体集積回路装置に関し
、特にMOS FETにより構成されているゲートア
レイ方式の半導体集積回路装置に関する。
、特にMOS FETにより構成されているゲートア
レイ方式の半導体集積回路装置に関する。
従来、相補型MOS FETを用いたゲートアレイ方
式の半導体集積回路装置の基本セルは、第5図に示すよ
うに1種類のチャネル幅をもつNチャネル及びPチャネ
ルMOS FETで構成され、その基本セルを配列し
たかたちで内部セルが構成されていた。
式の半導体集積回路装置の基本セルは、第5図に示すよ
うに1種類のチャネル幅をもつNチャネル及びPチャネ
ルMOS FETで構成され、その基本セルを配列し
たかたちで内部セルが構成されていた。
上述した従来のCMOSゲートアレイは第5図の場合1
つのNAND回路またはNOR回路もしくは2つのイン
バータ回路が実現できる。しかし、基本セルはPチャネ
ル、Nチャネルとも1種類のチャネル幅のMOS F
ETLか有していないため、基本セルで構成できる回路
はどの能力例えばスピードや駆動能力を必要としない場
合でも同じ回路を楕或しなければならない、このため、
半導体集積回路装置全体として、必要以上に電流が流れ
、消費電力を増加させるという欠点があった。
つのNAND回路またはNOR回路もしくは2つのイン
バータ回路が実現できる。しかし、基本セルはPチャネ
ル、Nチャネルとも1種類のチャネル幅のMOS F
ETLか有していないため、基本セルで構成できる回路
はどの能力例えばスピードや駆動能力を必要としない場
合でも同じ回路を楕或しなければならない、このため、
半導体集積回路装置全体として、必要以上に電流が流れ
、消費電力を増加させるという欠点があった。
本発明のゲートアレイ方式の半導体集積回路装置は、少
なくとも1個の所定のチャネル幅のNチャネルトランジ
スタを有する第1のトランジスタ領域と、前記Nチャネ
ルトランジスタと異なるチャネル幅の少なくとも1個の
他のNチャネルトランジスタを有する第2のトランジス
タ領域と、少なくとも1個の所定のチャネル幅のPチャ
ネルトランジスタを有する第3のトランジスタ領域と、
前記Pチャネルトランジスタと異なるチャネル幅の少な
くとも1個の他のトランジスタを有する第4のトランジ
スタ領域とを有し、前記第1〜第4のトランジスタ領域
は厚いフィールド酸化膜で互いに分離され、前記第1〜
第4のトランジスタ領域上のゲート電極はすべて同じ方
向に設けられているというものである。
なくとも1個の所定のチャネル幅のNチャネルトランジ
スタを有する第1のトランジスタ領域と、前記Nチャネ
ルトランジスタと異なるチャネル幅の少なくとも1個の
他のNチャネルトランジスタを有する第2のトランジス
タ領域と、少なくとも1個の所定のチャネル幅のPチャ
ネルトランジスタを有する第3のトランジスタ領域と、
前記Pチャネルトランジスタと異なるチャネル幅の少な
くとも1個の他のトランジスタを有する第4のトランジ
スタ領域とを有し、前記第1〜第4のトランジスタ領域
は厚いフィールド酸化膜で互いに分離され、前記第1〜
第4のトランジスタ領域上のゲート電極はすべて同じ方
向に設けられているというものである。
次に、本発明を図面を参照して説明する。
第1図は本発明の第1の実施例を示す基本セルのレイア
ウト図、第2図は第1図の基本セルを配列した内部セル
の一部を示したレイアウト図である。
ウト図、第2図は第1図の基本セルを配列した内部セル
の一部を示したレイアウト図である。
この基本セルは、所定のチャネル幅の2個のNチャネル
トランジスタを有する第1のトランジスタ領域1と、前
述のNチャネルトランジスタの1/2のチャネル幅の1
個の他のNチャネルトランジスタを有する第2のトラン
ジスタ領域2−1.2−2と、所定のチャネル幅の2個
のPチャネルトランジスタを有する第3のトランジスタ
領域3と、前述のPチャネルトランジスタの1/2のチ
ャネル幅の1個の他のPチャネルトランジスタを有する
第4のトランジスタ領域4−1.4−2とを有し、第1
〜第4のトランジスタ領域はフィールド酸化膜で互いに
分離されている。ここで1〜ランジスタ領域という語は
、ソース領域、ドレイン領域及びゲート(ゲート絶縁膜
、ゲート電極)の総称として用いである。
トランジスタを有する第1のトランジスタ領域1と、前
述のNチャネルトランジスタの1/2のチャネル幅の1
個の他のNチャネルトランジスタを有する第2のトラン
ジスタ領域2−1.2−2と、所定のチャネル幅の2個
のPチャネルトランジスタを有する第3のトランジスタ
領域3と、前述のPチャネルトランジスタの1/2のチ
ャネル幅の1個の他のPチャネルトランジスタを有する
第4のトランジスタ領域4−1.4−2とを有し、第1
〜第4のトランジスタ領域はフィールド酸化膜で互いに
分離されている。ここで1〜ランジスタ領域という語は
、ソース領域、ドレイン領域及びゲート(ゲート絶縁膜
、ゲート電極)の総称として用いである。
第3図(a)は第1図の基本セルを用いて構成した3人
力NAND回路の平面模式図、第3図(b)は3人力N
AND回路の論理回路図である。第1図の基本セルでは
ゲート幅の大きなトランジスタだけだとNAND回路は
2人力のものしか実現できないが、ゲート幅が1/2で
ある、小さなトランジスタを並列接続してゲート幅の広
いトランジスタと同等のものとして使うことにより3人
力NAND回路が実現できる。ゲート幅の小さなトラン
ジスタはこのように2つ組み合わせてゲート1幅の大き
なトランジスタと同様の能力で使用する他に、1つずつ
用いて回路を構成することももちろん可能である。この
場合は消費電力の小さな回路が実現できる。
力NAND回路の平面模式図、第3図(b)は3人力N
AND回路の論理回路図である。第1図の基本セルでは
ゲート幅の大きなトランジスタだけだとNAND回路は
2人力のものしか実現できないが、ゲート幅が1/2で
ある、小さなトランジスタを並列接続してゲート幅の広
いトランジスタと同等のものとして使うことにより3人
力NAND回路が実現できる。ゲート幅の小さなトラン
ジスタはこのように2つ組み合わせてゲート1幅の大き
なトランジスタと同様の能力で使用する他に、1つずつ
用いて回路を構成することももちろん可能である。この
場合は消費電力の小さな回路が実現できる。
なお、第3図(a)において、太線で第1Mアルミニウ
ム配置6を示し、2本の平行線で第2層アルミニウム配
線7を示し、黒丸でコンタクトを示し、円形で第1層−
第2層アルミニウム配線間のスルーホールを示しである
。
ム配置6を示し、2本の平行線で第2層アルミニウム配
線7を示し、黒丸でコンタクトを示し、円形で第1層−
第2層アルミニウム配線間のスルーホールを示しである
。
第4図(a)は本発明の第2の実施例を示す平面模式図
、第4図(b)は第4図(a)のラッチ回路の回路図で
ある。
、第4図(b)は第4図(a)のラッチ回路の回路図で
ある。
基本セルはゲート電極を2つ有する、ゲート幅の大きな
第1.第3のトランジスタ領域1,3をゲート電極に直
交する方向にそれぞれ1つずつ配置しさらにゲート電f
!1つを有するゲート幅の小さな第2.第4のトランジ
スタ領域をそれぞれ第1、第3のトランジスタ領域のゲ
ート電極方向の隣接領域にそれぞれ2つずつ配置し、す
べてのトランジスタ領域を厚い酸化膜で分離して構成さ
れている。
第1.第3のトランジスタ領域1,3をゲート電極に直
交する方向にそれぞれ1つずつ配置しさらにゲート電f
!1つを有するゲート幅の小さな第2.第4のトランジ
スタ領域をそれぞれ第1、第3のトランジスタ領域のゲ
ート電極方向の隣接領域にそれぞれ2つずつ配置し、す
べてのトランジスタ領域を厚い酸化膜で分離して構成さ
れている。
この実施例は、トランスミッション・ゲートTGI、T
G2を、ゲート幅の小さなトランジス夕を用いて構成し
、ラッチ回路を実現するのに適した基本セル配置を有し
、セルの使用効率が良くなるという利点がある。
G2を、ゲート幅の小さなトランジス夕を用いて構成し
、ラッチ回路を実現するのに適した基本セル配置を有し
、セルの使用効率が良くなるという利点がある。
以上説明したように本発明は、基本セルを複数のゲート
幅のトランジスタで構成することにより、ゲート幅の大
小のトランジスタの特色を生かして回路構成が可能とな
り、効率的なマクロセルを作ることができ、ゲートアレ
イ方式の半導体集積回路装置の低消費電力化を図ること
ができる効果がある。
幅のトランジスタで構成することにより、ゲート幅の大
小のトランジスタの特色を生かして回路構成が可能とな
り、効率的なマクロセルを作ることができ、ゲートアレ
イ方式の半導体集積回路装置の低消費電力化を図ること
ができる効果がある。
第1図は本発明の第1の実施例の基本セルのレイアウト
図、第2図は第1図の基本セルを配列した内部セルの一
部を示すレイアウト図、第3図(a)、(b)は第1の
実施例を用いて構成した3人力NAND回路の平面模式
図及び等価回路図、第4図(a)、(b)は第2の実施
例を示すラッチ回路の平面模式図及び等価回路図、第5
図は従来のCMOSゲートアレイの基本セルのレイアウ
ト図である。 1・・・第1のトランジスタ領域、1a・・・Nチャネ
ルトランジスタ領域、2−1.2−2・・・第2のトラ
ンジスタ領域、3・・・第3のトランジスタ領域、3a
・・・Pチャネルトランジスタ領域、4−1.4−2・
・・第4のトランジスタ領域、5−11,51al、5
−12.5−1a2.5−21.5−22.5−31.
5−3al、5−32.5−3a2.5−41.5−4
2−ゲート電極、6・・・第層アルミニウム配線、7・
・・第2層アルミニウム配線、8・・・コンタクト、9
・・・第1−第2層アルミニウム配線間のスルーホール
。
図、第2図は第1図の基本セルを配列した内部セルの一
部を示すレイアウト図、第3図(a)、(b)は第1の
実施例を用いて構成した3人力NAND回路の平面模式
図及び等価回路図、第4図(a)、(b)は第2の実施
例を示すラッチ回路の平面模式図及び等価回路図、第5
図は従来のCMOSゲートアレイの基本セルのレイアウ
ト図である。 1・・・第1のトランジスタ領域、1a・・・Nチャネ
ルトランジスタ領域、2−1.2−2・・・第2のトラ
ンジスタ領域、3・・・第3のトランジスタ領域、3a
・・・Pチャネルトランジスタ領域、4−1.4−2・
・・第4のトランジスタ領域、5−11,51al、5
−12.5−1a2.5−21.5−22.5−31.
5−3al、5−32.5−3a2.5−41.5−4
2−ゲート電極、6・・・第層アルミニウム配線、7・
・・第2層アルミニウム配線、8・・・コンタクト、9
・・・第1−第2層アルミニウム配線間のスルーホール
。
Claims (1)
- 【特許請求の範囲】 1、少なくとも1個の所定のチャネル幅のNチャネルト
ランジスタを有する第1のトランジスタ領域と、前記N
チャネルトランジスタと異なるチャネル幅の少なくとも
1個の他のNチャネルトランジスタを有する第2のトラ
ンジスタ領域と、少なくとも1個の所定のチャネル幅の
Pチャネルトランジスタを有する第3のトランジスタ領
域と、前記Pチャネルトランジスタと異なるチャネル幅
の少なくとも1個の他のトランジスタを有する第4のト
ランジスタ領域とを有し、前記第1〜第4のトランジス
タ領域は厚いフィールド酸化膜で互いに分離され、前記
第1〜第4のトランジスタ領域上のゲート電極はすべて
同じ方向に設けられていることを特徴とするゲートアレ
イ方式の半導体集積回路装置。 2、前記トランジスタのゲート電極の引き出し点は同一
直線上に存在する請求項1記載のゲートアレイ方式の半
導体集積回路装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP19544789A JPH0360072A (ja) | 1989-07-27 | 1989-07-27 | ゲートアレイ方式の半導体集積回路装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP19544789A JPH0360072A (ja) | 1989-07-27 | 1989-07-27 | ゲートアレイ方式の半導体集積回路装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH0360072A true JPH0360072A (ja) | 1991-03-15 |
Family
ID=16341220
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP19544789A Pending JPH0360072A (ja) | 1989-07-27 | 1989-07-27 | ゲートアレイ方式の半導体集積回路装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0360072A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5591995A (en) * | 1994-05-10 | 1997-01-07 | Texas Instruments, Incorporated | Base cell for BiCMOS and CMOS gate arrays |
-
1989
- 1989-07-27 JP JP19544789A patent/JPH0360072A/ja active Pending
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5591995A (en) * | 1994-05-10 | 1997-01-07 | Texas Instruments, Incorporated | Base cell for BiCMOS and CMOS gate arrays |
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