JPH0360072A - ゲートアレイ方式の半導体集積回路装置 - Google Patents
ゲートアレイ方式の半導体集積回路装置Info
- Publication number
- JPH0360072A JPH0360072A JP19544789A JP19544789A JPH0360072A JP H0360072 A JPH0360072 A JP H0360072A JP 19544789 A JP19544789 A JP 19544789A JP 19544789 A JP19544789 A JP 19544789A JP H0360072 A JPH0360072 A JP H0360072A
- Authority
- JP
- Japan
- Prior art keywords
- transistor
- channel
- transistors
- width
- gate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 10
- 238000000605 extraction Methods 0.000 claims 1
- 238000010586 diagram Methods 0.000 description 9
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 6
- 229910052782 aluminium Inorganic materials 0.000 description 6
- 230000000694 effects Effects 0.000 description 2
- 230000005540 biological transmission Effects 0.000 description 1
- 230000000295 complement effect Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
- H01L27/118—Masterslice integrated circuits
- H01L27/11803—Masterslice integrated circuits using field effect technology
- H01L27/11807—CMOS gate arrays
Landscapes
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はゲートアレイ方式の半導体集積回路装置に関し
、特にＭＯＳ ＦＥＴにより構成されているゲートア
レイ方式の半導体集積回路装置に関する。
、特にＭＯＳ ＦＥＴにより構成されているゲートア
レイ方式の半導体集積回路装置に関する。
従来、相補型ＭＯＳ ＦＥＴを用いたゲートアレイ方
式の半導体集積回路装置の基本セルは、第５図に示すよ
うに１種類のチャネル幅をもつＮチャネル及びＰチャネ
ルＭＯＳ ＦＥＴで構成され、その基本セルを配列し
たかたちで内部セルが構成されていた。
式の半導体集積回路装置の基本セルは、第５図に示すよ
うに１種類のチャネル幅をもつＮチャネル及びＰチャネ
ルＭＯＳ ＦＥＴで構成され、その基本セルを配列し
たかたちで内部セルが構成されていた。
上述した従来のＣＭＯＳゲートアレイは第５図の場合１
つのＮＡＮＤ回路またはＮＯＲ回路もしくは２つのイン
バータ回路が実現できる。しかし、基本セルはＰチャネ
ル、Ｎチャネルとも１種類のチャネル幅のＭＯＳ Ｆ
ＥＴＬか有していないため、基本セルで構成できる回路
はどの能力例えばスピードや駆動能力を必要としない場
合でも同じ回路を楕或しなければならない、このため、
半導体集積回路装置全体として、必要以上に電流が流れ
、消費電力を増加させるという欠点があった。
つのＮＡＮＤ回路またはＮＯＲ回路もしくは２つのイン
バータ回路が実現できる。しかし、基本セルはＰチャネ
ル、Ｎチャネルとも１種類のチャネル幅のＭＯＳ Ｆ
ＥＴＬか有していないため、基本セルで構成できる回路
はどの能力例えばスピードや駆動能力を必要としない場
合でも同じ回路を楕或しなければならない、このため、
半導体集積回路装置全体として、必要以上に電流が流れ
、消費電力を増加させるという欠点があった。
本発明のゲートアレイ方式の半導体集積回路装置は、少
なくとも１個の所定のチャネル幅のＮチャネルトランジ
スタを有する第１のトランジスタ領域と、前記Ｎチャネ
ルトランジスタと異なるチャネル幅の少なくとも１個の
他のＮチャネルトランジスタを有する第２のトランジス
タ領域と、少なくとも１個の所定のチャネル幅のＰチャ
ネルトランジスタを有する第３のトランジスタ領域と、
前記Ｐチャネルトランジスタと異なるチャネル幅の少な
くとも１個の他のトランジスタを有する第４のトランジ
スタ領域とを有し、前記第１〜第４のトランジスタ領域
は厚いフィールド酸化膜で互いに分離され、前記第１〜
第４のトランジスタ領域上のゲート電極はすべて同じ方
向に設けられているというものである。
なくとも１個の所定のチャネル幅のＮチャネルトランジ
スタを有する第１のトランジスタ領域と、前記Ｎチャネ
ルトランジスタと異なるチャネル幅の少なくとも１個の
他のＮチャネルトランジスタを有する第２のトランジス
タ領域と、少なくとも１個の所定のチャネル幅のＰチャ
ネルトランジスタを有する第３のトランジスタ領域と、
前記Ｐチャネルトランジスタと異なるチャネル幅の少な
くとも１個の他のトランジスタを有する第４のトランジ
スタ領域とを有し、前記第１〜第４のトランジスタ領域
は厚いフィールド酸化膜で互いに分離され、前記第１〜
第４のトランジスタ領域上のゲート電極はすべて同じ方
向に設けられているというものである。
次に、本発明を図面を参照して説明する。
第１図は本発明の第１の実施例を示す基本セルのレイア
ウト図、第２図は第１図の基本セルを配列した内部セル
の一部を示したレイアウト図である。
ウト図、第２図は第１図の基本セルを配列した内部セル
の一部を示したレイアウト図である。
この基本セルは、所定のチャネル幅の２個のＮチャネル
トランジスタを有する第１のトランジスタ領域１と、前
述のＮチャネルトランジスタの１／２のチャネル幅の１
個の他のＮチャネルトランジスタを有する第２のトラン
ジスタ領域２−１．２−２と、所定のチャネル幅の２個
のＰチャネルトランジスタを有する第３のトランジスタ
領域３と、前述のＰチャネルトランジスタの１／２のチ
ャネル幅の１個の他のＰチャネルトランジスタを有する
第４のトランジスタ領域４−１．４−２とを有し、第１
〜第４のトランジスタ領域はフィールド酸化膜で互いに
分離されている。ここで１〜ランジスタ領域という語は
、ソース領域、ドレイン領域及びゲート（ゲート絶縁膜
、ゲート電極）の総称として用いである。
トランジスタを有する第１のトランジスタ領域１と、前
述のＮチャネルトランジスタの１／２のチャネル幅の１
個の他のＮチャネルトランジスタを有する第２のトラン
ジスタ領域２−１．２−２と、所定のチャネル幅の２個
のＰチャネルトランジスタを有する第３のトランジスタ
領域３と、前述のＰチャネルトランジスタの１／２のチ
ャネル幅の１個の他のＰチャネルトランジスタを有する
第４のトランジスタ領域４−１．４−２とを有し、第１
〜第４のトランジスタ領域はフィールド酸化膜で互いに
分離されている。ここで１〜ランジスタ領域という語は
、ソース領域、ドレイン領域及びゲート（ゲート絶縁膜
、ゲート電極）の総称として用いである。
第３図（ａ）は第１図の基本セルを用いて構成した３人
力ＮＡＮＤ回路の平面模式図、第３図（ｂ）は３人力Ｎ
ＡＮＤ回路の論理回路図である。第１図の基本セルでは
ゲート幅の大きなトランジスタだけだとＮＡＮＤ回路は
２人力のものしか実現できないが、ゲート幅が１／２で
ある、小さなトランジスタを並列接続してゲート幅の広
いトランジスタと同等のものとして使うことにより３人
力ＮＡＮＤ回路が実現できる。ゲート幅の小さなトラン
ジスタはこのように２つ組み合わせてゲート１幅の大き
なトランジスタと同様の能力で使用する他に、１つずつ
用いて回路を構成することももちろん可能である。この
場合は消費電力の小さな回路が実現できる。
力ＮＡＮＤ回路の平面模式図、第３図（ｂ）は３人力Ｎ
ＡＮＤ回路の論理回路図である。第１図の基本セルでは
ゲート幅の大きなトランジスタだけだとＮＡＮＤ回路は
２人力のものしか実現できないが、ゲート幅が１／２で
ある、小さなトランジスタを並列接続してゲート幅の広
いトランジスタと同等のものとして使うことにより３人
力ＮＡＮＤ回路が実現できる。ゲート幅の小さなトラン
ジスタはこのように２つ組み合わせてゲート１幅の大き
なトランジスタと同様の能力で使用する他に、１つずつ
用いて回路を構成することももちろん可能である。この
場合は消費電力の小さな回路が実現できる。
なお、第３図（ａ）において、太線で第１Ｍアルミニウ
ム配置６を示し、２本の平行線で第２層アルミニウム配
線７を示し、黒丸でコンタクトを示し、円形で第１層−
第２層アルミニウム配線間のスルーホールを示しである
。
ム配置６を示し、２本の平行線で第２層アルミニウム配
線７を示し、黒丸でコンタクトを示し、円形で第１層−
第２層アルミニウム配線間のスルーホールを示しである
。
第４図（ａ）は本発明の第２の実施例を示す平面模式図
、第４図（ｂ）は第４図（ａ）のラッチ回路の回路図で
ある。
、第４図（ｂ）は第４図（ａ）のラッチ回路の回路図で
ある。
基本セルはゲート電極を２つ有する、ゲート幅の大きな
第１．第３のトランジスタ領域１，３をゲート電極に直
交する方向にそれぞれ１つずつ配置しさらにゲート電ｆ
！１つを有するゲート幅の小さな第２．第４のトランジ
スタ領域をそれぞれ第１、第３のトランジスタ領域のゲ
ート電極方向の隣接領域にそれぞれ２つずつ配置し、す
べてのトランジスタ領域を厚い酸化膜で分離して構成さ
れている。
第１．第３のトランジスタ領域１，３をゲート電極に直
交する方向にそれぞれ１つずつ配置しさらにゲート電ｆ
！１つを有するゲート幅の小さな第２．第４のトランジ
スタ領域をそれぞれ第１、第３のトランジスタ領域のゲ
ート電極方向の隣接領域にそれぞれ２つずつ配置し、す
べてのトランジスタ領域を厚い酸化膜で分離して構成さ
れている。
この実施例は、トランスミッション・ゲートＴＧＩ、Ｔ
Ｇ２を、ゲート幅の小さなトランジス夕を用いて構成し
、ラッチ回路を実現するのに適した基本セル配置を有し
、セルの使用効率が良くなるという利点がある。
Ｇ２を、ゲート幅の小さなトランジス夕を用いて構成し
、ラッチ回路を実現するのに適した基本セル配置を有し
、セルの使用効率が良くなるという利点がある。
以上説明したように本発明は、基本セルを複数のゲート
幅のトランジスタで構成することにより、ゲート幅の大
小のトランジスタの特色を生かして回路構成が可能とな
り、効率的なマクロセルを作ることができ、ゲートアレ
イ方式の半導体集積回路装置の低消費電力化を図ること
ができる効果がある。
幅のトランジスタで構成することにより、ゲート幅の大
小のトランジスタの特色を生かして回路構成が可能とな
り、効率的なマクロセルを作ることができ、ゲートアレ
イ方式の半導体集積回路装置の低消費電力化を図ること
ができる効果がある。
第１図は本発明の第１の実施例の基本セルのレイアウト
図、第２図は第１図の基本セルを配列した内部セルの一
部を示すレイアウト図、第３図（ａ）、（ｂ）は第１の
実施例を用いて構成した３人力ＮＡＮＤ回路の平面模式
図及び等価回路図、第４図（ａ）、（ｂ）は第２の実施
例を示すラッチ回路の平面模式図及び等価回路図、第５
図は従来のＣＭＯＳゲートアレイの基本セルのレイアウ
ト図である。 １・・・第１のトランジスタ領域、１ａ・・・Ｎチャネ
ルトランジスタ領域、２−１．２−２・・・第２のトラ
ンジスタ領域、３・・・第３のトランジスタ領域、３ａ
・・・Ｐチャネルトランジスタ領域、４−１．４−２・
・・第４のトランジスタ領域、５−１１，５１ａｌ、５
−１２．５−１ａ２．５−２１．５−２２．５−３１．
５−３ａｌ、５−３２．５−３ａ２．５−４１．５−４
２−ゲート電極、６・・・第層アルミニウム配線、７・
・・第２層アルミニウム配線、８・・・コンタクト、９
・・・第１−第２層アルミニウム配線間のスルーホール
。
図、第２図は第１図の基本セルを配列した内部セルの一
部を示すレイアウト図、第３図（ａ）、（ｂ）は第１の
実施例を用いて構成した３人力ＮＡＮＤ回路の平面模式
図及び等価回路図、第４図（ａ）、（ｂ）は第２の実施
例を示すラッチ回路の平面模式図及び等価回路図、第５
図は従来のＣＭＯＳゲートアレイの基本セルのレイアウ
ト図である。 １・・・第１のトランジスタ領域、１ａ・・・Ｎチャネ
ルトランジスタ領域、２−１．２−２・・・第２のトラ
ンジスタ領域、３・・・第３のトランジスタ領域、３ａ
・・・Ｐチャネルトランジスタ領域、４−１．４−２・
・・第４のトランジスタ領域、５−１１，５１ａｌ、５
−１２．５−１ａ２．５−２１．５−２２．５−３１．
５−３ａｌ、５−３２．５−３ａ２．５−４１．５−４
２−ゲート電極、６・・・第層アルミニウム配線、７・
・・第２層アルミニウム配線、８・・・コンタクト、９
・・・第１−第２層アルミニウム配線間のスルーホール
。
Claims (1)
- 【特許請求の範囲】 １、少なくとも１個の所定のチャネル幅のＮチャネルト
ランジスタを有する第１のトランジスタ領域と、前記Ｎ
チャネルトランジスタと異なるチャネル幅の少なくとも
１個の他のＮチャネルトランジスタを有する第２のトラ
ンジスタ領域と、少なくとも１個の所定のチャネル幅の
Ｐチャネルトランジスタを有する第３のトランジスタ領
域と、前記Ｐチャネルトランジスタと異なるチャネル幅
の少なくとも１個の他のトランジスタを有する第４のト
ランジスタ領域とを有し、前記第１〜第４のトランジス
タ領域は厚いフィールド酸化膜で互いに分離され、前記
第１〜第４のトランジスタ領域上のゲート電極はすべて
同じ方向に設けられていることを特徴とするゲートアレ
イ方式の半導体集積回路装置。 ２、前記トランジスタのゲート電極の引き出し点は同一
直線上に存在する請求項１記載のゲートアレイ方式の半
導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19544789A JPH0360072A (ja) | 1989-07-27 | 1989-07-27 | ゲートアレイ方式の半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19544789A JPH0360072A (ja) | 1989-07-27 | 1989-07-27 | ゲートアレイ方式の半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0360072A true JPH0360072A (ja) | 1991-03-15 |
Family
ID=16341220
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19544789A Pending JPH0360072A (ja) | 1989-07-27 | 1989-07-27 | ゲートアレイ方式の半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0360072A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5591995A (en) * | 1994-05-10 | 1997-01-07 | Texas Instruments, Incorporated | Base cell for BiCMOS and CMOS gate arrays |
-
1989
- 1989-07-27 JP JP19544789A patent/JPH0360072A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5591995A (en) * | 1994-05-10 | 1997-01-07 | Texas Instruments, Incorporated | Base cell for BiCMOS and CMOS gate arrays |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2912174B2 (ja) | ライブラリ群及びそれを用いた半導体集積回路 | |
| US4716308A (en) | MOS pull-up or pull-down logic circuit having equalized discharge time delays and layout avoiding crossovers | |
| JPH04256356A (ja) | 半導体装置 | |
| JPH077143A (ja) | 二重バッファベースゲートアレイセル | |
| JPH058585B2 (ja) | ||
| US5404035A (en) | Multi-voltage-level master-slice integrated circuit | |
| US8040717B2 (en) | SRAM cell and SRAM device | |
| US4825273A (en) | Semiconductor integrated circuit device | |
| JPH06509911A (ja) | 連続基板タップを備えた対称な多層金属論理アレイ | |
| JPH0360072A (ja) | ゲートアレイ方式の半導体集積回路装置 | |
| JPH04267551A (ja) | 薄膜トランジスタ | |
| JPH0122733B2 (ja) | ||
| JPH0475664B2 (ja) | ||
| JPH023279A (ja) | 相補型ｍｉｓマスタスライスｌｓｉの基本セル | |
| JPH02309673A (ja) | 半導体集積回路 | |
| JPS58210660A (ja) | 半導体装置 | |
| JPS59150446A (ja) | 半導体集積回路装置 | |
| JPH0254669B2 (ja) | ||
| JPH0548050A (ja) | 半導体装置 | |
| JPH03104158A (ja) | Ｃｍｏｓ型半導体装置 | |
| JPS61260668A (ja) | 半導体装置 | |
| JPH0786534A (ja) | 半導体装置 | |
| JPH0548052A (ja) | 半導体装置 | |
| JPH05167048A (ja) | ゲートアレー | |
| JPH04260365A (ja) | ゲート対向型トランジスタ及び半導体装置 |