JPH03104158A - Ｃｍｏｓ型半導体装置 - Google Patents
Ｃｍｏｓ型半導体装置Info
- Publication number
- JPH03104158A JPH03104158A JP1241282A JP24128289A JPH03104158A JP H03104158 A JPH03104158 A JP H03104158A JP 1241282 A JP1241282 A JP 1241282A JP 24128289 A JP24128289 A JP 24128289A JP H03104158 A JPH03104158 A JP H03104158A
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- gate
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- cmos
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- 239000004065 semiconductor Substances 0.000 title claims description 33
- 239000000758 substrate Substances 0.000 claims abstract description 28
- 239000010408 film Substances 0.000 claims abstract description 22
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims abstract description 17
- 229910052710 silicon Inorganic materials 0.000 claims abstract description 17
- 239000010703 silicon Substances 0.000 claims abstract description 17
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 16
- 229920005591 polysilicon Polymers 0.000 claims abstract description 16
- 239000010409 thin film Substances 0.000 claims abstract description 9
- 239000002772 conduction electron Substances 0.000 description 8
- 238000009792 diffusion process Methods 0.000 description 8
- 239000012535 impurity Substances 0.000 description 8
- 238000002955 isolation Methods 0.000 description 3
- 230000000295 complement effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Thin Film Transistor (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、ＣＭＯＳ型半導体装置に関するものである。
従来の技術
近年、半導体装置の高集積化に伴う低消費電力の要求か
ら、ＣＭＯＳ型半導体装置が活発に開発されている。
ら、ＣＭＯＳ型半導体装置が活発に開発されている。
以下に従来のＣＭＯＳ型半導体装置について第２図によ
り説明する。
り説明する。
第２図において、１１はＰ型シリコン基板、１２は素子
分離領域、１３はＮ型ウエル、１４は酸化膜、１５ａは
Ｎチャネル（Ｎｃｈ）ｈランジスタ・ゲート、１５ｂは
Ｐチャネル（Ｐｃｈ） トランジスタ・ゲート、１６は
Ｐ型シリコン基板が反転して得られるＮチャネル、１７
ａはＮ型不純物拡散層によるドレイン、１７ｂはＮ型不
純物拡散層によるソース、１８はＮ型ウエルが反転して
得られるＰチャネル、１９ａはＰ型不純物拡散層による
ドレイン、そして、１９ｂはＰ型不純物拡散層によるソ
ースである。
分離領域、１３はＮ型ウエル、１４は酸化膜、１５ａは
Ｎチャネル（Ｎｃｈ）ｈランジスタ・ゲート、１５ｂは
Ｐチャネル（Ｐｃｈ） トランジスタ・ゲート、１６は
Ｐ型シリコン基板が反転して得られるＮチャネル、１７
ａはＮ型不純物拡散層によるドレイン、１７ｂはＮ型不
純物拡散層によるソース、１８はＮ型ウエルが反転して
得られるＰチャネル、１９ａはＰ型不純物拡散層による
ドレイン、そして、１９ｂはＰ型不純物拡散層によるソ
ースである。
以上のように構成されたＣＭＯＳ型半導体装置について
、以下その動作を説明する。
、以下その動作を説明する。
まず、Ｎｃｈトランジスタ側の動作について説明する。
ゲート１５ａに、しきい値を超えるＰ型シリコン基板１
１に比べて正の電圧を印加すると、Ｐ型シリコン基板１
ｌのゲート１５ａ下の部分がＮ型に反転し、伝導電子が
自由に通過できるＮチャネル１６が形成される。従って
、このＮチャネルｌ６が形成された状態で、ドレイン１
７ａに正電圧を印加すると、伝導電子はＮチャネル１６
を通ってソース１７ｂからドレイン１７ａにドレイン電
流が流れる。ところが、ゲート１５ａに印加する電圧が
Ｐ型シリコン基板と同等の状態ではＮチャネル１６が形
成されないため、ドレイン電流は流れない。
１に比べて正の電圧を印加すると、Ｐ型シリコン基板１
ｌのゲート１５ａ下の部分がＮ型に反転し、伝導電子が
自由に通過できるＮチャネル１６が形成される。従って
、このＮチャネルｌ６が形成された状態で、ドレイン１
７ａに正電圧を印加すると、伝導電子はＮチャネル１６
を通ってソース１７ｂからドレイン１７ａにドレイン電
流が流れる。ところが、ゲート１５ａに印加する電圧が
Ｐ型シリコン基板と同等の状態ではＮチャネル１６が形
成されないため、ドレイン電流は流れない。
次に、Ｐｃｈ トランジスタ側の動作について説明する
。
。
ゲート１５ｂに、しきい値を超えるＮ型ウエル１３に比
べて負の電圧を印加すると、Ｎ型ウェル１３のゲート１
５ｂ下部分がＰ型に反転し、伝導電子が自由に通過でき
るＰチャネル１８が形成される。従って、このＰチャネ
ル１８が形威された状態で、ドレイン領域１９ａに負電
圧を印加すると、伝導電子はＰチャネル１８を通ってソ
ース１９ｂからドレイン１９ａにドレイン電流が流れる
。ところがゲート１５ｂに印加する電圧がＮ型ウエル１
３と同等の状態ではＰチャネル１８が形成されないため
、ドレイン電流は流れない。
べて負の電圧を印加すると、Ｎ型ウェル１３のゲート１
５ｂ下部分がＰ型に反転し、伝導電子が自由に通過でき
るＰチャネル１８が形成される。従って、このＰチャネ
ル１８が形威された状態で、ドレイン領域１９ａに負電
圧を印加すると、伝導電子はＰチャネル１８を通ってソ
ース１９ｂからドレイン１９ａにドレイン電流が流れる
。ところがゲート１５ｂに印加する電圧がＮ型ウエル１
３と同等の状態ではＰチャネル１８が形成されないため
、ドレイン電流は流れない。
以上のように、Ｎｃｈ側では、ゲートの印加電圧が負の
時、Ｐｃｈ側は正の時、トランジスタはドレイン電流が
流れないオフ状態であり、逆に、Ｎｃｈ側ではゲート電
圧が正の時、Ｐｃｈ側は負の時、トランジスタはドレイ
ン電流が流れるオン状態となる。また、これらＮｃｈと
Ｐｃｈのトランジスタを組み合わせることで、相補ＭＯ
Ｓ型（ＣＭＯＳ）インバータ回路を構成できる。
時、Ｐｃｈ側は正の時、トランジスタはドレイン電流が
流れないオフ状態であり、逆に、Ｎｃｈ側ではゲート電
圧が正の時、Ｐｃｈ側は負の時、トランジスタはドレイ
ン電流が流れるオン状態となる。また、これらＮｃｈと
Ｐｃｈのトランジスタを組み合わせることで、相補ＭＯ
Ｓ型（ＣＭＯＳ）インバータ回路を構成できる。
発明が解決しようとする課題
しかしながら、上記の従来の構戒では、ＣＭＯＳインバ
ータ回路を得るためには、ＮｃｈとＰｃｈの二導電型の
トランジスタを半導体基板上に平面的に形成する必要が
あり、面積が大きくなるという問題点を有していた。
ータ回路を得るためには、ＮｃｈとＰｃｈの二導電型の
トランジスタを半導体基板上に平面的に形成する必要が
あり、面積が大きくなるという問題点を有していた。
本発明は上記従来の問題点を解決するもので、面積を増
大させずに、ＣＭＯＳインバータ回路を得ることのでき
るＣＭＯＳ型半導体装置を提供することを目的とするも
のである。
大させずに、ＣＭＯＳインバータ回路を得ることのでき
るＣＭＯＳ型半導体装置を提供することを目的とするも
のである。
課題を解決するための手段
この目的を達成するために本発明のＣＭＯＳ型半導体は
、絶縁膜を介して、一つのゲートを半導体基板と半導体
薄膜とで挟み、そして、半導体基板と半導体薄膜との互
いの導電型を反対型とする構成を有している。
、絶縁膜を介して、一つのゲートを半導体基板と半導体
薄膜とで挟み、そして、半導体基板と半導体薄膜との互
いの導電型を反対型とする構成を有している。
作用
本発明の構成によれば、一つのゲートでＯＮ・ＯＦＦす
るＮｃｈ｝ランジスタとＰｃｈ｝ランジスタを立体的に
積層形戒することで、ＣＭＯＳインバータ回路を構成す
るための面積を微小にすることができる。
るＮｃｈ｝ランジスタとＰｃｈ｝ランジスタを立体的に
積層形戒することで、ＣＭＯＳインバータ回路を構成す
るための面積を微小にすることができる。
実施例
以下本発明によるＣＭＯＳ型半導体装置を第１図を参照
しながら説明する。
しながら説明する。
第１図において、１はＰ型シリコン基板、２は素子分離
領域、３は酸化膜、４はポリシリコン膜によるゲート、
５はＮチャネル、６ａはシリコン基板内Ｎ型不純物拡散
層によるＮｃｈ側ドレイン、そして、６ｂはシリコン基
板内型不純物拡散層によるＮｃｈ側ソース、７はＮ型ポ
リシリコン膜、８はＰチャネル、９ａはポリシリコン膜
Ｐ型不純物拡散層によるＰｃｈ側ドレイン、９ｂはポリ
シリコン膜Ｎ型不純物拡散層によるＰｃｈ側ソースであ
る。
領域、３は酸化膜、４はポリシリコン膜によるゲート、
５はＮチャネル、６ａはシリコン基板内Ｎ型不純物拡散
層によるＮｃｈ側ドレイン、そして、６ｂはシリコン基
板内型不純物拡散層によるＮｃｈ側ソース、７はＮ型ポ
リシリコン膜、８はＰチャネル、９ａはポリシリコン膜
Ｐ型不純物拡散層によるＰｃｈ側ドレイン、９ｂはポリ
シリコン膜Ｎ型不純物拡散層によるＰｃｈ側ソースであ
る。
以上のように構成された本実施例のＣＭＯＳ型半導体装
置について、以下その動作を説明する。
置について、以下その動作を説明する。
まず、Ｎｃｈトランジスタの動作について説明する。ゲ
ート４に、しきい値を超えるＰ型シリコン基板１に、比
べて正の電圧を印加すると、Ｐ型シリコン基板１のゲー
ト４下部分がＮ型に反転し、伝導電子が自由に通過でき
るＮチャネル５が形成される。従って、このＮチャネル
５が形成された状態で、Ｎｃｈ側ドレイン６ａに正電圧
を印加すると、伝導電子はＮチャネル５を通ってＮｃｈ
側ソース６ｂからＮｃｈ側ドレイン６ａにドレイン電流
が流れる。ところがゲート４に印加する電圧がＰ型シリ
コン基板１と同等の状態ではＮチャネル５が形成されな
いため、ドレイン電流は流れない。
ート４に、しきい値を超えるＰ型シリコン基板１に、比
べて正の電圧を印加すると、Ｐ型シリコン基板１のゲー
ト４下部分がＮ型に反転し、伝導電子が自由に通過でき
るＮチャネル５が形成される。従って、このＮチャネル
５が形成された状態で、Ｎｃｈ側ドレイン６ａに正電圧
を印加すると、伝導電子はＮチャネル５を通ってＮｃｈ
側ソース６ｂからＮｃｈ側ドレイン６ａにドレイン電流
が流れる。ところがゲート４に印加する電圧がＰ型シリ
コン基板１と同等の状態ではＮチャネル５が形成されな
いため、ドレイン電流は流れない。
次に、Ｐｃｈ トランジスタ動作について説明する。ゲ
ート４に、しきい値を超えるＮ型ボリシリコン膜７に比
べて負の電圧を印加すると、Ｎ型ポリシリコン膜７のゲ
ート４上部分がＰ型に反転し、伝導電子が自由に通過で
きるＰチャネル８が形成される。従って、このＰチャネ
ル８が形威された形態で、Ｐｃｈ側ドレイン９ａに負電
圧を印加すると、伝導電子はＰチャネル８を通ってＰｃ
ｈ側ソース９ｂからＰｃｈ側ドレイン９ａにドレイン電
流が流れる。ところがゲート４に印加する電圧がＮ型ポ
リシリコン膜７と同等の状態ではＰチャネル８が形成さ
れないため、ドレイン電流は流れない。
ート４に、しきい値を超えるＮ型ボリシリコン膜７に比
べて負の電圧を印加すると、Ｎ型ポリシリコン膜７のゲ
ート４上部分がＰ型に反転し、伝導電子が自由に通過で
きるＰチャネル８が形成される。従って、このＰチャネ
ル８が形威された形態で、Ｐｃｈ側ドレイン９ａに負電
圧を印加すると、伝導電子はＰチャネル８を通ってＰｃ
ｈ側ソース９ｂからＰｃｈ側ドレイン９ａにドレイン電
流が流れる。ところがゲート４に印加する電圧がＮ型ポ
リシリコン膜７と同等の状態ではＰチャネル８が形成さ
れないため、ドレイン電流は流れない。
以上のように、Ｎｃｈ側では、ゲートの印加電圧が負の
時、Ｐｃｈ側は正の時、トランジスタはドレイン電流が
流れないオフ状態であり、逆に、Ｎｃｈ側ではゲート電
圧が正の時、Ｐｃｈ側は負の時、トランジスタはドレイ
ン電流が流れるオン状態となる。そして、これらＮｃｈ
とＰｃｈのトランジスタを組み合わせることで、ＣＭＯ
Ｓインバータ回路を構成できる。
時、Ｐｃｈ側は正の時、トランジスタはドレイン電流が
流れないオフ状態であり、逆に、Ｎｃｈ側ではゲート電
圧が正の時、Ｐｃｈ側は負の時、トランジスタはドレイ
ン電流が流れるオン状態となる。そして、これらＮｃｈ
とＰｃｈのトランジスタを組み合わせることで、ＣＭＯ
Ｓインバータ回路を構成できる。
以上のように本実施例によれば、ゲートの下の半導体基
板内のＮチャネルに加え、ゲートの上にＰチャネルが形
成できるポリシリコン膜を有する構成にしたことにより
、微小面積にＣＭＯＳ回路を構成することができる。
板内のＮチャネルに加え、ゲートの上にＰチャネルが形
成できるポリシリコン膜を有する構成にしたことにより
、微小面積にＣＭＯＳ回路を構成することができる。
なお、本実施例では、シリコン基板側にＮｃｈ｝ランジ
スタを形成するためシリコン基板をＰ型、そしてポリシ
リコン膜にＰｃｈを形成するためにポリシリコン膜をＮ
型としたが、半導体基板側にＰｃｈトランジスタを形成
するためシリコン基板をＮ型、そしてポリシリコン膜に
Ｎｃｈを形成するためにポリシリコン膜をＰ型としても
よい。
スタを形成するためシリコン基板をＰ型、そしてポリシ
リコン膜にＰｃｈを形成するためにポリシリコン膜をＮ
型としたが、半導体基板側にＰｃｈトランジスタを形成
するためシリコン基板をＮ型、そしてポリシリコン膜に
Ｎｃｈを形成するためにポリシリコン膜をＰ型としても
よい。
発明の効果
本発明のＣＭＯＳ型半導体装置によれば、一導電型半導
体基板とゲート、そして反対導電型半導体薄膜とを立体
的に積層し、半導体基板中のチャネルと半導体薄膜中の
チャネルとが、異なる導電型を有するように形威できる
ので、微小な面積で、ＣＭＯＳ回路を形成できるＣＭＯ
Ｓ型半導体装置を提供できる。
体基板とゲート、そして反対導電型半導体薄膜とを立体
的に積層し、半導体基板中のチャネルと半導体薄膜中の
チャネルとが、異なる導電型を有するように形威できる
ので、微小な面積で、ＣＭＯＳ回路を形成できるＣＭＯ
Ｓ型半導体装置を提供できる。
第１図は本発明の一実施例におけるＣＭＯＳ型半導体装
置の断面図、第２図は従来のＣＭＯＳ型半導体装置の断
面図である。 １・・・・・・Ｐ型シリコン基板、２・・・・・・素子
分離領域、３・・・・・・酸化膜、４・・・・・・ゲー
ト、５・・・・・・Ｎチャネル、６ａ・・・Ｎｃｈ側ド
レイン、６ｂ・・・・・・Ｎ ｃ ｈ １ｌｌｌソース
、７・・・・・・Ｎ型ポリシリコン膜、８・・・・・・
Ｐチャネル、９ａ・・・・・・Ｐｃｈ側ドレイン、９ｂ
・・・・・・Ｐｃｈ側ソース。
置の断面図、第２図は従来のＣＭＯＳ型半導体装置の断
面図である。 １・・・・・・Ｐ型シリコン基板、２・・・・・・素子
分離領域、３・・・・・・酸化膜、４・・・・・・ゲー
ト、５・・・・・・Ｎチャネル、６ａ・・・Ｎｃｈ側ド
レイン、６ｂ・・・・・・Ｎ ｃ ｈ １ｌｌｌソース
、７・・・・・・Ｎ型ポリシリコン膜、８・・・・・・
Ｐチャネル、９ａ・・・・・・Ｐｃｈ側ドレイン、９ｂ
・・・・・・Ｐｃｈ側ソース。
Claims (2)
- （１）一導電型の半導体基板に第１のＭＯＳ型トランジ
スタをそなえ、同第１のＭＯＳ型トランジスタのゲート
上に絶縁膜を設け、この絶縁膜上に第２のＭＯＳ型トラ
ンジスタのソース領域とドレイン領域とを有する反対導
電型半導体薄膜を構成し、互いに導電型の異なるチャン
ネルを前記半導体基板および前記半導体薄膜に備えたこ
とを特徴とするＣＭＯＳ型半導体装置。 - （２）半導体基板がシリコン基板であり、また、半導体
薄膜がポリシリコン膜であることを特徴とする請求項１
記載のＣＭＯＳ型半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1241282A JPH03104158A (ja) | 1989-09-18 | 1989-09-18 | Ｃｍｏｓ型半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1241282A JPH03104158A (ja) | 1989-09-18 | 1989-09-18 | Ｃｍｏｓ型半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03104158A true JPH03104158A (ja) | 1991-05-01 |
Family
ID=17071944
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1241282A Pending JPH03104158A (ja) | 1989-09-18 | 1989-09-18 | Ｃｍｏｓ型半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03104158A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100321757B1 (ko) * | 1994-07-01 | 2002-08-08 | 주식회사 하이닉스반도체 | 이중채널을갖는트랜지스터및그제조방법 |
| JP2002531949A (ja) * | 1998-12-01 | 2002-09-24 | アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド | ２組の活性領域の間で共用されるゲート電極を有する半導体デバイスおよびその製作方法 |
-
1989
- 1989-09-18 JP JP1241282A patent/JPH03104158A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100321757B1 (ko) * | 1994-07-01 | 2002-08-08 | 주식회사 하이닉스반도체 | 이중채널을갖는트랜지스터및그제조방법 |
| JP2002531949A (ja) * | 1998-12-01 | 2002-09-24 | アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド | ２組の活性領域の間で共用されるゲート電極を有する半導体デバイスおよびその製作方法 |
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