JPH03248554A - Ｃｍｏｓ半導体集積回路装置 - Google Patents

Ｃｍｏｓ半導体集積回路装置

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JPH03248554A
JPH03248554A JP2046230A JP4623090A JPH03248554A JP H03248554 A JPH03248554 A JP H03248554A JP 2046230 A JP2046230 A JP 2046230A JP 4623090 A JP4623090 A JP 4623090A JP H03248554 A JPH03248554 A JP H03248554A
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張　徳福
Takahiro Ito
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） この発明は特に複数段のインバータ回路が構成されるＣ
ＭＯＳ半導体集積回路装置に関する。
（従来の技術） 第３図（ａ）は従来のＣＭＯＳ半導体集積回路装置のパ
ターン平面図であり、第３図（ｂ）は同図（ａ）中のＢ
−Ｂ’線に沿った断面図である。
図は２組のインバータ回路を含み、これが直列に接続さ
れた構成となっている。
Ｎ型のシリコン半導体基板ｌｌ上にフィールド絶縁膜１
２及びチャネルストッパ層１３が形成され、素子領域が
分離されている。基板１１の表面には高濃度のＰ型の不
純物が導入されてなるＰ３型のソース領域１４、ドレイ
ン領域１５がそれぞれ形成されている。さらに、このソ
ース及びドレイン領域１４１５の周囲には絶縁膜を隔て
て高濃度のＮ型の不純物が導入されてなるＮ＋型のガー
ドリング拡散領域１６か形成されている。そしてソース
及びドレイン領域１４と１５の間のチャネル領域上には
ゲート絶縁膜を介してゲート電極１７が形成されている
。このようにして第３図（ａ）内の１点鎖線で示す２個
のＰチャネルＭＯＳトランジスタ１８．１９が形成され
ている。
また、基板１１の表面にはＰ型のウェル領域２０が形成
され、この表面において、高濃度のＮ型の不純物か導入
されてなるＮ＋型のソース領域２１、ドレイン領域２２
がそれぞれ形成されている。さらに、このソース及びド
レイン領域２１．２２の周囲には絶縁膜を隔てて高濃度
のＰ型の不純物が導入されてなるＰ゛型のガードリング
拡散領域２３が形成されている。そしてソース及びドレ
イン領域２１と２２の間のチャネル領域上にはゲート絶
縁膜を介してゲート電極２４が形成されている。
このようにして第３図（ａ）内の２点鎖線で示す２個の
ＮチャネルＭＯ８Ｉ−ランジスタ２５．２Ｇが形成され
ている。
一方、低電位電源（ＧＮＤ）供給パッド２７は金属配線
層２８を介して２つのＮチャネルＭＯＳトランジスタ２
５．２８のソース領域２２及びガードリング拡散領域上
の基板コンタクト２９に接続されている。
また、高電位電源（Ｖ　ｃｃ）供給パッド３ｏは金属配
線層３１を介して２つのＰチャネルＭＯＳトランジスタ
１８．　１９のソース領域１４及びガードリング拡散領
域上の基板コンタクト３２に接続されている。
ＰチャネルＭＯＳトランジスタ１８とＮチャネルＭＯＳ
トランジスタ２５とで、ＰチャネルＭＯＳトランジスタ
１９とＮチャネルＭＯＳトランジスタ２６とでそれぞれ
ＣＭＯＳインバータ回路が構成され、トランジスタ１８
と２５とからなるインバータ回路の出力がトランジスタ
１９と２６からなるインバータ回路に入力されている。
トランジスタ１８と２５はゲート入力端のレベルに応じ
てオン、オフし、トランジスタ１９と２６はトランジス
タ１８と２５からなるインバータ回路の出力レベルに応
じてオン、オフする。
トランジスタ１９と２６からなるインバータ回路の出力
レベルが金属配線３４を介して出力パッド３５に与えら
れる。
ところで、ＰチャネルＭＯＳトランジスタ１８□１９の
ソース領域１４には共通の高電位電源ＶＣＣが供給され
るように金属配線層３１が設けられている。
このため、回路を構成する上でレイアウトの自由度が制
限されてしまう欠点がある。また、一般に出力電流容量
の大きい最終出力段（ここでは、トランジスタ１９．２
６で構成されるＣＭＯＳインバータ回路）の供給電源が
、それ以外の出力段（ここでは、トランジスタ１８．２
５で構成されるＣＭＯＳインバータ回路）の給電経路と
同じ＜Ｖｃｃ供給パッド３０から金属配線層３１を介し
て供給されるので、最終出力段のオン、オフによる瞬間
的な電源の電位変化が生じる。従って、同一の金属配線
でつながっている内部回路への供給電位も変動するため
、スイッチングノイズの発生、及び誤動作の原因となる
。
（発明が解決しようとする課題） このように従来では、各ＣＭＯＳ回路にの高電位電源ｖ
ｃｃを供給する際に共通の金属配線層を介して行ってい
た。このため、基板上にＶＣＣ供給用の金属配線層を各
所に延長して形成せねばならず、レイアウトの自由度が
制限されてしまう欠点かある。また、出力電流容量の大
きい最終出力段とそれ以外の出力段の高電位の給電経路
は同じになるから、最終出力段のオン、オフによる電位
変化が内部回路に悪影響を及ぼす欠点がある。
この発明は上記のような事情を考慮してなされたもので
あり、その目的は、レイアウトの自由度の向上及びスイ
ッチングノイズの低減を実現するＣＭＯＳ半導体集積回
路装置を提供することにある。
［発明の構成コ （課題を解決するための手段） この発明のＣＭＯＳ半導体集積回路装置は第１導電型の
半導体基板と、前記半導体基板上に形成された素子分離
絶縁膜と、前記素子分離領域に囲まれた前記基板上に設
けられたＰチャネル型ＭＯＳトランジスタ及びＮチャネ
ル型ＭＯＳトランジスタから構成される複数のＣＭＯＳ
回路を備え、電極パッド及びそれにつながる金属配線層
を介して前記ＣＭＯＳ回路へ所定の電位が供給される第
１の給電経路と、前記半導体基板内を介しこの基板上に
形成された第１導電型の半導体領域を介して前記ＣＭＯ
Ｓ回路へ所定の電位が供給される第２の給電経路とから
構成される。
（作　用） この発明ではＣＭＯＳロジック回路において、最終出力
段のへの電源供給には電極パッド及びそれにつながる金
属配線層を介して供給される第１の給電経路が用いられ
、それ以外の内部回路への電源供給には半導体基板から
エピタキシャル層、基板と同一の半導体領域を介して供
給される第２の給電経路が用いられる。
これにより、回路を構成するのに基板上にＶＣＣ供給用
の金属配線層を各所に延長して形成する必要がなくなり
、レイアウトの自由度が増す。また、出力電流容量の大
きい最終出力段のオン、オフによる電位変化は他の出力
段に悪影響を及ぼすことはない。
（実施例） 以下、図面を参照してこの発明を実施例により説明する
。
第１図（ａ）はこの発明従来のＣＭＯＳ半導体集積回路
装置のパターン平面図であり、第１図（ｂ）は同図（ａ
）のＡ−Ａ’線に沿った断面図である。図は２組のイン
バータ回路を含み、これが直列に接続された構成となっ
ており、従来例の第３図と同様の箇所には同符号を付し
て説明する。
基板１は高濃度のＮ型の不純物が導入されたＮ゛型シリ
コン半導体基板であり、この基板１上にＣＶＤ法等によ
って形成されるＮ型のエピタキシャル層２が堆積されて
いる。このエピタキシャル層２上にフィールド絶縁膜１
２及びチャネルストッパ層１３が形成され、素子領域が
分離されており、周知の技術により第１図（ａ）内の１
点鎖線で示す２個のＰチャネルＭＯＳトランジスタ１Ｂ
、　１９．２点鎖線で示す２個のＮチャネルＭＯＳトラ
ンジスタ２５．２８が形成されている。
一方、低電位電源（ＧＮＤ）供給パ・ソド２７は従来と
同様に金属配線層２８を介して２つのＮチャネルＭＯＳ
トランジスタ２５．２８のソース領域２２及びガートリ
ング拡散領域上の基板コンタクト２９に接続されている
。
他方、高電位電源（Ｖ　ｃｃ）供給バ・ソド３０はトラ
ンジスタ１８．２５で形成されるＣＭＯＳインノく一夕
回路と、これにつながるトランジスタ１９．２８で形成
される最終段のＣＭＯＳインノく一夕回路との接続経路
が異なった構造になっている。すなわち、Ｖｃｃ電源は
、最終出力段のＰチャネルＭＯＳトランジスタ１９に対
しては従来と同様にノく・ンド３０から金属配線層３１
を介してソース領域１４に供給されるが、それ以外のＰ
チャネルＭＯＳトランジスタ１８に対しては、パッド３
０のＶｃｃを例えば、リードフレーム３を介して基板１
に与え、エピタキシャル層２を介してガードリング拡散
領域１Ｂに伝達し、ガードリング拡散領域１６とソース
領域１４との上を跨ぐ金属配線４を介してソース領域１
４に供給されるように構成されている。
最終出力段以外のトランジスタは本来、電流駆動能力は
少なくて良い。だから、上記実施例では基板１の抵抗を
比較的小さくすることにより、供給電源からの電圧降下
を極力小さくし、高電位電源供給パッド３０から金属配
線３１を用いての給電経路と同等の電位を基板から最終
出力段以外の出力段のトランジスタに供給するようにし
ている。
このようにすれば、回路を構成するのに基板上にｖＣＣ
供給用の金属配線層を各所に延長して形成する必要がな
くなり、電流容量の大きい最終出力段の給電経路のみを
基板上の金属配線層を用いれば形成すればよい。
この結果、レイアウトの自由度が増し、パターン設計が
容易になる。例えば、第２図は１にゲート（ゲート回路
が１０００個程度形成されている半導体チップ）の従来
のチップサイズを１．０とした場合、この発明によって
レイアウトされたチップサイズを従来のものと比較した
ゲート数／サイズ特性曲線である。図中線ａはこの発明
によるもので、図中線すは従来によるものである。この
ように１にゲートでは、この発明でレイアウトされたチ
ップサイズは従来の８５％程度のチップサイズとなり、
チップ縮小化に大いに寄与する。
また、電流容量の大きい最終出力段とそれ以外の電流容
量の小さい内部回路の高電位電源の供給経路が異なるこ
とにより、最終出力段のオン、オフによる電位変化はそ
れ以外の出力段にそれほど影響なく、ノイズによる誤動
作は大幅に低減される。
なお、この発明は上記実施例に限定されることはなく、
例えば、Ｎ型のシリコン半導体基板の代わりにＰ型のシ
リコン半導体基板で構成する場合は、作り込むチャネル
領域等もすべて逆になる。
そして、ＧＮＤパッドを最終出力段とそれ以外の出力段
の供給経路とをこの発明と同様に異ならせることによっ
て構成することができる。
［発明の効果］ 以上説明したようにこの発明によれば、最終出力段のイ
ンバータ回路への電源供給には電極パッド及びそれにつ
ながる金属配線層を介して供給される第１の給電経路が
用いられ、それ以外の内部回路への電源供給には半導体
基板内を介して供給される第２の給電経路が用いられる
ので、レイアウトの自由度の向上及びスイッチングノイ
ズの低減が可能なＣＭＯＳ半導体集積回路装置を提供す
ることができる。
【図面の簡単な説明】
第１図は（ａ）はこの発明のＣＭＯＳ半導体集積回路装
置の構成を示すパターン平面図、同図（ｂ）は同図（ａ
）中のＡ−Ａ’線に沿った断面図、第２図はチップサイ
ズを比較したゲート数／サイズ特性曲線、第３図（ａ）
は従来のＣＭＯＳ半導体集積回路装置の構成を示すパタ
ーン平面図、同図（ｂ）は同図（ａ）中のＢ−Ｂ’線に
沿った断面図である。 １・・・Ｎ″″型シリコン半導体基板、２・・・エピタ
キシャル層、３・・・リードフレーム、４．２８．３１
゜３４・・・金属配線層、１２・・・フィールド絶縁膜
、１３・・・チャネルストッパ層、１４．２１・・・ソ
ース領域、１５゜２２・・・ドレイン領域、１６．２３
・・・ガードリング拡散領域、１７．２４・・・ゲート
電極、ｉｌｌ、　１９・・・ＰチャネルＭＯＳトランジ
スタ、２０・・・ウェル領域、２５゜２６・・・Ｎチャ
ネルＭＯＳトランジスタ、２７・・・低電位電源供給パ
ッド、２９・・・基板コンタクト、３０・・・高電位電
源供給パッド、３５・・・出力パッド。

Claims (3)

    【特許請求の範囲】
  1. （１）第１導電型の半導体基板と、 前記半導体基板上に形成された素子分離絶縁膜と、 前記素子分離領域に囲まれた前記基板上に設けられたＰ
    チャネル型ＭＯＳトランジスタ及びＮチャネル型ＭＯＳ
    トランジスタから構成される複数のＣＭＯＳ回路を備え
    、 電極パッド及びそれにつながる金属配線層を介して前記
    ＣＭＯＳ回路へ所定の電位が供給される第１の給電経路
    と、 前記半導体基板内を介しこの基板上に形成された第１導
    電型の半導体領域を介して前記ＣＭＯＳ回路へ所定の電
    位が供給される第２の給電経路とを具備したことを特徴
    とするＣＭＯＳ半導体集積回路装置。
  2. （２）前記ＣＭＯＳ回路がインバータ回路である請求項
    １記載のＣＭＯＳ半導体集積回路装置。
  3. （３）前記複数のＣＭＯＳ回路を用いて形成された複数
    段のインバータ回路において、最終出力段のインバータ
    回路への電源に前記第１の給電経路が用いられ、それ以
    外のインバータ回路への電源に前記第２の給電経路が用
    いられることを特徴とする請求項２記載のＣＭＯＳ半導
    体集積回路装置。
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