DE2403019C2

DE2403019C2 -

Info

Publication number: DE2403019C2
Application number: DE2403019A
Authority: DE
Inventors: Karl Nijmegen Nl Wagner
Original assignee: Philips Gloeilampenfabrieken NV
Current assignee: Koninklijke Philips NV
Priority date: 1973-02-01
Filing date: 1974-01-23
Publication date: 1989-09-21
Also published as: NL176029C; AU6492174A; NL176029B; CA1001322A; CH568658A5; ATA69274A; IT1007147B; FR2216679A1; SE401292B; JPS5634093B2; GB1460961A; JPS56124256A; FR2216679B1; US4965651A; JPS5853508B2; AT359560B; DE2403019A1; NL7301433A; JPS49111589A

Description

Die Erfindung bezieht sich auf eine integrierte Schaltung entsprechend dem Oberbegriff des Patentanspruchs 1.

Eine integrierte Schaltung dieser Art ist aus "SCP and Solid State Technology", März 1966, Seiten 23 bis 29 bekannt.

Bekanntlich entwickelt sich die Technik der integrierten Schaltungen in Richtung auf immer kompliziertere Erzeugnisse mit einer zunehmenden Anzahl von Schaltungselementen pro Halbleiterkörper. Durch diese zunehmende Komplexität wird das Entwerfen integrierter Schaltungen dieser Art, namentlich der Schaltungen, die manchmal als MSI- (= medium scale integration) und LSI- (= large scale integration)- Schaltungen bezeichnet werden, sehr aufwendig, wobei außerdem die Gefahr des Auftretens von Fehlern in dem Entwurf viel größer wird. Im Hinblick darauf ist es kein Wunder, daß beim Entwerfen eine Rationalisierung und das Heranziehen von Rechenautomaten angestrebt wird, damit die Zeit für das Entwerfen verkürzt, die Gefahr des Auftretens von Entwurffehlern verringert und im allgemeinen auch eine Herabsetzung der Kosten des Entwurfes erhalten wird.

Unter der Bezeichnung "Micromosaic" ist ein System bekannt, bei dem von einer Anzahl von Standardzellen ausgegangen wird, die je eine bestimmte logische Funktion erzeugen und deren Topologie oder Layout möglichst optimalisiert ist. Diese Zellen weisen alle in einer Richtung, z. B. der Höhenrichtung, eine Standardabmessung auf, während die Breitenabmessungen voneinander verschieden sein können. Die integrierte Schaltung wird mit einer Anzahl dieser Standarzellen aufgebaut, die in Reihen hintereinander angeordnet werden. Zwischen den verschiedenen Reihen und nötigenfalls auch zwischen benachbarten Zellen derselben Reihe wird Raum zur Herstellung elektrischer Verbindungen zwischen den Zellen und zur Herstellung von Verbindungen mit in der Nähe des Randes des Halbleiterkörpers liegenden Anschlußpunkten frei gelassen. Die Verteilung der benötigten Zellen über die verschiedenen Reihen und ihre Anordnung in diesen Reihen sowie das benötigte Muster von Verbindungsleitern und der dazu benötigte Raum zwischen den Reihen und zwischen Zellen einer Reihe werden mit Hilfe eines Rechenautomaten ermittelt. Dabei wird ein gedachtes Hilfsgitter benutzt, wobei die Anschlußpunkte der Zellen auf Gitterpunkten des Gitters liegen und elektrische Verbindungen durch in zwei zueinander senkrechten Richtungen verlaufende, von Gitterpunkt zu Gitterpunkt gehende Rasterlinien dargestellt werden können. Derartige Verbindungen können in der integrierten Schaltung mittels in zwei gegeneinander isolierten Schichten liegender Leiterbahnen erhalten werden, wobei die Bahnen der einen Schicht die der anderen Schicht senkrecht kreuzen. Nötigenfalls können über an Gitterpunkten des Hilfsgitters befindliche Öffnungen in der zwischenliegenden Isolierschicht einfach Verbindungen zwischen Bahnen der einen und der anderen Schicht hergestellt werden.

Es ist einleuchtend, daß insbesondere durch die Ordnung, die dadurch erhalten wird, daß man die Verbindungen gemäß Gitterlinien eines Hilfsgitters verlaufen läßt und daß Reihen von Zellen mit einer Standardhöhe und mit an Gitterpunkten liegenden Anschlußpunkten verwendet werden, das Entwerfen wenigstens teilweise für die Anwendung von Rechenautomaten zugänglich gemacht wird. Andererseits bringt diese Anordnung neben der ebenfalls notwendigen Begrenzung der benötigten Rechenzeit des Rechenautomaten eine Beschränkung der Möglichkeiten auf Kosten der optimalen Benutzung der verfügbaren Halbleiteroberfläche mit sich. Trotzdem können jedoch auf diese Weise wirtschaftlich verantwortete Entwürfe erhalten werden, was in erheblichem Maße darauf zurückzuführen ist, daß die Topologie der Standardzellen einschließlich ihrer Innenverbindungen innerhalb der durch die vorgeschriebene Höhe und die Lagerung der Anschlußpunkte auf Gitterpunkten bestimmten Beschränkungen vorher und einmalig wohl optimalisiert werden kann.

Der Vollständigkeit halber sei bemerkt, daß es insbesondere für z. B. die kombinatorische Logik oder Kombinationen von kombinatorischer und sequentieller Logik von Bedeutung ist, das Entwerfen für Bearbeitung mit Hilfe von Rechenautomaten zugänglich zu machen; dies ist von weniger Bedeutung für Systeme, die sich durch die Verwendung von Vielzahlen in Form einer Reihe von einer Matrix geschalteter Elemente kennzeichnen, wie Speicher, die naturgemäß bereits eine große Regelmäßigkeit aufweisen.

Ein wesentlicher Nachteil des beschriebenen Entwurfsystems hängt mit der Verwendung von Standardzellen als Ausgangselemente zusammen. Die Größe der "Bibliothek" von Standardzellen ist ein Kompromiß zwischen der gewünschten Flexibilität des Entwurfsystems einerseits und der gewünschten Komplexität der einzelnen Zellen andererseits. Ein angemessener optimaler Gebrauch der Halbleiteroberfläche erfordert möglichst große Standardzellen, weil ja nur die Topologie der Zellen optimalisiert ist. Große Zellen bringen aber das Erzeugen komplexer logischer Funktionen mit sich, wodurch eine große Verschiedenheit dieser Funktionen erforderlich ist, um eine genügende Flexibilität und genügende Anwendungsmöglichkeiten des Entwurfsystems zu gewährleisten. In der Praxis ist daher eine verhältnismäßig große "Bibliothek" erforderlich, was u. a. den Nachteil ergibt, daß bei Änderungen in der Herstellungstechnologie für eine Vielzahl Zellen eine neue Topologie entworfen werden muß.

Der Erfindung liegt die Aufgabe zugrunde, integrierte Schaltungen der eingangs genannten Art jedoch höherer Komplexität so auszubilden, daß sie mit Hilfe eines Rechners effizient hergestellt werden können.

Die Erfindung geht von der Erkenntnis aus, daß, um einen wenig optimalen Gebrauch der Halbleiteroberfläche zu verhindern, beim Entwerfen logischer Zellen das Schaltbild vorzugsweise mit einer starren Regelmäßigkeit, wenigstens nach einer möglichst geringen Anzahl starr eingehaltener Regeln, und mit einer Mindestanzahl verschiedener Schaltungselemente aufgebaut werden muß, wobei diese Regelmäßigkeit des Schaltbildes auch das Resultat ergeben muß, daß eine entsprechende starre Regelmäßigkeit in der Topologie zugleich eine von dem Gesichtspunkt der Ausnutzung der Halbleiteroberfläche aus praktisch optimaler Topologie liefert. Es hat sich herausgestellt, daß namentlich die Anwendung komplementärer Techniken, d. h. der praktisch ausschließliche Gebrauch komplementärer Transistoren, zu der gewünschten Kombination von Eigenschaften führen kann.

Die genannte Aufgabe wird erfindungsgemäß durch die im kennzeichnenden Teil des Anspruchs 1 genannten Merkmale gelöst.

Weitere Ausgestaltungen der Erfindung ergeben sich aus den Unteransprüchen.

Die Regelmäßigkeit des Schaltbildes zuzüglich der Regelmäßigkeit der Topologie, die dadurch erhalten ist, daß die Transistoren einfach in Reihen nebeneinander angeordnet sind, unabhängig davon, ob sie in dem Schaltbild in Reihe oder parallel geschaltet sind, liefert kompakte logische Schaltungen oder Zellen mit einer praktisch quadratischen oder rechteckigen Begrenzung, die einfach in einer Richtung parallel zu den Speiseleitungen hintereinander angeordnet werden können. Da auch die entsprechenden komplementären Transistoren in derselben Reihenordnung nebeneinander liegen, läßt sich sagen, daß die Zellen aus topologischen Bausteinen aufgebaut sind, die je zwei entsprechende Transistoren enthalten, wobei diese Bausteine wenigstens in bezug auf die meisten Zellen derart klein sind, daß auch wenn diese Bausteine regelmäßig und einfach nebeneinander angeordnet sind, eine praktisch optimale Topologie der Zellen erhalten wird. Dabei spielt auch die Tatsache eine wichtige Rolle, daß praktisch keine anderen Arten von Schaltungselementen, wie Widerstände, oder wenigstens verhältnismäßig wenig Schaltungselemente anderer Art benötigt werden. Die Signalleitungen erstrecken sich im wesentlichen quer zu den Speiseleitungen über die Zellen und auch dadurch sind die Zellen in dieser Querrichtung auf den beiden einander gegenüber liegenden Seiten der Zelle leicht für die Zu- und Abfuhr von Signalen zugänglich. Weiter sind innerhalb der Zellen außer den Signalleitungen praktisch keine Innenverbindungen zwischen den beiden Teilen, also zwischen den beiden Reihen von Transistoren, erforderlich, so daß weitere Innenverbindungen, die sich praktisch parallel zu den Speiseleitungen erstrecken, praktisch genügend sind.

Einige Ausführungsformen der Erfindung sind in der Zeichnung dargestellt und werden im folgenden näher beschrieben.

Es zeigen:

Fig. 1A bis Fig. 1D einige Schaltbilder, die zu einem integrierten binären Volladdierer nach der Erfindung gehören;

Fig. 2 eine Alternative für das Schaltbild nach Fig. 1A;

Fig. 3 schematisch einen Layout oder eine Topologie eines gemäß der Erfindung ausgeführten integrierten binären Volladdierers, in dem die Schaltbilder nach den Fig. 1A bis 1D verwendet werden;

Fig. 4 schematisch einen weiten Layout oder eine zweite Topologie für diesen binären Volladdierer;

Fig. 5 das Schaltbild eines weiteren Ausführungsbeispiels der integrierten Schaltung nach der Erfindung, das zu dem (der) in Fig. 6 schematisch dargestellten Layout (Topologie) gehört;

Fig. 7 das Schaltbild einer weiteren Ausführungsform der erfindungsgemäßen integrierten Schaltung, das zu dem (der) in Fig. 8 schematisch dargestellten Layout (Topologie) gehört;

Fig. 9 das Schaltbild und

Fig. 10 schematisch den Layout oder die Topologie eines weiteren Auführungsbeispiels der integrierten Schaltung nach der Erfindung,

Fig. 11 schematisch einen Querschnitt durch die integrierte Schaltung nach Fig. 3 längs der Linie XI-XI in dieser Figur,

Fig. 12 schematisch einen Querschnitt durch diese integrierte Schaltung längs der Linie XII-XII der Fig. 3, und

Fig. 13 eine Anzahl Standardelemente, die als Bausteine dienen können, aus denen Topologien der in den Fig. 3 und 4 dargestellten Art aufgebaut werden können.

Die Erfindung eignet sich besonders gut zur Anwendung beim Entwerfen und Herstellen komplexer logischer Schaltungen. Der Deutlichkeit halber wird die Erfindung aber an Hand verhältnismäßig einfacher Beispiele, wie des nachstehend zu beschreibenden binären Volladdierers (binary full adder), näher erläutert, wobei diese Beispiele in der Praxis als Teil in einer komplexeren Schaltung Anwendung finden können.

Ein binärer Volladdierer, der zwei durch die Eingangssignale A I und B I und ein eingehendes Übertragsignal C I (carry) dargestellte Bits addiert, kann, von der Wahrheitstabelle ausgehend, einfach mit den folgenden logischen Gleichungen beschrieben werden:

wobei S 0 das die Summe repräsentierende Ausgangssignal und C 0 das zugehörige ausgehende Übertragsignal darstellt.

Unter Berücksichtigung der Tatsache, daß die Basisschaltung in komplementärer Transistorlogik ein NICHT- UND oder ein NICHT-ODER-Gatter ist, wird im allgemeinen von einer Zelle eine Funktion in Form eines Komplements erzeugt werden, also z. B.:

Weiter können die Gleichungen mit Hilfe der Booleschen Algebra in eine mehr oder weniger optimalisierte Form gebracht werden. Dabei geht das Bestreben vorzugsweise dahin, die Anzahl benötigter Eingangssignale zu beschränken.

Wenn die Form der Gleichung einmal festgelegt worden ist, können die benötigten Zellen, wobei jede Gleichung einer Zelle entspricht, einfach gefunden werden.

Im vorliegenden Beispiel können die Gleichungen z. B. zu

entwickelt werden, wobei angenommen wird, daß die Eingangssignal A I, B I und C I in dieser und nicht in ihrer inversen Form verfügbar sind. Übrigens gilt selbstverständlich, daß die Eingangssignale erwünschtenfalls, z. B. wenn dadurch ein einfacheres System möglich wird, mit einer Umkehrschaltung invertiert werden können. Wenn die Eingangssignale in inverser Form verfügbar sind, kann in diesem Falle z. B. mit den Gleichungen

gearbeitet werden.

Bei der praktischen Ausführung können die erhaltenen logischen Gleichungen meistens unmittelbar in eine Topologie oder einen Layout einer Zelle, die die gewünschte Funktion erzeugt, umgewandelt werden. Der Deutlichkeit halber wird nun zunächst ein zugehöriges Schaltbild dargestellt. Dabei gelten die folgenden allgemeinen Regeln:

1. Eine Zelle enthält eine logische Schaltung mit zwei zwischen zwei Speiseleitungen in Reihe angeordneten Teilen, wobei der Verbindungspunkt zwischen diesen beiden Teilen den elektrischen Signalausgang bildet, und wobei die Transistoren des einen Teils alle von dem gleichen einen (npn- oder pnp-)Typ und die Transistoren des anderen Teiles alle von dem gleichen komplementären (pnp- oder npn-)Typ sind. Die Typenbezeichnungen npn und pnp umfassen in diesem Zusammenhang sowohl Bipolartransistoren als auch Feldeffekttransistoren, so daß z. B. Transistoren vom npn-Typ sowohl bipolare npn- Transistoren als auch Feldeffekttransistoren mit einem n-leitenden Kanal sein können. Nachstehend wird der npn-Transistoren enthaltende Teil kurz als der "n-leitende Teil" und der die pnp-Transistoren enthaltende Teil kurz als der "p-leitende Teil" bezeichnet.
2. Für jeden Transistor in dem einen Teil ist ein entsprechender komplementärer Transistor im anderen Teil vorhanden, wobei die Steuerelektroden entsprechender Transistoren dasselbe Eingangssignal empfangen, meistens und vorzugsweise dadurch, daß sie miteinander verbunden sind.
3. Die beiden Teile der Zelle erzeugen je für sich dieselbe logische Funktion. Dadurch wird erreicht, daß bei jeder Kombination von Eingangssignalen die Spannung am Ausgang bestimmt ist und vorzugsweise praktisch gleich der Spannung der einen oder der Spannung der anderen Speiseleitung ist, wobei im stationären Zustand praktisch kein Gleichstrom von der einen zu der anderen Speiseleitung fließt. Wenn der eine Teil eine leitende Verbindung zwischen der einen Speiseleitung und dem Signalausgang bildet, enthalten in dem anderen Teil alle Stromwege zwischen der anderen Speiseleitung und dem Signalausgang mindestens einen nichtleitenden Transistor, wodurch diese Stromwege praktisch unterbrochen sind. Die Tatsache, daß beide Teile dieselbe logische Funktion erzeugen, bedeutet z. B., daß nach Wahl einer der beiden Teile der Zelle durch einen Widerstand ersetzt werden kann, ohne daß sich dadurch die erzeugte Funktion ändert.

Diese Bedingung ist erfüllt, wenn für jeden Kreis in Reihe geschalteter Transistoren (Reihenkreis) in dem einen Teil eine Parallelschaltung entsprechender Transistoren (entsprechender Parallelkreis) in dem anderen Teil vorhanden ist und umgekehrt, während parallel geschaltete Kreise in dem einen Teil in Reihe geschalteten entsprechenden Kreisen im anderen Teil entsprechen und umgekehrt, wobei außerdem jede Reihenschaltung eines aus einer Anzahl parallel geschalteter Kreise bestehenden zusammengesetzten Kreises und einen gegebenenfalls zusammengesetzten zweiten Kreises in dem einen Teil einer Parallelschaltung des entsprechenden zusammengesetzten Kreises und des entsprechenden zweiten Kreises entspricht.

Die oben angegebene Dualität im Schaltbild läßt sich z. B. an Hand der Fig. 1A nachweisen. Diese Schaltung besteht aus zwei schematisch mit den gestrichelten Linien angegebenen Blöcken 21 und 22 bezeichneten Teilen, die in Reihe zwischen zwei Speiseleitungen 23 und 24 angeordnet sind, wobei der Verbindungspunkt zwischen den Teilen 21 und 22, der durch die Linie 25 gebildet wird, den elektrischen Signalausgang bildet. Das Ausgangssignal kommt also an der Klemme 26 zur Verfügung. Der Block 21 enthält die p-Kanal-MOS-Transistoren 1 bis 7 und der Block 22 enthält die entsprechenden n-Kanal-MOS-Transistoren 1′ bis 7′. Die Reihenschaltung der Transistoren 2, 3 und 4 zwischen den Punkten N und O entspricht der Parallelschaltung der Transistoren 2′, 3′ und 4′ zwischen den Leitungen MPR und TWX. Die Parallelschaltung der Transistoren 5′, 6′ und 7′ zwischen den Leitungen LOQ und MPR entspricht der Reihenschaltung der Transistoren 5′, 6′ und 7′ zwischen den Punkten S und Z. Die Parallelschaltung der Kreise K-L und N-O entspricht der Reihenschaltung der entsprechenden Kreise T-Y und MPR-TWX. Die Reihenschaltung des zusammengesetzten Kreises KN-LOQ und des Parallelkreises LOQ-MPR entspricht der Parallelschaltung des entsprechenden Kreises MPR-TWX-Y und des Reihenkreises S-Z.

Die angegebene Dualität kann auch als eine Korrelation zwischen den beiden Teilen der Schaltung umschrieben werden, derart, daß jede Reihenschaltung von zwei oder mehr Transistoren im einen Teil mit Parallelität der entsprechenden Transistoren im anderen Teil gepaart ist, während Parallelität von Transistoren im einen Teil mit einer Reihenschaltung der entsprechenden Transistoren im anderen Teil gepaart ist, mit der Maßgabe, daß eine Gruppe von zwei oder mehr zu demselben Teil der Schaltung gehörigen Transistoren nur dann Parallelität aufweist, wenn die Transistoren der Gruppe alle in einen verschiedenen zwischen einer Speiseleitung und dem Signalausgang in diesem Teil liegenden Stromweg aufgenommen sind und außerdem keiner dieser Transistoren zusammen mit einem anderen Transistor der Gruppe in derselben Reihenschaltung vorkommt.

Ausgehend von positiver Logik, können die vier Funktionen, die für den Volladdierer benötigt werden und durch die vorerwähnte Kombination von vier Gleichungen definiert sind, mit den Schaltungen nach den Fig. 1A bis 1D erzeugt werden, wenn die Speiseleitungen 24 an die positivste und die Speiseleitungen 24 an die negativste Klemme einer Speisespannungsquelle angeschlossen und den Gate- Elektroden der Feldeffekttransistoren die in diesen Figuren dabei angegebenen Eingangssignale zugeführt werden. Entsprechenden Transistoren wird dasselbe Eingangssignal zugeführt, während weiter in dem p-leitenden Teil die Signale, die Veränderlichen entsprechen, die in der Gleichung in einer ODER-Beziehung vorkommen, in Reihe geschalteten Transistoren, und die Signale, die Veränderlichen entsprechen, die in der Gleichung in einer UND-Beziehung vorkommen, parallel geschalteten Transistoren zugeführt werden. Allgemein ist eine Reihenschaltung in dem p-leitenden Teil oder eine Parallelschaltung in dem n-leitenden Teil bei positiver Logik als eine Ausbildung einer ODER-Beziehung oder eine sogenannte Hülle in der Gleichung für die Funktion F aufzufassen und ist eine Parallelschaltung in dem p-leitenden Teil oder eine Reihenschaltung in dem n-leitenden Teil als eine Abbildung einer UND-Beziehung oder ein sogenannter Durchschnitt in der Gleichung zu betrachten, wobei die Schaltung das Komplement der so abgebildeten Kombination von Hüllen und Durchschnitten bildet. Es ist einleuchtend, daß bei negativer Logik die Beziehung zwischen Schaltung und Gleichung sich in dem Sinne ändert, daß statt Reihenschaltung Parallelschaltung und umgekehrt statt Parallelschaltung Reihenschaltung gelesen werden muß.

Im vorliegenden Beispiel sind, ausgehend von einer Gleichung in einer einmal festgelegten Form, von dieser Gleichung sowohl das Schaltbild für den p-Teil als auch das Schaltbild für den n-Teil abgeleitet. Infolgedessen tritt die beschriebene Dualität in dem Schaltbild der Zelle auf. Da jedoch eine Gleichung meistens in verschiedenen Formen geschrieben werden kann und z. B. für den p-leitenden Teil von einer anderen Form als für den n-leitenden Teil ausgegangen werden kann, wobei die beiden Teile dennoch dieselbe logische Funktion erzeugen, ist die genannte Dualität keine notwendige Bedingung für das Entwerfen von Schaltungen in komplementärer Transistorlogik. In der Praxis ist die Anzahl Möglichkeiten zum Erhalten einer einfacheren Zelle durch Abweichung von der Dualität beschränkt, indem die Eingangssignale wenigstens zum größten Teil nur in einer bestimmten Form und nicht in ihrer inversen Form verfügbar sein werden. U. a. aus diesem Grunde, aber vor allem auch zur Vereinfachung des Entwurfsystems, ist es vorteilhaft, in dem p-leitenden Teil und in dem n-leitenden Teil die gleichen Eingangssignale zu verwenden, so daß die Gate-Elektroden entsprechender Transistoren miteinander verbunden werden können. Auch dann bleibt es aber in einer, wenn auch beschränkten Anzahl von Fällen möglich, von der beschriebenen Dualität der Schaltung abzuweichen. Z. B. kann auf Grund allgemeiner logischer Beziehungen in dem Sonderfall des Volladdierers die Gleichung für auch als:

geschrieben werden. Von dieser Gleichung ausgehend, kann der p-leitende Teil der Schaltung nach Fig. 1A durch einen p- leitenden in dem Block 21 a in der Schaltung nach Fig. 2 dargestellten Teil ersetzt werden. In dieser Schaltung wird für den n-leitenden Teil der Block 22 der Fig. 1A verwendet. Die Schaltungen nach den Fig. 1A und 2 sind sofern äquivalent, daß sie mit Hilfe derselben Eingangssignale und derselben Anzahl Transistoren dieselbe logische Funktion erzeugen. Der wichtigste Unterschied zwischen den beiden Schaltungen besteht darin, daß in der Schaltung nach Fig. 1A die größte Anzahl in einem Stromweg zwischen einer Speiseleitung und dem elektrischen Ausgang vorkommender Transistoren vier ist, während diese Anzahl in der Schaltung nach Fig. 2 nur drei beträgt. Dieser Unterschied kann von Bedeutung sein, weil die Höchstanzahl in einem Stromweg zwischen einer Speiseleitung und dem Ausgang vorkommener Transistoren in der Praxis durch Erwägungen in bezug auf Geschwindigkeit und kapazitive Belastung beim Umschalten des Ausgangs von einem logischen Zustand auf den anderen beschränkt ist. Dabei spielen u. a. die elektrischen Eigenschaften der verwendeten Transistoren, die z. B. von Abmessungen und Dotierungskonzentrationen abhängig sind, und die Größe der angewandten Speisespannung eine Rolle. Vorzugsweise ist diese Höchstanzahl wenigstens gleich drei. Für eine Vielzahl praktischer Anwendungen kann bei dem jetztigen Stand der Technologie eine Höchstanzahl von vier oder fünf ohne Bedenken gestattet werden. Auch kann bei größeren Systemen, in denen oft nur ein beschränkter Teil der Zellen einen entscheidenden Einfluß auf die Geschwindigkeit des Ganzen ausübt, für diese Zellen eine Höchstanzahl von z. B. drei oder vier angewendet werden, während für die übrigen Zellen z. B. ein größeres Maximum von z. B. sechs oder sieben eingehalten wird.

Unter Rückbezugnahme auf die äquivalenten Schaltungen nach den Fig. 1A und 2 sei bemerkt, daß die Anwendung der Möglichkeit, für das Entwerfen der beiden Teile einer Zelle von verschiedenen algebraischen Formen derselben Funktion auszugehen, vorzugsweise vermieden wird. Vorteilhaft wird das Entwurfsystem möglichst einfach gehalten, wobei starre Regeln eingehalten werden und die Schaltungen alle oder nahezu alle die obenbeschriebene Dualität aufweisen. Dadurch wird die Möglichkeit von Fehlern in dem endgültigen Entwurf verringert und wird die für das Entwerfen benötigte Zeit verkürzt.

Es liegt auf der Hand, daß die vorerwähnte zulässige Höchstanzahl von Transistoren die Weise, auf die das zu entwerfende System in Gleichungen beschrieben wird, beeinflußt. Z. B. hat diese Höchstanzahl für Gleichungen, die in Form einer Summe von Min-Termen oder eines Produkts von Max-Termen geschrieben werden zur Folge, daß sowohl die Anzahl Terme pro Gleichung als auch die Anzahl Veränderlicher pro Term höchstens gleich dieser Höchstanzahl sein dürfen. Wenn diese Bedingung nicht erfüllt wird, kann die durch die betreffende Gleichung definierte Funktion aus praktischen Gründen nicht auf Basis dieser Gleichung von einer Zelle erzeugt werden und muß die Gleichung zu einer anderen Form entwickelt oder in zwei oder mehr Teile aufgeteilt werden.

Allgemein wird das zu entwerfende System mit logischen Gleichungen beschrieben, die je eine Hierarchie logischer Kombinationen von Veränderlichen bilden, und dieses System wird mit Hilfe von Schaltungen oder Zellen verwirklicht, die je eine entsprechende Hierarchie von logischen Kombinationen von Eingangszellen bilden, wobei eine niedrigere logische Kombinationen reihengemäß abwechselnd Hüllen und Durchschnitte bilden. Für jede der beiden Arten von Kombinationen kann der (den) höchsten in Reihenordnung dieser Art ein erstes Saldo zuerteilt werden, der gleich den durch diese Kombination zusammengefaßten Veränderlichen (Signalen) ist, die nachstehend als erste Veränderliche (erste Signale) bezeichnet werden. Ausgehend von jedem dieser ersten Saldi, kann anschließend ein Endsaldo dadurch gebildet werden, daß der erste Saldo, in sofern zutreffend pro durch diese Kombination zusammengefaßte erste Veränderliche um einen um Eins herabgesetzten zweiten Saldo einer hierarchisch dieser ersten Veränderlichen zugesetzten nächstniedrigeren Kombination derselben Art wie die Kombination, auf die sich der erste Saldo bezieht, erhöht wird. Der zweite Saldo wird dabei dem höchsten der den hierarchisch der ersten betreffenden Veränderlichen zugesetzten nächstniedrigeren Kombinationen derselben Art zuzuerteilenden Saldi von durch jede dieser nächstniedrigeren Kombinationen zusammengefaßten Veränderlichen gleichgesetzt, wobei die letzteren Saldi ihrerseits auf gleiche Weise hierarchisch gebildet werden, wie ein Endsaldo aus einem ersten und dem zugehörigen zweiten Saldo abgeleitet wird.

Alle so gebildeten Endsaldi dürfen höchstens gleich der Höchstanzahl Transistoren sein, die in einem Stromweg zwischen einer Speiseleitung und dem elektrischen Ausgang einer Zelle noch als zulässig betrachtet wird. Für jede Gleichung muß also gelten, daß der höchste Endsaldo einen vorher bestimmten Höchstwert nicht überschreitet.

Z. B. gilt für die vorerwähnte Gleichung:

daß die Kombination, die in der Reihenordnung die höchste ist, von der Hüllenart ist, namentlich die ODER-Beziehung zwischen den beiden Veränderlichen · (A I+B I+C I) und A I·B I·C I. Der erste Saldo beträgt somit 2. Nur der Veränderliche · (A I+B I+C I) ist eine nächstniedrigere Kombination der Hüllenart zugesetzt. Diese nächstniedrigere Kombination faßt die drei Veränderlichen A I, B I und C I zusammen, so daß der Saldo dieser Kombination und damit in diesem Falle auch der zweite Saldo gleich 3 ist. Der Endsaldo für die Hüllen beträgt als 2 + (3-1) = 4. Unter Berücksichtigung der Kombinationen der Durchschnittart sind die UND-Beziehung zwischen den Veränderlichen und (A I+B I+C I) und die UND-Beziehung zwischen den Veränderlichen A I, B I und C I gleichrangig, wobei der Endsaldo, der zugleich der Endsaldo der ersten Kombination ist, 2 und der der zweiten Kombination 3 beträgt. Sowohl der gefundene Endsaldo der Hüllen als auch der höchste Endsaldo der Durchschnitte sollen höchsten gleich der als höchstzulässig betrachteten Anzahl in einem Stromweg zwischen einer Speiseleitung und dem Ausgang vorkommender Transistoren sein. Für positive Logik ist der (höchste) Endsaldo der Hüllen gleich der Anzahl Transistoren in dem längsten Stromweg des p-leitenden Teiles der Schaltung und ist der (höchste) Endsaldo der Durchschnitte gleich der Anzahl Transistoren in dem längsten Stromweg des p-leitenden Teiles.

Die Anzahl insgesamt benötigter Transistoren beträgt für eine Zelle das Zweifache der Anzahl Eingangssignale n oder, wenn eine etwa an dem Ausgang benötigte Umkehrschaltung als zu der Zelle gehörig betrachtet wird, (2n+2).

Wenn die als höchstzulässig betrachtete Anzahl in einem Stromweg zwischen einer Speiseleitung und dem elektrischen Ausgang vorkommender Transistoren vom gleichen Typ m beträgt, können in einer Zelle höchstens 2 m² oder, einschließlich der Umkehrschaltung, (2m² + 2) Transistoren vorkommen. In der Praxis gilt für praktisch alle Zellen: (2n+2) < (2m ²+2). Weiter werden in der Praxis meistens sowohl in dem p-leitenden Teil auch auch in dem n-leitenden Teil Stromwege zwischen einer Speiseleitung und dem elektrischen Ausgang mit voneinander verschiedenen Anzahlen Transistoren vorhanden sein.

Fig. 3 zeigt ein Layout oder eine Topologie eines Teiles einer integrierten Schaltung mit darin einem binären Volladdierer. Die mit gestrichelten Linien angegebenen Blöcke 31, 32, 33, 34 enthalten Schaltungen nach den Fig. 1C, 1D, 1A bzw. 1B. Die integrierte Schaltung enthält einen Halbleiterkörper, bei dem an eine seiner Oberflächen eine Anzahl von Linien 35, 36, 37 und 38 begrenzter n-leitender Gebiete und eine Anzahl von den Linien 39, 40, 41 und 42 begrenzter p-leitender Gebiete grenzen. Eine Anzahl dieser Gebiete sind auch in den Querschnitten nach den Fig. 11 und 12 dargestellt. In dem vorliegenden Beispiel liegen in jedem der Blöcke 31-34 ein n-leitendes sowie ein p-leitendes Gebiet. In jedem der n-leitenden Gebiete 36 und 38 befindet sich ein und in jedem der n-leitenden Gebiete 35 und 37 befinden sich eine Reihe nebeneinander liegender p-Kanal- Feldeffekttransistoren mit isolierter Gate-Elektrode vom Anreicherungstyp. Die entsprechenden n-Kanal-Feldeffekttransistoren mit isolierter Gate-Elektrode vom Anreicherungstyp, die ebenfalls in einer Reihe nebeneinander liegenden befinden sich in den p-leitenden Gebieten 40, 42, 39 bzw. 41. Das n-leitende Gebiet 35 im Block 31 enthält eine Anzahl nebeneinander liegender p-leitender Oberflächenzonen 42-47, die durch zwischenliegende Kanalgebiete voneinander getrennt sind, wobei sich oberhalb jedes dieser Kanalgebiete eine isolierte Gate-Elektrode 48 a erstreckt. Auf gleiche Weise enthält das p-leitende Gebiet 39 eine Anzahl nebeneinander liegender n-leitender Oberflächenzonen 49-54 mit zwischenliegenden Kanalgebieten, die sich unterhalb der isolierten Gate-Elektroden 48 b befinden. Die Gate-Elektroden 48 a und 48 b bilden einen Teil von Leiterbahnen 48, wobei jede Gate- Elektrode 48 a leitend mit einer Gate-Elektrode 48 b verbunden ist. Über die Leiterbahnen 48 können Eingangssignale der Zelle zugeführt werden. Der elektrische Ausgang der Zelle 31 wird durch die Leiterbahn 61 gebildet, wobei die Signaleingänge 48 und der Signalausgang 61 praktisch parallel zueinander und in praktisch gleichen gegenseitigen Abständen in einer Richtung nahezu quer zu den Reihen von Transistoren über die Zelle verlaufen. Praktisch parallel zu den Reihen von Transistoren erstrecken sich Leiterbahnen 55 und 56. Diese Leiterbahnen bilden die Speiseleitungen, wobei die Bahn 55, wie in Fig. 3 schematisch dargestellt ist, mit der positivsten Klemme einer Speisespannungsquelle 57 und die Bahn 56 mit der negativsten Klemme der Quelle 57 verbunden werden kann. Jede der Leiterbahnen 48 und 61 kreuzt die Leiterbahn 55 oder die Leiterbahn 56. Die Leiterbahnen sind über zwei durch eine Isolierschicht voneinander getrennte Ebenen, im folgenden Pegel genannt, verteilt, wobei die Leiterbahnen 48 und 61, die der Deutlichkeit halber in der Figur in der gleichen Richtung schraffiert sind, sich praktisch völlig auf dem ersten der Halbleiteroberfläche am nächsten liegenden Pegel, und die übrigen Leiterbahnen, die in der Figur in der entgegengesetzten Richtung schraffiert sind, sich praktisch völlig auf dem zweiten Pegel befinden. Die Speisebahn 55 ist über mit gestrichelten Linien angegebene Öffnungen oder Fenster 58 in der auf der Halbleiteroberfläche vorhandenen Isolierschicht mit einigen p-leitenden Zonen, wie der Zone 44, verbunden, während die Speisebahn 56 über Fenster 58 mit n-leitenden Zonen, wie den Zonen 50 und 54, verbunden ist. Auf demselben zweiten Pegel befinden sich weiter noch Leiterbahnen 59, die eine Anzahl p-leitender Zonen oder eine Anzahl n-leitender Bahnen miteinander verbinden, sowie Leiterbahnen 60, die eine oder mehrere p-leitende Zonen und eine oder mehrere n-leitende Zonen mit einem elektrischen Ausgang, wie der Leiterbahn 61, verbinden. In dem Block 31 sind in dem p-leitenden Teil die p-leitenden Zonen 42, 45 und 47 und in dem n-leitenden Teil die n-leitenden Zonen 49 und 51 miteinander verbunden. Ferner sind die p-leitende Zone 46 und die n-leitende Zone 52 über die Leiterbahn 60 mit dem auf dem ersten Pegel liegenden Signalausgang 61 verbunden. Zu diesem Zweck ist eine Öffnung 62 in der zwischen den Leiterbahnen vom ersten und vom zweiten Pegel vorhandenen Isolierschicht, angebracht. Übrigens kann in diesem Falle auch der Signalausgang 61 weggelassen werden, so daß die Leiterbahn 60 den elektrischen Signalausgang der Zelle 31 bildet, der direkt zu dem Signaleingang 48 des Blocks 32 führt. (Vergleiche z. B. die Verbindung zwischen dem Ausgang des Blockes 33 und dem Eingang des Blocks 34). An der Stelle der im Block 31 dargestellten Leiterbahn 61 kann dann z. B. eine sich quer über die Zelle von einem Rand zu dem gegenüberliegenden Rand erstreckende Leiterbahn angebracht werden, die nicht mit der Zelle verbunden ist. Eine derartige die Zelle kreuzende Leiterbahn erfordert keinen zusätzlichen Raum an der Oberfläche und kann z. B. zur Herstellung von Verbindungen zwischen Zellen, die in nicht nebeneinander liegenden Reihen angeordnet sind, benutzt werden.

Ein Vergleich zwischen der Zelle 31 und dem Schaltbild nach Fig. 1C ergibt, daß die p-leitende Zone 44 eine den Transistoren 9 und 11 gemeinsame Source-Elektrode bildet. Die p-leitende Zone 43 ist die Drain-Elektrode des Transistors 9 und zugleich die Source-Elektrode des Transistors 10. Die Drain-Elektrode 42 des Transistors 10 ist mit der Drain-Elektrode 45 des Transistors 11 verbunden, die zugleich die Source-Elektrode des Transistors 12 ist, während diese Drain-Elektrode des Transistors 10 auch mit der Source-Elektrode 47 des Transistors 13 verbunden ist. Die Drain-Elektroden der Transistoren 12 und 13 werden durch die Zone 46 gebildet, die mit dem Signalausgang 60, 61 verbunden ist. Die p-Kanal-Feldeffekttransistoren liegen in einer Reihe nebeneinander in der Reihenordnung 10, 9, 11, 12, 13. Die entsprechenden n-Kanal-Feldeffekttransistoren liegen in dem p-leitenden Gebiet 39 in der entsprechenden Reihenordnung 10′, 9′, 11′, 12′, 13′ in einer Reihe nebeneinander, wobei bemerkt wird, daß in diesem Sonderfall für die n-Kanal-Feldeffekttransistoren auch die Reihenordnung 13′, 12′, 11′, 9′, 10′ gewählt werden kann, weil ja den Transistoren 10′ und 13′ und den Transistoren 9′ und 12′ das gleiche Eingangssignal zugeführt wird. Die zuerst genannte Reihenordnung, bei der die Gate- Elektroden entsprechender Transistoren miteinander verbunden sind, ist jedoch zu bevorzugen.

In der integrierten Schaltung nach Fig. 3 sind die Zellen 31, 32 und 33, 34 ohne zusätzlichen Zwischenraum hintereinander angeordnet. Zu beiden Seiten der so gebildeten Zellenreihe ist Raum für Leiterbahnen für den elektrischen Anschluß und/oder die elektrische Verbindung der Zellen vorhanden. Die Leiterbahnen 48 und 61 auf dem ersten Pegel können sich nach Wahl zu einer Seite oder zu beiden Seiten hin außerhalb der Begrenzung der Zellenreihe erstrecken. Parallel zu der Zellenreihe sind auf dem zweiten Pegel Leiterbahnen 63 vorgesehen. Die Leiterbahnen 48, 61 und 63 verlaufen gemäß Linien eines imaginären Gitters, wobei Kreuzungspunkte von Leiterbahnen und Verbindungen zwischen Leiterbahnen vom ersten und vom zweiten Pegel an Gitterpunkten des genannten Gitters liegen. An den Stellen der genannten Verbindungen sind Öffnungen 64 in der Isolierschicht vorgesehen, die zwischen dem ersten und dem zweiten Pegel von Leiterbahnen liegt. Ein wichtiges Merkmal der neuen Topologie oder des neuen Layouts der integrierten Schaltung ist die Einfachheit des Musters von Leiterbahnen, wobei die innerhalb der Zellen liegenden Leiterbahnen zu einem wesentlichen Teil gemäß Linien desselben imaginären Gitters wie die zwischen den Zellen liegenden Leiterbahnen verlaufen, und wobei sich außerdem der große Vorteil ergibt, daß die Leiterbahnen, die Eingangssignalleitungen für die Zellen bilden, zu beiden Seiten der Zellenreihe für Anschluß zugänglich sind. Im vorliegenden Beispiel passen namentlich die Eingangs- und Ausgangssignalleitungen 48 und 61 und die Speiseleitungen 55 und 56 auf das genannte imaginäre Gitter.

Daß das imaginäre Gitter sich über die Zellen erstreckt, geht vielleicht noch deutlicher aus Fig. 4 hervor. Diese Figur zeigt einen zweiten Layout oder eine zweite Topologie eines Volladdierers, der aus den gleichen Zellen 31, 32 und 33, 34 wie die obenbeschriebene Ausführungsform aufgebaut ist, aber bei dem die Zellen in bezug aufeinander anders angeordnet sind. Der Raum zwischen Zellen einer Reihe und zwischen nebeneinander liegenden Reihen von Zellen kann einfach an die Lage und die Anzahl der für Verbindungen benötigten Leiterbahnen angepaßt werden. In Fig. 4 sind zwischen den Zellen 31, 32 und 33, 34 z. B. zwei Rasterlinien für Verbindungen verfügbar. In einer Richtung quer zu den Reihen von Zellen kann die Dichte belegter Rasterlinien zwischen den Reihen von Zellen größer als oberhalb der Zellen selber sein. Mit anderen Worten: zwischen den Signaleingangsleitungen 48 können in dem Zwischenraum zwischen den Reihen eine oder mehrere Leiterbahnen 65 angebracht sein, wie schematisch links oben in Fig. 4 angegeben ist.

In den Fig. 3 und 4 sind sowohl die Kanallänge als auch die Kanalbreite der p-Kanal-MOS-Transistoren praktisch gleich denen der n-Kanal-MOS-Transistoren. Namentlich die Kanalbreite der MOS-Transistoren kann leicht an spezifische Anforderungen dadurch angepaßt werden, daß den Source- und Drain-Zonen in einer Richtung parallel zu den Eingangssignalleitungen andere Abmessungen gegeben werden. Meistens wird zugleich die Abmessung der Zelle in dieser Richtung um einen oder mehr Rasterabstände des imaginären Gitters vergrößert oder verringert. So kann, z. B. wenn dies im Zusammenhang mit der verschiedenen Beweglichkeit von Elektronen und Löchern erwünscht ist, den p-Kanaltransistoren eine andere Kanalbreite als den n-Kanaltransistoren gegeben werden. Auch kann es wünschenswert sein, die Transistoren von Zellen, die mit einem elektrischen Ausgang der integrierten Schaltung verbunden sind, größer als die der übrigen Zellen auszuführen, z. B. im Zusammenhang mit der benötigten Ausgangsleistung oder im Zusammenhang mit der für das betreffende Ausgangssignal gewünschten Störungsmarge.

Fig. 5 zeigt ein Schaltbild einer Zelle, die die Funktion

erzeugt. In diesem Falle werden Bipolartransistoren verwendet, wobei in den Steuerelektrodenkreisen Reihenwiderstände zur Begrenzung des eingehenden Basisstroms angebracht sind. In einer integrierten Schaltung kann die Topologie oder der Layout einer derartigen Zelle z. B. die schematisch in Fig. 6 dargestellten Form aufweisen. Auch in diesem Falle ist die Zelle aus zwei Reihen nebeneinander liegender Transistoren aufgebaut. Die pnp- Transistoren sind sogenannte laterale Transistoren mit einer Emitterzone 71 und einer Kollektorzone 72, die nebeneinander in einem n-leitenden Basisgebiet 73 angebracht sind. Die Basisgebiete 73 sind gegeneinander isoliert und mit je einer Signaleingangsleitung verbunden, die durch eine Leiterbahn 74 gebildet wird. Der Kontakt zwischen der Leiterbahn 74 und dem Basisgebiet 73 jedes der pnp-Transistoren liegt in einem erheblichen Abstand von den Emitter- und Kollektorzonen 71 bzw. 72, wodurch in der Basis der gewünschte zusätzliche Widerstand für die Strombegrenzung vorhanden ist. In dem n-leitenden Teil sind die Transistoren als vertikale Transistoren ausgebildet. In einer Anzahl gegeneinander isolierter n-leitender Kollektorgebiete 75 sind ein oder mehr Transistoren angebracht, die weiter noch eine p-leitende Basiszone 76 und eine n-leitende Emitterzone 77 aufweisen. Die gewünschten Basisreihenwiderstände werden durch p-leitende Gebiete 78, die als Ausläufer der Basiszonen 76 ausgebildet sind, gebildet. Für die Kontaktierung der Basisgebiete 73 und die Kollektorgebiete 75 können, wie üblich, Kontaktzonen 83 vorgesehen sein.

Bei den pnp-Transistoren sind die Emitter- und Kollektorzonen einander gleich und können in bezug auf ihre Funktion vertauscht werden. Bei den npn-Transistoren liegen der Emitterkontakt und der Kollektorkontakt in einer Richtung parallel zu den Transistorreihen in gleicher Entfernung von dem Basiskontakt, wodurch die Geometrie in bezug auf einer Linie quer zu den Transistorreihen und durch den Basiskontakt spiegelbildlich angeordnet sein kann. Diese Eigenschaften können vorteilhaft dazu ausgenutzt werden, das benötigte Muster von Leiterbahnen möglichst einfach zu machen.

Auch in diesem Beispiel fallen die Eingangssignalleitungen 74, die Ausgangssignalleitungen 79 und die beiden Speiseleitungen 80 mit Rasterlinien des imaginären Gitters zusammen, das der Reihenordnung der Leiterbahnen für den elektrischen Anschluß und/oder die Verbindung der Zellen zugrunde liegt. In diesem Beispiel ist zwischen jedem Paar Signaleingangsleitungen 74 außerhalb der Zelle genügend Raum für drei Leiterbahnen 81 vorhanden, die zur Herstellung sich kreuzender Verbindungen verwendet werden können. In einer zu den Speiseleitungen 80 parallelen Richtung können Leiterbahnen 82 zur Verbindung oder zum elektrischen Anschluß vorhanden sein. In Abhängigkeit von dem Herstellungsverfahren und der gewählten Transistorgeometrie können der kleinste gegenseitige Abstand zwischen Leiterbahnen 82 und der kleinste gegenseitige Abstand zwischen den Leiterbahnen 81 einander gleich oder voneinander verschieden sein.

Im vorliegenden Beispiel verlaufen die Signaleingangsleitungen 74 gerade über die Zelle und ist die Reihe von Kollektorgebieten 75 etwas gegen die Reihe von Basisgebieten 73 versetzt. Eine Zelle mit einer mehr rechteckigen Form wird dadurch erhalten, daß die Kollektorgebiete 75 in einer Richtung parallel zu den Speiseleitungen 80, und in der Figur nach links, über das Zweifache des Rasterabstandes zwischen den Leiterbahnen 81 verschoben werden. Die Signaleingangsleitungen können dadurch angepaßt werden, daß zweimal ein Winkel von 90° angewandt wird. Eine derartige eckige Eingangsleiterbahn kann, wie die dargestellten Bahnen 74, völlig auf einem der beiden Pegel von Leiterbahnen liegen. Durch eine Verschiebung gleich einem ganzen Vielfachen des Rasterabstandes bleibt die Zelle zu beiden Seiten für direkten Anschluß an gemäß Rasterlinien verlaufende Leiterbahnen zugänglich.

Fig. 7 zeigt das Schaltbild einer Zelle zum Erzeugen der Funktion

Ein(e) mögliche(r) Topologie oder Layout einer derartigen Zelle ist in Fig. 8 dargestellt. Die Zelle besitzt zwei Reihen nebeneinander liegender Feldeffekttransistoren mit isolierter Gate-Elektrode. In diesem Beispiel wird u. a. die Tatsache benutzt, daß nicht alle Halbleiterzonen, die die Source- und Drain-Elektroden bilden, mit einer Leiterbahn verbunden sind. Die Abmessungen der Elektrodenzonen in der Reihenrichtung können klein gehalten werden, solange, wo nötig, genügend Raum für einen Kontakt vorhanden ist. Die Eingangssignalleitungen 85 weisen je eine Gerade Anzahl rechter Ecken auf. während die Eingangssignalleitungen 86 und die Ausgangssignalleitungen 87 gerade sind. Im Vergleich zu z. B. der Topologie nach Fig. 3 weisen die Elektrodenzonen eine kleinere Oberfläche auf, wodurch die Zelle verhältnismäßig kompakt ist und außerdem u. a. die Streukapazität zwischen den Zonen und dem Substrat kleiner sind. Ferner zeigt dieses Beispiel, daß Eingangssignale nicht immer in einer Richtung quer zu der Zellenreihe den Zellen zugeführt zu werden brauchen, sondern daß auch Eingangssignalanschlüsse, wie die Leiterbahn 88, in einer zu den Speiseleitungen parallelen Richtung möglich sind.

Das folgende Beispiel betrifft eine Zelle zum Erzeugen der Funktion

Das Schaltbild nach Fig. 9 entspricht der (dem) schematischen Topologie oder Layout nach Fig. 10. Auch in diesem Falle enthält die Zelle in integrierter Form eine Reihe von p- Kanal-Feldeffekttransistoren und eine Reihe von n-Kanal- Feldeffekttransistoren, wobei diese Reihen parallel zu den Speiseleitungen 90 und 91 angeordnet sind. In Abweichung von den obigen Beispielen erstrecken sich die Speiseleitungen nicht an den Rändern der Zelle entlang, sondern liegen sie näher beieinander und näher bei der Mitte der Zelle. Der p- leitende Teil enthält zwei an der Oberfläche voneinander getrennte n-leitende Oberflächengebiete 92 und 93, die je eine Anzahl Transistoren enthalten. Die n-Kanal-Transistoren liegen in einem gemeinsamen p-leitenden Gebiet 94. Sowohl in dem p-leitenden Teil als auch in dem n-leitenden Teil befinden sich zu beiden Seiten jedes Signaleingangsleiters 95 Elektrodenzonen 96, die sich in den Halbleitergebieten 92, 93 und 94 erstrecken. In dem p-leitenden Gebiet 94 sind auch zwei Elektrodenzonen 96 zu beiden Seiten der Leiterbahn 97 angeordnet. Diese Leiterbahn 97 ist über eine Öffnung 98 in der zwischen den beiden Pegeln von Leiterbahnen liegenden Isolierschicht dauernd mit der Speisebahn 91 verbunden. Die Leiterbahn 97 ist dadurch mit der Gate-Elektrode eines Feldeffekttransistors vergleichbar, der sich beim Betrieb dauernd in dem nichtleitenden Zustand befindet. Die zu beiden Seiten dieser Leiterbahn liegenden Elektrodenzonen 96 sind also elektrisch gegeneinander isoliert, und zwar auf eine Weise, die eine Alternative für die in dem p-leitenden Teil verwendete Isolierung bildet. In dem p-leitenden Teil sind die Transistoren, um die gewünschte elektrische Isolierung zu erhalten, einfach über zwei an der Halbleiteroberfläche voneinander getrennte n-leitende Gebiete 92 und 93 verteilt.

Parallel zu den Speisebahnen erstrecken sich Leiterbahnen 99, die Feldeffekttransistoren der Zelle miteinander verbinden. Die Leiterbahnen 90, 91 und 99 sind über Öffnungen 100 in einer Isolierschicht mit den Elektrodenzonen 96 verbunden. In der Öffnung 101 kontaktiert die Speisebahn 91 sowohl eine Elektrodenzone 96 als auch einen Oberflächenteil des p-leitenden Gebietes 94. Im vorliegenden Falle wird angenommen, daß das p-leitende Oberflächengebiet 94 ein inselförmiges Gebiet ist, das in einen n-leitenden Halbleiterkörper eingebettet ist. Die Verbindung mit der Speiseleitung 91 ist dann erforderlich, um zu sichern, daß die Elektrodenzonen 96 in bezug auf das Oberflächengebiet 94 in der Sperrichtung vorgespannt sind. In diesem Zusammenhang ist die gezeigte elektrische Isolierung mit Hilfe der Leiterbahn 97 vorteilhaft. Bei dieser Form von Isolierung ist keine Aufteilung des p-leitenden Gebietes in zwei voneinander getrennte Teile erforderlich und ist eine einzige Verbindung mit der Speiseleitung 91 genügend. In der Praxis werden Anschlüsse der Oberflächengebiete meistens mit Anschlüssen von Elektrodenzonen an der Speiseleitung kombiniert, wie an der Öffnung 101 dargestellt ist. Elektrische Isolierung mit Hilfe einer Leiterbahn 97 wird insbesondere verwendet, wenn auf einer der beiden Seiten der Isolierung keine einzige der Elektrodenzonen direkt mit der Speiseleitung verbunden ist.

Die Leiterbahnen 99 sind derart angeordnet, daß in einer zu den Speiseleitungen, also zu der Zellenreihe, parallelen Richtung höchstens fünf Leiterbahnen nebeneinander liegen. Bei Anwendung von Feldeffekttransistoren mit isolierter Gate-Elektrode werden die Feldeffekttransistoren in einer Zelle vorzugsweise derart angeordnet, daß diese Anzahl von höchstens fünf parallelen Leiterbahnen nicht überschritten wird. Es hat sich herausgestellt, daß diese Anzahl von fünf parallelen Leiterbahnen bei Anwendung von Feldeffekttransistoren mit isolierter Gate-Elektrode in allen Fällen genügend ist, um die gewünschten Verbindungen herstellen zu können, und also auch für Zellen, die besonders komplexe Kombinationen von Eingangssignalen bilden. Dies ist von besonderer Bedeutung, weil vorzugsweise mit Zellen gleicher Abmessung in einer Richtung quer zu der Zellenreihe gearbeitet wird.

Die in der Mitte der Zelle liegende Leiterbahn 99 kann die Ausgangssignalleitung der Zelle bilden. Im vorliegenden Beispiel ist diese Leiterbahn auch noch über eine Öffnung 102 mit einer Leiterbahn 103 verbunden, die zwischen den beiden getrennten n-leitenden Gebieten 92 und 93 und parallel zu den Eingangssignalleitungen 95 zu dem Rande der Zellen führt.

Die beschriebenen Beispiele zeigen deutlich, daß ein großes Maß von Freiheit und Flexibilität der Topologie oder des Layouts der Zellen wobei viele Abänderungen möglich sind. Außer den bereits beschriebenen Abwandlungen sind in einer Zelle oft vertauschbare Signaleingangsleitungen vorgesehen, wie z. B. bei den gleichwertigen Transistoren 2, 3 und 4 bzw. 2′, 3′ und 4′ im Beispiel nach Fig. 1A. Auch können oft Gruppen von Transistoren ihre Stelle in der Reihe von Transistoren tauschen, wie z. B. die durch die Transistoren 9, 10 und 11 bzw. 9′, 10′ und 11′ gebildete Gruppe mit der durch die Transistoren 12 und 13 bzw. 12′ und 13′ gebildeten Gruppe. Diese Vertauschbarkeit kann u. a. dazu benutzt werden, ein möglichst einfaches Netzwerk von Leiterbahnen für Anschluß und Verbindung der verschiedenen Teile der integrierten Schaltung zu erzielen. Weiter ist es wichtig, daß insbesondere bei Zellen, in denen mehrere Gruppen aus einer geraden Anzahl Transistoren vorkommen, die Anzahl benötigter elektrischer Isolierungen zwischen benachbarten zu verschiedenen Gruppen gehörigen Transistoren von der gewählten Reihenordnung der Gruppen abhängen kann. Da für diese Isolierungen zusätzlicher Raum benötigt wird, ist es zu bevorzugen, wenn die Reihenordnung derart gewählt wird, daß die nebeneinander liegenden Transistoren verschiedener Gruppen möglichst eine gemeinsame Elektrodenzone besitzen können. In vielen Fällen wird nach zwei Gruppen aus einer geraden Anzahl Transistoren eine elektrische Isolierung benötigt, wobei zwischen diesen beiden Gruppen gegebenenfalls eine oder mehrere Gruppen aus einer ungeraden Anzahl Transistoren vorhanden sein können, ohne daß Isolierungen dazwischen benötigt werden.

Die Anwendung der Erfindung führt zu verhältnismäßig einfach zu entwerfenden integrierten Schaltungen mit einem (einer) verhältnismäßig kompakten Layout oder Topologie, welche Schaltungen auf in der Halbleitertechnik übliche Weise und unter Verwendung in dieser Technik bekannter Technologien hergestellt werden können. Alle Herstellungsverfahren, durch die integrierte Schaltungen mit komplementären Transistoren erhalten werden können, können verwendet werden.

Im Rahmen der Erfindung wird zwar die Verwendung von Feldeffekttransistoren bevorzugt, weil mit diesen Transistoren im allgemeinen Zellen mit kleineren Abmessungen als mit Bipolartransistoren erhalten werden, wobei außerdem für die Herstellung weniger Bearbeitungen erforderlich sind. Aus diesem Grund wird namentlich bei LS I- und MS I-Schaltungen die Herstellung bei Anwendung von Feldeffekttransistoren mit einer größen Ausbeute stattfinden können.

Um einen Eindruck einer möglichen Struktur einer integrierten Schaltung mit Feldeffekttransistoren mit isolierter Gate-Elektrode zu geben, zeigen die Fig. 11 und 12 Querschnitte durch den Teil der integrierten Schaltung, der in Fig. 3 in Draufsicht dargestellt ist. Die Querschnitte verlaufen längs der in Fig. 3 angegebenen Linien XI-XI und XII-XII.

Die integrierte Schaltung enthält einen Halbleiterkörper 110, in diesem Falle ein n-leitendes Siliciumsubstrat 111 und eine darauf liegende niedriger dotierte n-leitende Oberflächenschicht 112. In der Oberflächenschicht 112 ist ein Muster angebracht, das durch eine wenigstens über einen Teil ihrer Dicke in die Oberflächenschicht 112 versenkte Isolierschicht 113 gebildet wird. Eine derartige Schicht kann z. B. durch örtliche Oxidation der Halbleiteroberfläche erhalten werden. Die versenkte Isolierschicht 113 weist eine Anzahl Öffnungen auf, in denen Teile der Oberflächenschicht 112 bis zu der Oberfläche reichen. Diese Teile bilden n-leitende Oberflächengebiete, wie das Gebiet 35. Eine Anzahl dieser n-leitenden Oberflächengebiete sind durch Dotierung in p-leitende Oberflächengebiete, wie das Oberflächengebiet 39, umgewandelt. Der bisher beschriebene Haltleiterkörper enthält die benötigten n-leitenden und p-leitenden Oberflächengebiete zur Herstellung komplementärer Feldeffekttranssitoren. Bekanntlich können Körper mit Halbleiteroberflächengebieten verschiedener Leitfähigkeitstypen durch verschiedene andere Verfahren erhalten werden und eine andere Form oder Struktur aufweisen. Die Oberflächengebiete können z. B. als voneinander getrennte Gebiete auf einem silierenden Substrat vorhanden sein. Die versenkte Isolierschicht 113 kann z. B. durch gegebenenfalls ausgefüllte Nuten ersetzt oder kann auch völlig weggelassen werden. Im Rahmen der Erfindung, die namentlich bei großen integrierten Schaltungen mit vielen Schaltungselementen angewandt wird, weist die dargestellte Struktur mit einer versenkten Isolierschicht den großen Vorteil auf, daß eine kompakte Topologie erhalten wird, wobei die Feldeffekttransistoren und auch die Leiterbahnen für Verbindung und Anschluß verhältnismäßig kleine Streukapazitäten haben.

In den n-leitenden und p-leitenden Oberflächengebieten können durch verschiedene an sich bekannte Verfahren Feldeffekttransistoren angebracht werden. Im vorliegenden Beispiel werden selbstregierende Gate-Elektroden verwendet, die z. B. aus Molybdän oder aus polykristallinem Silicium bestehen können. Mit diesen selbstregistrierenden Gate-Elektroden werden Transistoren mit verhältnismäßig kleinen Streukapazitäten erhalten, wobei die genannten polykristallinen Gate-Elektroden den weiteren Vorteil aufweisen, daß die Schwellwertspannung der Transistoren verhältnismäßig niedrig ist und mit Hilfe der Dotierungskonzentration innerhalb bestimmter Grenzen geändert werden kann.

Die polykristallinen Gate-Elektroden 48 b (Fig. 3) sind durch eine Isolierschicht 114 gegen die Halbleiteroberfläche isoliert. Sie werden zusammen mit den Gate- Elektroden 48 a, den Eingangssignalleitungen 48, den Ausgangssignalleitungen 61 (Fig. 3) und den Leiterbahnen 65 (Fig. 4), also zusammen mit allen auf dem ersten Pegel von Leiterbahnen liegenden Bahnen, angebracht, und zwar bevor die Dotierungen für die Elektrodenzonen angebracht werden.

In den p-leitenden Oberflächengebieten, wie dem Gebiet 39, werden n-leitende Oberflächenzonen, in diesem Falle die Zonen 49-54, z. B. durch Diffusion oder Ionenimplantation angebracht. Zu gleicher Zeit können in einem oder mehreren der n-leitenden Oberflächengebiete Kontaktzonen, wie die Zone 35 a, erhalten werden. Mit Hilfe dieser Kontaktzonen können n-leitende Oberflächengebiete mit der positiven Speiseleitung 55 verbunden werden. Eine derartige Verbindung mit der positiven Speisespannung kann auch über einen schematisch dargestellten Anschluß 115 an dem Substrat 111 erhalten werden. In den n-leitenden Oberflächengebieten können p-leitende Oberflächenzonen, wie die Zone 44, angebracht werden, wobei erwünschtenfalls gleichzeitig in den p-leitenden Oberflächengebieten Kontaktzonen, wie die Zone 39 a, erhalten werden können. Über diese p-leitenden Kontaktzonen können die p-leitenden Oberflächengebiete mit der negativen Speiseleitung 56 verbunden werden.

Nachdem die Oberflächenzonen, die die Source- und Drain-Elektroden der Feldeffekttransistoren bilden, angebracht sind, kann die Halbleiteroberfläche völlig mit der Isolierschicht überzogen sein oder werden, während die Leiterbahnen 48, 61 und 65 ocxidiert sein können. Nötigenfalls kann auch auf der Isolierschicht 114 und über die Leiterbahnen 48, 61 und 65 eine zweite Isolierschicht 116, z. B. durch Niederschlagen aus der Gasphase, angebracht werden. Für Kontaktierung der gewünschten Elektrodenzonen können Öffnungen 58 angebracht werden, die durch die beiden Isolierschichten 114 und 116 hin bis zu der Halbleiteroberfläche reichen. Auch können oberhalb Leiterbahnen, die auf dem ersten Pegel liegen, Öffnungen 64 in der oberen Isolierschicht 116 angebracht werden. Auf der Isolierschicht und in den Öffnungen 58 und 64 können die Leiterbahnen des zweiten Pegels 55, 56, 59, 60 und 63 angebracht werden, wobei die Leiterbahnen des zweiten Pegels, wo nötig, durch die Isolierschicht 116 gegen die Leiterbahnen des zweiten Pegels isoliert sind.

In der obenbeschriebenen Ausführungsform können die Zellen mit einer beschränkten Anzahl von Standardelementen ausgeführt werden, die leicht an etwaige Änderungen in der Technologie, wie z. B. die zulässige Mindestbreite von Leiterbahnen auf dem ersten und/oder dem zweiten Pegel oder ihren minimalen gegenseitigen Abstand oder die Mindestabmessungen von Öffnungen in den Isolierschichten, angepaßt werden können. Fig. 13 zeigt neun solcher Standardelemente a-h und k, die je, wo nötig, Begrenzungen für verschiedene bei der Herstellung zu verwendende Masken enthalten. Durch Wiederholung und Kombination derartiger Standardelemente, wobei verschiedene Elemente sich überlappen können, kann eine praktisch vollständige Beschreibung der Topologie oder des Layouts der Zellen erhalten werden. Die dargestellten Elemente können bei integrierten Schaltungen der in den Fig. 3 und 4 dargestellten Art verwendet werden. In diesen Standardelementen sind Begrenzungen 131 für eine Oxidationsmaske, Begrenzungen 132 für die Diffusionsmaske für die p-leitenden Oberflächengebiete, Begrenzungen 133 und 134 für die Diffusionsmaske für die p-leitenden bzw. die n-leitenden Elektrodenzonen, Begrenzungen 135 für die Ätzmaske für die Leiterbahnen auf dem ersten Pegel, Begrenzungen 136 für die Ätzmaske für die Kontaktöffungen und Begrenzungen 137 für die Ätzmaske für die Leiterbahnen auf dem zweiten Pegel aufgenommen.

Ein derartiger einfacher Satz von Standardelementen, mit einigen Standarddaten über die Leiterbahnen auf dem zweiten Pegel ergänzt, kann die vorerwähnte "Bibliothek" von Standardzellen des "Micromosaic"-Systems ersetzen. Diese "Bibliothek" von Standardelementen und Standarddaten kann erwünschtenfalls etwa zeitweilig mit vielfach benötigen Zellen und/oder mit komplexeren Einheiten, wie Flip-flops und dauernden oder nichtdauernden Speichern (read-onyl memories = Auslesespeicher und z. B. random access memories = Speicher mit direktem Zugriff) ergänzt werden.

Diese komplexeren Einheiten können eine abweichende elektrische Bauart und Topologie oder Layout aufweisen, z. B. wenn die beschriebene Dualität und Anordnung in Reihen der Transistoren zu verhältnismäßig großen benötigten Oberflächen führen würde, oder weil sich die Einheiten an sich bereits durch eine große innere Regelmäßigkeit unterscheiden. Dadurch, daß der Stramin und die Anordnung in Reihen der Zellen eingehalten werden, können manchmal die Vorteile der vorhandenen inneren Regelmäßigkeit nicht genügend ausgenutzt werden. Letzteres kann sich z. B. bei Speichern ergeben. Diese bestehen ja häufig aus einer Matrix identischer Speicherelemente, wobei meistens auch in der (dem) Topologie oder Layout vorteilhaft eine Anordnung der Speicherelemente in Form einer Matrix angewendet werden kann.

Im allgemeinen werden wenigstens die für den kombinatorischen Teil der logischen Schaltung benötigten Zellen alle oder praktisch alle an Hand der logischen Gleichungen für die betreffende zu entwerfende integrierte Schaltung zusammengesetzt werden, so daß diese Zellen also nicht oder wenigstens nicht dauernd einen Teil der genannten "Bibliothek" bilden werden. Dabei bietet die direkte Abbildung der Gleichungen in dem Layout, wobei Terme in der Gleichung als ein Reihen- oder Parallelkreis in dem Layout erscheinen, viele Vorteile. Z. B. kann die Gleichung direkt abgelesen werden, wieviele Transistoren und elektrische Trennungen zwischen Transistorkreisen benötigt werden, wodurch praktisch auch sofort die Länge der Zelle in der Reihenrichtung bekannt ist.

Es können auch andere Halbleitermaterialien oder andere Isolierschichten, wie Siliciumnitrid oder Aluminiumoxid oder Kombinationen von Schichten aus verschiedenen Isoliermaterialien, Anwendung finden. Auch können leitende Schichten aus anderen Materialien, z. B. aus Wolfram, Titan-Gold oder Titan-Platin-Gold, verwendet werden. Weiter können auch integrierte Schaltungen mit einem auf die angegebene Weise entworfenen Layout durch andere als die beschriebenen Herstellungsverfahren erhalten werden. So können die Oberflächengebiete, in denen die Transistoren angebracht sind, z. B. voneinander getrennte Gebiete sein, die auf einem isolierenden Substrat angebracht sind. Zum Erhalten von Oberflächengebieten und/oder Elektrodenzonen mit einer geeigneten Dotierungskonzentration kann z. B. auch Ionenimplantation angewandt werden.

Die Leiterbahnen, die parallel zu den Signaleingangsbahnen bzw. den Speiseleitungen verlaufen, bestehen vorzugsweise aus demselben Material wie diese Signaleingangsbahnen bzw. Speisebahnen. An gewissen Stellen in dem Layout kann vorteilhaft von dieser allgemeinen Regel abgewichen werden, nämlich z. B., wenn zwischen zwei Signaleingangsleitungen einer Zelle eine Verbindung benötigt wird und diese Verbindung nicht von anderen Signaleingangsleitungen oder Signalausgangsleitungen gekreuzt wird. Diese Verbindung kann auf demselben ersten Pegel wie und zugleich mit den Signalleitungen erhalten werden. Auf diese Weise werden Übergänge von dem ersten zu dem zweiten Pegel und umgekehrt eingespart.

Claims

1. Integrierte Schaltungen mit wenigstens einer logischen Schaltungsanordnung (31), die aus komplementären Transistoren zusammengesetzt ist,
bei der in einem Halbleiterkörper (110) ein oder mehrere Halbleiteroberflächengebiete (35), die Halbleiterzonen (42-47) einer ersten Reihe von Transistoren (9 bis 13) von einem bestimmten Typ enthalten, und ein oder mehrere weitere Halbleiteroberflächengebiete (39) liegen, die Halbleiterzonen (49-54) von einer zweiten zu der ersten praktisch parallelen Reihe von Transistoren (9′ bis 13′) vom zu dem bestimmten Typ komplementären Typ enthalten, bei der die logische Schaltungsanordnung zwei zwischen zwei Speiseleitungen (23, 24; 55, 56) in Reihe geschaltete, je mehrere dieser Transistoren enthaltende Teile aufweist,
bei der die Verbindung (61) dieser beiden Teile den elektrischen Signalausgang bildet und die Transistoren (9-13) des einen Teiles alle von demselben Typ und die Transistoren (9′-13′) des anderen Teiles alle von demselben, zum einen Typ komplementären Typ sind, wobei die Anzahl von Transistoren (9-13) des einen Teiles der logischen Schaltungsanordnung gleich der Anzahl von Transistoren (9′-13′) des anderen Teiles der logischen Schaltungsanordnung ist und Paare von je zwei entsprechenden komplementären Transistoren (9 und 9′ bzw. 10 und 10′ usw.) gebildet sind, indem die Steuerelektrode (48 a) jedes Transistors des einen Teiles der logischen Schaltungsanordnung mit der Steuerelektrode (48 b) eines Transistors des anderen Teiles der logischen Schaltungsanordnung verbunden ist und diese zwei Steuereleketroden (48 a, 48 b) mit einer gemeinsamen Eingangssignalleitung (48) verbunden sind, bei der der eine Teil der logischen Schaltungsanordnung ein Layout aufweist, das einer Abbildung einer logischen Gleichung, die eine logische Funktion repräsentiert, entspricht, und der andere Teil der logischen Schaltungsanordnung ein Layout aufweist, das einer Abbildung einer logischen Gleichung, die dieselbe logische Funktion repräsentiert, entspricht,
bei der, wenn der eine Teil der logischen Schaltungsanordnung eine leitende Verbindung zwischen der einen Speiseleitung (23; 55) und dem Signalausgang (61) bildet, in dem anderen Teil der logischen Schaltungsanordnung alle Stromwege zwischen der anderen Speiseleitung (24, 56) und dem Signalausgang (61) mindestens einen nichtleitenden Transistor enthalten und dadurch praktisch unterbrochen sind, und
bei der die Transistoren (9-13) des einen Teiles der logischen Schaltungsanordnung alle, einer neben dem anderen, in der ersten Reihe und die entsprechenden Transistoren (9′-13′) des anderen Teiles der logischen Schaltungsanordnung ebenso, einer neben dem anderen, in der zur ersten Reihe praktisch parallelen, zweiten Reihe angeordnet sind, dadurch gekennzeichnet,
daß die beiden Layouts so ausgeführt sind, daß sie einer Abbildung einer logischen Gleichung entsprechen, die wenigstens sowohl eine ODER- Beziehung als auch eine UND-Beziehung enthält,
daß die Speiseleitungen (55, 56) praktisch parallel zu den genannten Reihen von Transistoren verlaufen, und
daß jede der die Signalleitungen bildenden Leiterbahnen (48, 61) wenigstens eine der Speiseleitungen (55, 56) kreuzt.

2. Integrierte Schaltung nach Anspruch 1, dadurch gekennzeichnet, daß die beiden Layouts so ausgeführt sind, daß sie einer Abbildung derselben logischen Gleichung entsprechen, daß die Transistoren (9′, 10′, 12′ bzw. 9′, 10′, 13′ bzw. 11′, 12′ bzw. 11′, 13′) des anderen Teils der logischen Schaltungsanordnung, die den Transistoren einer Reihenschaltung zweier oder mehrerer Transistoren (9, 10, 12 bzw. 9′, 10, 13 bzw. 11, 12 bzw. 11, 13) des einen Teils der logischen Schaltungsanordnung entsprechen, jeweils eine erste Gruppe bilden, deren Transistoren in verschiedenen zwischen der anderen Speiseleitung (24) und dem Signalausgang in dem anderen Teil der logischen Schaltung vorhandenen Stromwegen liegen, wobei außerdem keiner der Transistoren der ersten Gruppe mit einem anderen Transistor der ersten Gruppe in einer Reihenschaltung aufgenommen ist, und daß die beiden Layouts so ausgeführt sind, daß sie einer Abbildung derselben logischen Gleichung entsprechen, daß die Transistoren (9′, 10′, 12′ bzw. 9′, 10′, 13′ bzw. 11′, 12′ bzw. 11′, 13′) des anderen Teils der logischen Schaltungsanordnung, die den Transistoren einer Reihenschaltung zweier oder mehrerer Transistoren (9, 10, 12 bzw. 9, 10, 13 bzw. 11, 12 bzw. 11, 13) des einen Teils der logischen Schaltungsanordnung entsprechen, jeweils eine andere Gruppe bilden, deren Transistoren in verschiedenen zwischen der anderen Speiseleitung (24) und dem Signalausgang in dem anderen Teil der logischen Schaltung vorhandenen Stromwegen liegen, wobei außerdem keiner der Transistoren der anderen Gruppe mit einem anderen Transistor der anderen Gruppe in einer Reihenschaltung aufgenommen ist.

3. Integrierte Schaltung nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß die Transistoren (10′, 9′, 11′, 12′, 13′) der zweiten Reihe in derselben Reihenfolge wie die entsprechenden Transistoren (10, 9, 11, 12, 13) der ersten Reihe angeordnet sind.

4. Integrierte Schaltung nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, daß zwei durch eine Isolierschicht (116) voneinander getrennte Schichten, die ein Muster von Leiterbahnen aufweisen, vorgesehen sind, wobei die Leiterbahnen (48, 61, 65) in der ersten, der Halbleiteroberfläche am nächsten liegenden Schicht wenigstens im wesentlichen in einer Richtung quer zu den Reihen der Transistoren verlaufen, wogegen die Leiterbahnen (59, 60, 63) in der zweiten Schicht wenigstens im wesentlichen in einer Richtung parallel zu den Reihen von Transistoren (9-12, 9′-12′) verlaufen, wobei Leiterbahnen, die die Speiseleitungen (55, 56) bilden, in dieser zweiten Schicht vorhanden sind (Fig. 3, 4, 11, 12).

5. Integrierte Schaltung nach einem der Ansprüche 1 bis 4, dadurch gekennzeichnet, daß bei mehreren logischen Schaltungsanordnungen (31, 33) mindestens zwei dieser logischen Schaltungsanordnungen voneinander verschiedene logische Funktionen erzeugen, wobei jede dieser logischen Schaltungsanordnungen (31, 33) als eine Zelle in einer zu den Speiseleitungen (55, 56) praktisch parallelen Reihe und mehrere so gebildete Reihen von Zellen nebeneinander angeordnet sind, wobei elektrische Verbindungen zwischen den Zellen in Form von Leiterbahnen (48, 61, 65, 63) vorgesehen sind, die in an sich bekannter Weise gemäß Rasterlinien eines Hilfsgitters verlaufen, und wobei die als Signalleitungen dienenden Leiterbahnen (48, 61) innerhalb der Zellen, wenigstens sofern sie in einer Richtung praktisch quer zu den Speiseleitungen (55, 56) verlaufen, ebenfalls gemäß Rasterlinien des genannten Hilfsgitters verlaufen.

6. Integrierte Schaltung nach Anspruch 5, dadurch gekennzeichnet, daß die Speiseleitungen (55, 56) gemäß Rasterlinien des Hilfsgitters verlaufen.

7. Integrierte Schaltung nach einem der Ansprüche 1 bis 6, dadurch gekennzeichnet, daß sämtliche Transistoren (9-13, 9′-13′) Feldeffekttransistoren mit isolierter Gateelektrode (48 a, 48 b) sind, wobei das oder die Halbleiteroberflächengebiete (35), die die Halbleiterzonen (42-47) von Transistoren von dem einen Typ enthalten, von einem ersten Leitungstyp und das oder die weiteren Halbleiteroberflächengebiete (39), die Halbleiterzonen (49-54) von Transistoren vom komplementären Typ enthalten, vom zweiten, zum ersten Leitungstyp entgegengesetzten Leitungstyp sind.

8. Integrierte Schaltung nach Anspruch 7, dadurch gekennzeichnet, daß die isolierten Gateelektroden (48 a, 48 b) selbstjustierende Gateelektroden sind, wobei die als Signalleitungen dienenden Leiterbahnen (48, 61) und die Leiterbahnen (48, 61, 65) für die elektrische Verbindung und bzw. oder den elektrischen Anschluß der integrierten Schaltung, wenigstens sofern sie praktisch quer zu den Speiseleitungen (55, 56) verlaufen, praktisch alle aus demselben Material wie die Torelektroden (48 a, 48 b) bestehen.

9. Integrierte Schaltung nach Anspruch 8, dadurch gekennzeichnet, daß außer den Speiseleitungen (55, 56) in einer Richtung praktisch parallel zu diesen Speiseleitungen (55, 56) sich höchstens drei weitere Leiterbahnen (59, 60) über die Transistorreihen erstrecken.

10. Integrierte Schaltung nach einem der vorangehenden Ansprüche, dadurch gekennzeichnet, daß die Oberflächengebiete (35, 39) vom ersten und vom zweiten Leitungstyp an der Oberfläche des Halbleiterkörpers (110) von einer wenigstens über einen Teil ihrer Dicke in den Körper versenkten Isolierschicht (113) umgeben sind und an diese Isolierschicht grenzen (Fig. 11 und 12).

11. Integrierte Schaltung nach Anspruch 5, dadurch gekennzeichnet, daß mindestens eine der Zellen mindestens zwei in einer Richtung parallel zu den Speiseleitungen hintereinander liegende Halbleiteroberflächengebiete vom ersten Leitungstyp und mindestens zwei in derselben Richtung hintereinander liegende weitere Halbleiteroberflächengebiete vom zweiten, zum ersten entgegengesetzten Leitungstyp aufweist, welche vier Halbleiteroberflächengebiete je einen oder mehr Transistoren der Zelle enthalten, wobei die Halbleiteroberflächengebiete vom ersten und vom zweiten, dem ersten entgegengesetzten Leitungstyp an der Oberfläche des Halbleiterkörpers von einer wenigstens über einen Teil ihrer Dicke in den Körper versenkten Isolierschicht umgeben sind und an diese Isolierschicht grenzen, wobei praktisch parallel zu den Signaleingangsleitungen eine Leiterbahn sich über die Zelle erstreckt, ohne daß sie mit einem der Schaltungselemente der Zelle verbunden ist, welche Leiterbahn wenigstens innerhalb dieser Zelle völlig auf der zwischen den Halbleiteroberflächengebiete vorhandenen versenkten Isolierschicht liegt und gemäß einer Rasterlinie des Hilfsgitters verläuft.