JP7004038B2 - 半導体集積回路 - Google Patents
半導体集積回路 Download PDFInfo
- Publication number
- JP7004038B2 JP7004038B2 JP2020127193A JP2020127193A JP7004038B2 JP 7004038 B2 JP7004038 B2 JP 7004038B2 JP 2020127193 A JP2020127193 A JP 2020127193A JP 2020127193 A JP2020127193 A JP 2020127193A JP 7004038 B2 JP7004038 B2 JP 7004038B2
- Authority
- JP
- Japan
- Prior art keywords
- region
- standard cell
- gate electrode
- cell
- power line
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
Images
Landscapes
- Design And Manufacture Of Integrated Circuits (AREA)
- Semiconductor Integrated Circuits (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Description
スタンダードセルの規格セル長はLSI全体では数種類の場合でも、効率的なセル敷き詰めのために、同じ回路ブロック内など局所的に見ると同じ長さのものが用いられる。
したがって、同じ規格セル長をもつ様々な種類のスタンダードセルが用意され、ライブラリ登録される。一般に、スタンダードセルの内部配線等のパターンは規格セル長方向に配置スペースが限られている。
このようなCMOS対1つ分の規格セル長を有するスタンダードセルのレイアウトは、例えば特許文献1に記載されている。
このスタンダードセルでは、個々のCMOS対のPMOSトランジスタゲートとNMOSトランジスタゲートはポリシリコン等のゲート線自身でつながっているが、幾つかのゲート線同士をさらに短絡する必要がある。そのため、上層配線(通常、第1層目のメタル配線)でゲート線同士を接続する。しかし、スタンダードセル内には、トランジスタのゲートを他のトランジスタのソースやドレインと接続する内部配線が他にも多数必要となり、ゲート線同士を上層配線で接続するスペースが確保できない場合がある。
しかしながら、規格セル長を大きくすると、当該セルのCMOS対以外の部分や、インバータ等の小規模な基本回路に無駄が生じる。また、さらに上層の配線、例えば2層目のメタル配線層を利用すると、このことが、2層目のメタル配線層で形成することが決められている他の配線の配置スペースを圧迫する。
1.第1の実施の形態:本発明が適用されたダブルハイトセルを4つの適用例(回路例)によって示す実施形態。適用例1と2では比較例1と2を用いて本発明適用の効果を説明する。
2.第2の実施の形態:本発明が適用されたトリプルハイトセルの実施形態。
3.第3の実施の形態:本発明が適用されたL字セル(トリプルハイトセルと同じ機能をダブルハイトで実現したもの)の実施形態。
4.変形例:基板コンタクトに関する変形例を2つ説明する。
[1.全体のレイアウト]
図1は、実施形態に関わる集積回路の平面を、セル配置に着目して模式的に示す図である。
図1において四角の領域の各々をセルと呼ぶ。符号“SC”で示すセルがスタンダードセルである。スタンダードセルSCとは、予め設計され標準化されライブラリ登録されている、インバータやNANDゲート等の機能回路セルである。スタンダードセルSCはデータの集合であるが、当該データを基に製造されたデバイスの一部を指す場合もある。詳細は後述するが、半導体集積回路の設計では、ライブラリ登録されているスタンダードセルを組み合わせて配置する。その配置によって電源電圧線や基準電圧線(例えばGND線)はデータ上で相互にほぼ繋がる。配置後に信号線等を接続することによって所望の回路を得る。ここまでの配置配線は、設計支援装置によるデータ上の作業である。
図1に示す半導体集積回路1内に、様々な大きさのスタンダードセルSCが組み合わせて配置され、所望の回路が実現されている。ここで所望の回路は、個々のスタンダードセルSCの機能回路が何であるか、どのように組み合わせるかによって、論理回路であれば任意に実現できる。図1は一般化された図であり、所望の回路自体が何であるかは任意である。
スタンダードセルSCは、一般的に、直交する2辺の一方に沿った方向のセル長が規格化、統一化されている。このセル長方向を、以下“規格セル長方向”と呼ぶ。規格セル長方向のサイズ(規格セル長)は、IC全体でみると1種類とは限らず数種類、例えば3種類とすることもある。ただし、今までは、1つの回路ブロックや所望の機能を達成する回路など、局所的にみれば規格セル長は1つに揃えられていた。本発明の実施形態では、1つの回路ブロックや所望の機能を達成する回路など、局所的な回路において、この規格セル長が複数存在することが大きな特徴のひとつである。
さらに、ダブルハイト・スタンダードセルWHSCは、規格セル長方向の両端辺に沿って2本のVSS線が配置され、その間の中央をVDD線が貫く符号“WHSC1”で示すタイプを含む。また、ダブルハイト・スタンダードセルWHSCは、これとは逆に、両端辺にそって2本のVDD線が配置され、その間の中央をVSS線が貫く符号“WHSC2”で示すタイプを含む。この2つのタイプのどちらかに統一してもよいが、ここでは配置効率の観点から2つのタイプが混在させている。
次に、シングルハイト・スタンダードセルSHSCとマルチハイト・スタンダードセルMHSCを同一回路ブロック内で混在させる理由を、シングルハイトセルだけで設計する主手法の不利益を述べて明らかにする。
これらのシングルハイト・スタンダードセルSHSC_1,SHSC_2,SHSC_3は、PMOSトランジスタのソースまたはドレインとなるP型不純物領域13Pと、NMOSトランジスタのソースまたはドレインとなるN型不純物領域13Nが、VDD線とVSS線間に並列配置されている。これは、CMOSロジック回路がインバータを基本とするためである。インバータ入力を成すポリシリコン・ゲート電極20A,20Bが、P型不純物領域13Pを含む矩形領域(以下、P型不純物領域13Pと同一符号を付して“PMOS活性領域13P”と呼ぶ)と直交するように直線配線されている。また、このポリシリコン・ゲート電極20A,20Bは、N型不純物領域13Nを含む矩形領域(以下、N型不純物領域13Nと同一符号を付して“NMOS活性領域13N”と呼ぶ)に対しても直交するように直線配置されている(図2(A)および(C))。したがって、シングルハイト・スタンダードセルは、相補トランジスタ対(NMOSとPMOSのペア)に対応した高さ(規格セル長)を有する。
さらに、OPC補正の難しさ等に起因して、このことが実デバイスの歩留まりを低下させる原因にもなりかねない。
以上が、シングルハイト・スタンダードセルSHSCだけでロジック回路を設計する際に蒙る第1の不利益である。
クロックツリーなどに使用されるスタンダードセルは、クロック遅延が同じになるようにPMOSとNMOSとのサイズ比を変えてレイアウトされる場合がある。例えば、通常のスタンダードセル(SHSC_1:図2(A))に対して、PMOSサイズを大きくしたスタンダードセル(SHSC_2:図2(B))が存在する場合がある。あるいは、NMOSトランジスタサイズを小さくしたスタンダードセル(SHSC_3:図2(C))が存在する場合がある。
図3に、本発明を適用するスタンダードセルSCの回路例として、半加算器セルの等価回路を示す。図3に示す半加算器は、キャリーアウト部(CO部)と1ビット加算部(Sum部)に大別される。半加算器は、第1および第2入力ビット(A1,A2)を入力して、1桁目の半加算結果である半加算ビット(S)と、桁上がりを示すキャリーアウトビット(以下、桁上げビット(CO))とを出力する回路である。
なお、図3において同じ入力等が与えられるCMOS対のゲートを双方向矢印で指し示している。
図4に図解するスタンダードセルは、中央にVDD線が配置されるダブルハイト・スタンダードセルWHSC1(図1)の例である。
このダブルハイト・スタンダードセルWHSC1では、規格セル長方向(縦方向)の中央に、任意セル長方向(横方向)に長いVDD線30Dが配置されている。また、縦方向の一方のセル外枠短辺を幅中心として通るVSS線30S1と、他方のセル外枠短辺を幅中心として通るVSS線30S2とが、互いに並行に、かつVDD線30Dと並行に配線されている。VDD線30Dと2本のVSS線30S1,30S2は、第1層目の配線層(1M)をパターニングして形成されている。
なお、CO部のトランジスタ数が6であるのに対して、Sum部では8であるため、PMOS活性領域12PとNMOS活性領域12Nは、NMOS活性領域11NやPMOS活性領域11Pより長い形状となっている。
共通ゲート電極21は、図3で第1入力ビットA1を入力するトランジスタ(P1,N1,P5,N5)の共通ゲートを構成しており、図4では、同一符号を付して各トランジスタの形成位置を示している。
共通ゲート電極22は、図3で第2入力ビットA2を入力するトランジスタ(P2,N2,P6,N6)の共通ゲートを構成しており、また、共通ゲート電極23は、図3で反転桁上げビット(NCO)を入力するトランジスタ(P3,N3,P4,N4)の共通ゲートを構成している。これらのトランジスタについても、図4で同一符号を付して各形成位置を示している。
このようなレイアウトの特徴の第1は、シングルレイアウトの電源線配置との接続ルールが維持されていることである。つまり、VSS線30S1とVDD線30Dとの関係、VSS線30S2とVDD線30Dとの関係は、シングルハイト・スタンダードセルSHSC(図1)の規格セル長に対応している。この対応関係は、シングルハイトセルをダブルハイトセルに隣接させたときに電源線を共有化することを可能としている。そのために、当該ダブルハイト・スタンダードセルWHSC1は、シングルハイトセルの規格セル長を基本セル長として、その複数M(≧2、ここではM=2)の規格セル長を有する。
このゲート電極の共通化は、内部配線の数を減らし、他の内部配線に配線の余裕を生じさせる。内部配線層の配置に余裕があると、複雑な形状にしなくても配線できる場合があり、歩留まりや製造のし易さが向上するという利点をもたらし得る。また、上層配線を利用してゲート間接続を行う必要がないため上層配線の配置にも余裕が生まれる。特に本回路例の場合、後述する比較例のようにさらに上層の第2層目の配線層でゲート間接続を行う必要がなくなり、その分、多層配線リソースの有効利用が図れ、コスト低減効果も伴う。
次に、以上の特徴と効果をさらに明確なものとするため、本発明が適用されていない比較例を説明する。
図5は、図4と同じ回路(図3)を横長のシングルハイトセルで実現した場合の比較例1のレイアウト図である。
基本的にゲート電極の共通化以外は、図4と図5は非常に似ており、同一構成は同一符号を付して説明を省略化する。
また、図4で1本であった直線配置の共通ゲート電極21が、図5では各々がCMOS1対分の2つの共通ゲート電極21A,21Bに分かれて左右に配置されている。同様に、1本の共通ゲート電極22が左右の2つの共通ゲート電極22A,22Bに分かれて配置され、1本の共通ゲート電極23が左右の2つの共通ゲート電極23A,23Bに分かれて配置されている。
共通ゲート電極21A,21B同士を短絡するパターンとするには、例えば、PMOS活性領域11Pまたは12PとVDD線30Dとの間のスペースを規格セル長方向に拡げる必要がある。また、共通ゲート電極22A,22B同士を短絡するパターンとするには、例えば、NMOS活性領域11Nまたは12NとVSS線30Sとの間のスペースを規格セル長方向に拡げる必要がある。その場合でも、共通ゲート電極23A,23B同士を短絡することができないため、この残りの1対の共通ゲート電極は、第1層目の配線層(1M)を利用して短絡せざるを得ない。
図5において、電源線(30D,30S)や内部配線(31~33)の活性領域コンタクトのための枝部を後退させれば、少なくとも1本程度は共通ゲート線の短絡のための第1層目の配線層(1M)の配置スペースを確保できそうである。しかし、3本とも接続するにはスペース的に無理があり、少なくとも1本は、さらに上層の第2配線層(2M)を利用せざるを得ない。
そのような場合でも、共通ゲート電極同士の接続のためだけに第2配線層(2M)を利用することを必須とする図5の配置は、配線層リソースを無駄に使用し、大幅なコスト増を招く不利益がある。
なお、図4ではCO部においてトランジスタが少ない分、空きスペースがあり、この空きスペースは図5においては生じていない。しかし、この空きスペースは任意セル長方向の空きスペースであり、図1からも分かるように任意セル長方向の空きスペースはもともと多数存在する。したがって、本発明の適用によって任意セル長方向のサイズが多少大きくなってもコスト増に与える影響はないか、あっても非常に軽微である。むしろ、規格セル長を拡大する必要がない、あるいは、上層配線を利用する必要がないという本発明適用により利益が、この任意セル長方向のサイズが大きくなるという不利益を補って余りあるため、本発明の適用はコスト削減に有効である。
図6(A)と図6(B)に、別の適用例として、クロックバッファのセルの回路記号と等価回路図を示す。
クロックバッファは、図6(A)に示すようにインバータを偶数段、縦続接続させたセルであり、そのセルから出力されるクロックのデューティ比ができるだけ同じになるように設計される。このため、通常のバッファよりもPMOSサイズが大きいか、NMOSサイズが小さいのが一般的である。
このレイアウト図では、VDD線31Dが規格セル長の中央を任意セル長方向に長く配線され、これと並行に、規格セル長両側の2つの短辺を幅中心とする2つのVSS線31S1,31S2が配置されている。これらの3本の電源線は、第2配線層(2M)を利用して形成されている。
図8が図7と異なる点として、中央にVSS線31Sが配線され、規格セル長方向の両側のセル短辺に沿ってVDD線31D1,31D2が配線されている。これに伴って、NMOSトランジスタとPMOSトランジスタトランジスタの規格セル長方向の配置が図7とは逆である。その他の構成は、図8は図7と共通する。
図9は、図7および図8に対する比較例となるセルのレイアウト図である。
図10に、第2適用例の変形に関する第3適用例の等価回路図を示す。
図10に示すクロックバッファでは、図6(B)と比較すると、図6(B)のインバータINV1においてPMOSトランジスタP11とP12に代えて1つのサイズが大きいPMOSトランジスタP10aを設けている。このことはインバータINV2においても同様である。つまり、図6(B)のPMOSトランジスタP13とP14に代えて1つのサイズが大きいPMOSトランジスタP10bを設けている。
図11を図7と比較すると、図7では上下に分離されていたPMOS活性領域12Pと11Pが1つの縦長のPMOS活性領域13Pに置き換わっている。そのため、図7では必要であった活性領域間の分離領域(素子分離絶縁層10の一部)が不要となり、その分、PMOSトランジスタのサイズを大きくできる。あるいは、PMOSトランジスタのサイズが同じならば、NMOSトランジスタのサイズを大きくする余裕が生まれる。
なお、図7に対する図8の変形は、図11に対しても同様に可能である。
図12(A)と図12(B)に、図6を変形した別の適用例として、分岐出力可能なクロックバッファのセルの回路記号と等価回路図を示す。
図12の回路が図6の回路と異なる点は、後段のインバータINV2がインバータINV2AとインバータINV2Bとに分割して、それぞれに出力ノードを備えることである。図12(B)において、インバータINV2Aの出力ノードを構成する内部配線38Aと、インバータINV2Bの出力ノードを構成する内部配線38Bとが分離して設けられている。その他の構成は、図12と図6とは基本的に同じである。
分岐出力型のクロックバッファは、出力ノードが内部配線38Aと内部配線38Bで分離されていることに対応して、その出力ノードの内部配線を中央のVDD線31Dと交差させる必要がない。このため、図13に示すように、VDD線31D(およびVSS線31S1,31S2)を第1層目の配線層(1M)で形成できる。電源線と各活性領域との接続は、各電源線の幹線から延びる分岐線により達成されている。図13のその他の構成は、図7と共通する。
本第2の実施形態は、規格セル長が基本セル長の3倍のトリプルハイトセルを、図7や図8の変形として示すものである。
例えば図14の上の2段のダブルハイト部分を図8と同様とみなした場合、最下段の部分が図8に付加されている。あるいは、下の2段のダブルハイト部分を図7と同様とみなした場合、最上段の部分が図7に付加されている。図14では、前者の見方で、追加部分に新たな符号を付して示している。
なお、図14のレイアウト図で実現される等価回路は、図6(B)のインバータINV1,INV2の各々を、3並列インバータ構成としたものである。
その他の構成は、基本的に図7や図8のダブルハイトセルからの類推適用で説明できる。
また、ダブルハイトセルの利点は、トリプル以上のマルチハイトセルにも同様に踏襲されている。
トリプル以上のマルチハイトセルでは、全体がL字に屈折した非矩形セルへの応用が可能である。
図1に示すようにスタンダードセル方式のレイアウト例では、一般に、任意セル長方向に多数の隙間ができやすいが、規格セル長方向への余裕がない場合も多い。そのため、規格セル長方向の高さを制限しつつも全体のCMOS対を多くしたい場合、その一部を任意セル長方向へのL字屈曲部に収容させると、配置面積に無駄が生じないことも多い。
次に、基板コンタクトに関する変形例を示す。
上述した第1~第3の実施形態では、そのレイアウト図において基板コンタクトを図示していない。
タップセル2は、図1の任意セル方向に適宜形成される隙間に適宜配置されるため、タップセル2を設けることにより回路セルの配置が影響されないように配慮される。
第1に、横方向(任意セル長方向)に配線していたメタル配線(内部配線)を減らすことができ、メタルの配線リソースが有効利用される。
第5に、ポリシリコン・ゲート配線の形状がシンプルになることで、拡散領域(活性領域)においては、そのレイアウト領域が増え、あるいはレイアウトが容易になる。
同様に、回路セルをマルチハイトにしてVSS線を共有している箇所においてはNMOSサイズを大きくすることができ、この点でもトランジスタの実装面積効率を向上できる。
Claims (15)
- 第2の方向とは異なる第1の方向に延在する第1の電源線と、
前記第1の方向に延在する第2の電源線と、
前記第1の方向に延在する第3の電源線と、
マルチハイト・スタンダードセルと、を有し、
前記第2の電源線は前記第1の電源線と前記第3の電源線との間に配置され、
前記マルチハイト・スタンダードセルは、
第2の導電型と異なる第1の導電型の第1の活性領域を含む第1の領域と、
前記第2の導電型の第2の活性領域を含む第2の領域と、
前記第1の導電型の第3の活性領域を含む第3の領域と、
前記第2の導電型の第4の活性領域を含む第4の領域と、
前記第1の領域と前記第2の領域と前記第3の領域と前記第4の領域とから選ばれる2つの領域の間に配置される素子分離領域と、
第1の複数の相補トランジスタ対を駆動させる第1のゲート電極と、
第2の複数の相補トランジスタ対を駆動させる第2のゲート電極と、
前記第2の方向において前記第1のゲート電極より短い第3のゲート電極と、を有し、
前記第1の領域及び前記第2の領域は前記第1の電源線と前記第2の電源線との間に配置され、
前記第3の領域及び前記第4の領域は前記第2の電源線と前記第3の電源線との間に配置され、
前記第1のゲート電極及び前記第2のゲート電極はゲート層において直線形状を持ち、
前記第1のゲート電極及び前記第2のゲート電極は、前記マルチハイト・スタンダードセル内において前記第2の方向に延在し、前記第1の領域と前記第2の領域と前記第3の領域と前記第4の領域とにオーバーラップし、
前記第3のゲート電極は前記マルチハイト・スタンダードセル内において前記第2の方向に延在し、前記第1の領域と前記第2の領域とにオーバーラップし、
前記マルチハイト・スタンダードセルのセル長は、前記第2の方向における前記第1の電源線の中心と前記第3の電源線の中心との距離であり、この距離は、前記第1の電源線の中心と前記第2の電源線の中心との距離のM(M≧2)倍である
半導体集積回路。 - 前記第3のゲート電極は前記第3の領域と前記第4の領域とにオーバーラップしない
請求項1に記載の半導体集積回路。 - 前記マルチハイト・スタンダードセルの外からの信号が入力される前記第2のゲート電極と、
前記マルチハイト・スタンダードセルの外への第1の出力信号を出力する相補トランジスタ対と、を有する
請求項1又は2に記載の半導体集積回路。 - 前記ゲート層とは異なる配線層を有し、
前記配線層は、第1の内部配線を有し、
前記第1の内部配線は前記マルチハイト・スタンダードセル内にて前記第1のゲート電極を横切る
請求項1~3のいずれか1項に記載の半導体集積回路。 - 前記第1の内部配線が、前記第2のゲート電極を横切る
請求項4に記載の半導体集積回路。 - 前記第2のゲート電極に対して前記第1のゲート電極とは反対側に位置し、前記第1の内部配線と接続される第4のゲート電極を有している
請求項5に記載の半導体集積回路。 - 前記第4のゲート電極は、前記マルチハイト・スタンダードセル内において前記第2の方向に延在し、前記第1の領域と前記第2の領域と前記第3の領域と前記第4の領域とにオーバーラップし、前記ゲート層内で直線形状を持ち、第3の複数の相補トランジスタを駆動する
請求項6に記載の半導体集積回路。 - 前記第3のゲート電極は、前記第4のゲート電極より短く、前記第4のゲート電極に対して前記第2のゲート電極とは反対側に位置している
請求項6又は7に記載の半導体集積回路。 - 前記ゲート層とは異なる配線層を有し、
前記配線層は、
前記マルチハイト・スタンダードセルの外への第1の出力信号を伝送する第2の内部配線と、
前記マルチハイト・スタンダードセルの外への第2の出力信号を伝送する第3の内部配線と、を有し、
前記第2の内部配線は、前記マルチハイト・スタンダードセル内で前記第2の方向に延在し、前記第1の領域と前記第2の領域とにオーバーラップし、
前記第3の内部配線は、前記マルチハイト・スタンダードセル内で前記第2の方向に延在し、前記第3の領域と前記第4の領域とにオーバーラップする
請求項1又は2に記載の半導体集積回路。 - 前記配線層は、
前記第2の電源線と、
前記第2の電源線から延びている分岐線と、を有する
請求項9に記載の半導体集積回路。 - 前記第3の活性領域は第1の方向に延在する
請求項1~10のいずれか1項に記載の半導体集積回路。 - シングルハイト・スタンダードセルを有し、
前記シングルハイト・スタンダードセルのセル長は前記第1の電源線の中心と前記第2の電源線の中心との距離である
請求項1~11のいずれか1項に記載の半導体集積回路。 - 前記マルチハイト・スタンダードセルのセル長は前記シングルハイト・スタンダードセルのセル長の2倍である
請求項12に記載の半導体集積回路。 - 前記第1のゲート電極は少なくとも第1のロジック回路の一部と第2のロジック回路の一部とを駆動する
請求項1~13のいずれか1項に記載の半導体集積回路。 - 前記第1のゲート電極と前記第2のゲート電極は同じ長さである
請求項1~14のいずれか1項に記載の半導体集積回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2020127193A JP7004038B2 (ja) | 2020-07-28 | 2020-07-28 | 半導体集積回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2020127193A JP7004038B2 (ja) | 2020-07-28 | 2020-07-28 | 半導体集積回路 |
Related Parent Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2019078644A Division JP6747544B2 (ja) | 2019-04-17 | 2019-04-17 | 半導体集積回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2020174223A JP2020174223A (ja) | 2020-10-22 |
JP7004038B2 true JP7004038B2 (ja) | 2022-01-21 |
Family
ID=72831679
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2020127193A Active JP7004038B2 (ja) | 2020-07-28 | 2020-07-28 | 半導体集積回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP7004038B2 (ja) |
Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2001506429A (ja) | 1997-12-02 | 2001-05-15 | ニュルロジック デザイン インコーポレーテッド | 半導体素子の電源/アース金属配線 |
US20090212327A1 (en) | 2008-02-26 | 2009-08-27 | Kim Ha-Young | Standard cell libraries and integrated circuit including standard cells |
Family Cites Families (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
NL176029C (nl) * | 1973-02-01 | 1985-02-01 | Philips Nv | Geintegreerde logische schakeling met komplementaire transistoren. |
GB1604550A (en) * | 1977-05-31 | 1981-12-09 | Fujitsu Ltd | Method for forming an integrated circuit and an integrated circuit formed by the method |
-
2020
- 2020-07-28 JP JP2020127193A patent/JP7004038B2/ja active Active
Patent Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2001506429A (ja) | 1997-12-02 | 2001-05-15 | ニュルロジック デザイン インコーポレーテッド | 半導体素子の電源/アース金属配線 |
US20090212327A1 (en) | 2008-02-26 | 2009-08-27 | Kim Ha-Young | Standard cell libraries and integrated circuit including standard cells |
Also Published As
Publication number | Publication date |
---|---|
JP2020174223A (ja) | 2020-10-22 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP5552775B2 (ja) | 半導体集積回路 | |
KR101913457B1 (ko) | 선형 FinFET 구조들을 갖는 회로들 | |
JP5776802B2 (ja) | 半導体集積回路 | |
US8853794B2 (en) | Integrated circuit within semiconductor chip including cross-coupled transistor configuration | |
US6166560A (en) | Basic cell structure having a plurality of transistors for master slice type semiconductor integrated circuit device | |
JP2008171977A (ja) | 半導体集積回路のレイアウト構造 | |
JP2008171977A5 (ja) | ||
JP6747544B2 (ja) | 半導体集積回路 | |
JP6146437B2 (ja) | 半導体集積回路 | |
JP7004038B2 (ja) | 半導体集積回路 | |
JP6070731B2 (ja) | 半導体集積回路 | |
JP6524493B2 (ja) | 半導体集積回路 | |
JPH02285656A (ja) | スタンダードセル方式の半導体集積回路 | |
JP2011199034A (ja) | 半導体装置 | |
US6842886B2 (en) | Basic cell of gate array semiconductor device, gate array semiconductor device, and layout method for gate array semiconductor device | |
WO2024093124A1 (zh) | 开关标准单元、开关以及版图设计方法 | |
JP4732728B2 (ja) | ゲートアレイ集積回路およびそのレイアウト方法 | |
KR20230040391A (ko) | 반도체 장치 및 그 레이아웃 방법 | |
JP2023087694A (ja) | 半導体装置 | |
JP2005333084A (ja) | 半導体記憶装置 | |
JP2007299800A (ja) | 半導体集積回路装置 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20200821 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20210604 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20210706 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20210803 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20210810 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20210921 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20211116 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20211130 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20211213 |